DE69839257T2 - Ferroelektrisches Speicherbaulelement - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Halbleitervorrichtungen und genauer eine ferroelektrische Speichervorrichtung und ein Betriebsverfahren davon.
  • Eine ferroelektrische Speichervorrichtung ist eine Halbleitervorrichtung, die eine MISFET-Struktur hat und Informationen in der Form einer spontanen Polarisierung eines ferroelektrischen Materials, wie PZT (PbZnTiO3), speichert. Somit realisiert eine ferroelektrische Speichervorrichtung eine nichtflüchtige Speicherung von Informationen mit hoher Geschwindigkeit. In einer ferroelektrischen Speichervorrichtung ist es ferner möglicht, ein Schreiben von Informationen mit einer üblicherweise verwendeten Versorgungsspannung von 3,3 V oder 5 V auszuführen, wobei dieses Merkmal ein signifikanter Vorteil gegenüber einer Flash-Speichervorrichtung ist, die zum Schreiben von Informationen eine Spannung benötigt, die in der Größenordnung von 10–20 V liegt. Insbesondere ist die ferroelektrische Speichervorrichtung des so genannten MFS-(Metall-Ferroelektrik-Halbleiter-)FET, der einen einfachen Aufbau hat, indem nur ein einzelner MISFET in einer Speicherzelle verwendet wird, zum Aufbauen einer nichtflüchtigen Halbleiterspeicherintegrationsschaltung mit großer Speicherintensität durch Integrieren der FETs mit einer großen Integrationsdichte geeignet.
  • Zwischenzeitlich hat der Erfinder der vorliegenden Erfindung einen neuen ferroelektrischen Speicherzellentransi stor in der offengelegten japanischen Patentveröffentlichung 9-82905 vorgeschlagen.
  • Die 1 zeigt den Aufbau eines ferroelektrischen Speicherzellentransistors 20 gemäß dem vorherigen Stand der Technik.
  • Unter Bezugnahme auf die 1 ist der ferroelektrische Speicherzellentransistor 20 auf einem Si-Substrat 21 ausgebildet und enthält einen p-Typ-Schacht 22, der an dem Si-Substrat 21 ausgebildet ist, n+-Typ-Diffusionsbereiche 22A und 22B, die in dem p-Typ-Schacht 22 als der Diffusionsbereich des MFS-FET ausgebildet sind, und einen Kanalbereich 22C, der in dem Schacht 22 zwischen den Diffusionsbereichen 22A und 22B als der Kanalbereich des MFS-FET ausgebildet ist.
  • Ferner enthält der Speicherzellentransistor 20 eine erdfreie Elektrode 23B aus Pt und ähnlichem an dem Kanalbereich 22C mit einem SiO2-Film 23A, der zwischen der erdfreien Elektrode 23B und der Oberfläche des Schachtes 22 eingeschaltet ist, und ein ferroelektrischer Film 23C aus PZT und ähnlichem ist an der erdfreien Elektrode 23B ausgebildet. Der ferroelektrische Film 23C trägt daran eine Gate-Elektrode 24D aus Polysilizium und ähnlichem. Dadurch bildet die Vorrichtung von 1 einen MFS-FET, der einen PZT-Film zum Speichern von Informationen hat.
  • Ferner ist die Gate-Elektrode 24D an eine Wortleitung WL angeschlossen und ist der Diffusionsbereich 22A an eine Bitleitung BL angeschlossen, wobei zu beachten ist, dass die Bitleitung BL bei dem vorhergehenden herkömmlichen Beispiel von 1 auch an den Schacht selbst angeschlossen ist. Ferner enthält die Konstruktion von 1 einen p-Typ-Diffusionsbereich 22D in dem Diffusionsbereich 22B und bildet der Diffusionsbereich 22B einen Teil der Diode.
  • Die 2 zeigt das Schaltungsdiagramm der ferroelektrischen Speichervorrichtung, die den ferroelektrischen Speicherzellentransistor 20 von 1 verwendet.
  • Unter Bezugnahme auf die 2 ist eine Wortleitung WL0 vorgesehen, die durch einen Reihenauswahltransistor Row ausgewählt wird, so dass die Wortleitung WL0 mit einer Gate-Elektrode entsprechend der Gate-Elektrode 23D von 1 verbunden ist, und so, dass die Wortleitung WL0 auch mit dem Diffusionsbereich 22B über eine Diode verbunden ist, die durch den p-Typ-Diffusionsbereich 22B von 1 gebildet ist. Ferner ist eine Bitleitung BL0 mit dem Diffusionsbereich 22A von 1 und ferner mit einem Leseverstärker S/A über einen Spaltenauswahltransistor Col verbunden. Es ist zu beachten, dass eine Wortleitung WL1 und eine Bitleitung BL1 benachbart zu der Wortleitung WL0 und BL0 vorgesehen sind und ein nicht gezeigter Speicherzellentransistor mit der Wortleitung WL1 und BL1 ähnlich zu dem Speicherzellentransistor 20 angeschlossen ist.
  • Bei dem Aufbau von 2 wird ein Schreiben von Informationen in den Speicherzellentransistor 20 durch Auswählen der Wortleitung WL0 und der Bitleitung BL0 über den Reihenauswahltransistor Row und den Spaltenauswahltransistor Col und durch Anlegen einer Schreibspannung über der Gate-Elektrode 23D und den p-Typ-Schacht 22 ausgeführt. Als ein Ergebnis werden die Informationen in dem ferroelektrischen Film 23B in der Form einer spontanen Polarisierung aufgezeichnet.
  • Wenn Informationen gelesen werden, wird die Wortleitung WL0 durch den Reihenauswahltransistor Row ausgewählt und wird eine Lesespannung an die Gate-Elektrode 23D angelegt. Gleichzeitig wird die Lesespannung an den Diffusionsbereich 23B des Speicherzellentransistors 20 über eine Diode angelegt, die durch die Diffusionsbereiche 22B und 22D gebildet ist. Somit wird die Spannung, die an der Bitleitung BL0, die durch den Spaltenauswahltransistor Col ausgewählt ist, durch den Leseverstärker S/A detektiert, der mit der Bitleitung BL0 kooperiert.
  • Bei dem Speicherzellentransistor 20 von 1 ist zu beachten, dass die Bitleitung BL mit dem p-Typ-Schacht 22 verbunden sein muss, und somit ein Kontaktloch, das den p-Typ-Schacht in einem Isolationsfilm (nicht gezeigt) 3 frei gibt, der den Speicherzellentransistor 20 bedeckt, benachbart zu dem Diffusionsbereich 22A bereitgestellt ist. Jedoch verursacht ein solches zusätzliches Kontaktloch eine Vergrößerung bei der Fläche des Speicherzellentransistors und verringert die Integrationsdichte der ferroelektrischen Speicherintegrationsschaltung, die durch Integrieren der Speicherzellentransistoren 20 gebildet ist. In Relation zu der Integration der Speicherzellentransistoren ist zu be achten, dass die Konstruktion von 1 den Schacht 22 erfordert, der als eine Vorrichtungsisolationsstruktur wirkt.
  • Das Dokument US 3426255 zeigt einen Feldeffekttransistor mit einer ferroelektrischen Steuergateschicht.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Entsprechend ist es ein allgemeines Ziel der vorliegenden Erfindung, eine neue und nützliche ferroelektrische Speichervorrichtung und ein Betriebsverfahren davon zu schaffen, wobei die vorhergehenden Probleme eliminiert sind.
  • Ein weiteres und genaueres Ziel der vorliegenden Erfindung ist es, eine ferroelektrische Speichervorrichtung zu schaffen, die eine einfache Struktur hat und geeignet ist, ein Schreiben und Lesen von Informationen zu und von der ferroelektrischen Speichervorrichtung zuverlässig auszuführen.
  • Ein weiteres Ziel der vorliegenden Erfindung ist es, eine ferroelektrische Speichervorrichtung gemäß Anspruch 1 zu schaffen.
  • Gemäß der vorliegenden Erfindung wird es möglich, ein elektrisches Feld an einem ferroelektrischen Film von dem Diffusionsbereich über den Kanalbereich durch Dotieren des Kanalbereichs zu demselben Leitungstyp der Diffusionsbereiche anzulegen, die an beiden seitlichen Seiten des Kanalbe reichs ausgebildet sind. Dadurch ist es nicht länger erforderlich, eine Vorspannungsspannung an das Halbleitersubstrat oder den Schacht anzulegen, der in dem Halbleitersubstrat ausgebildet ist, und die Elektrode, die herkömmlicherweise für die Vorspannung des Substrates oder des Schachtes verwendet wird, kann problemlos entfernt werden. Verbunden damit ist es auch möglich, den Schacht selbst zu eliminieren. Dadurch kann die Größe der ferroelektrischen Speichervorrichtung verringert werden.
  • Andere Ziele und weitere Merkmale der vorliegenden Erfindung werden anhand der nachfolgenden genauen Beschreibung deutlich, wenn sie im Zusammenhang mit den angefügten Zeichnungen gelesen wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Diagramm, das den Aufbau einer herkömmlichen MFS-FET-Ferroelektrik-Halbleiterspeichervorrichtung zeigt;
  • 2 ist ein Schaltungsdiagramm, das den Aufbau einer herkömmlichen nichtflüchtigen Speichervorrichtung zeigt, die die MFS-FET-Ferroelektrik-Halbleiterspeichervorrichtung von 1 verwendet;
  • 3 ist ein Diagramm, das das Prinzip des Transistors zeigt, der bei der vorliegenden Erfindung verwendet wird;
  • 4A und 4B sind weitere Diagramme, die das Prinzip des Transistors zeigen, der bei der vorliegenden Erfindung verwendet wird;
  • 5 ist ein Diagramm, das den Aufbau eines Speicherzellentransistors zeigt, der für eine nichtflüchtige Halbleiterspeichervorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verwendet wird;
  • 6 ist ein Schaltungsdiagramm, das den Aufbau der nichtflüchtigen Halbleiterspeichervorrichtung zeigt, die den Speicherzellentransistor von 1 verwendet;
  • 7 ist ein Diagramm, das eine Modifikation der nichtflüchtigen Halbleiterspeichervorrichtung von 6 zeigt;
  • 8 ist ein Schaltungsdiagramm, das den Aufbau eines Flash-Speichers zeigt; und
  • 9 ist ein Schaltungsdiagramm, das den Aufbau eines nichtflüchtigen Direktzugriffsspeichers zeigt.
  • GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • [PRINZIP]
  • Die 3 zeigt das Prinzip eines ferroelektrischen Speicherzellentransistors 30, der bei der vorliegenden Erfindung verwendet wird.
  • Unter Bezugnahme auf die 3 ist der Speicherzellentransistor 30 an einem Halbleitersubstrat 32 aufgebaut, das typischerweise aus Si gebildet ist, das zu einem ersten Leitungstyp dotiert ist, der der p-Typ sein kann, wobei das Substrat 32 mit hoch dotierten Diffusionsbereichen 32A und 32B des n-Typs an beiden seitlichen Seiten eines Kanalbereichs 32C ausgebildet ist. Der Kanalbereich 32C des Substrats 32 ist von einem Isolationsfilm 33A aus SiO2 bedeckt, und eine erdfreie Gate-Elektrode 33B aus Pt und ähnlichem ist an dem Isolationsfilm 33A vorgesehen. Ferner ist ein ferroelektrischer Film 33C aus PZT und ähnlichem an der erdfreien Gate-Elektrode 33B ausgebildet, und eine Gate-Elektrode 33D aus WSi oder Polysilizium ist ferner an dem ferroelektrischen Film 33C ausgebildet. Obwohl es nicht dargestellt ist, ist zu beachten, dass ferner eine Barrieremetallschicht aus Ti zwischen dem ferroelektrischen Film 33C und der Polysilizium-Gate-Elektrode 33D vorgesehen ist.
  • Es ist zu beachten, dass der Kanalbereich 32C des Speicherzellentransistors 30 von 3 zum zweiten Leitungstyp dotiert ist, der identisch zu dem Leitungstyp des Diffusionsbereichs 32A oder 32B ist, und der Transistor 30 als ein Normal-Ein-Modus-(Verarmungsmodus-)MOSFET arbeitet, bei welchem ein Strom immer durch den Kanalbereich 32C fließt.
  • Ferner sind eine Bitleitung BL und eine Wortleitung WL in dem Transistor 30 von 3 vorgesehen, so dass die Bitleitung BL mit dem Diffusionsbereich 32A verbunden ist und die Wortleitung WL mit der Gate-Elektrode 33D verbunden ist. Ferner ist eine Steuerleitung D mit dem Diffusionsbereich 32B verbunden.
  • Die 4A zeigt die Polarisation des ferroelektrischen Films 33C.
  • Unter Bezugnahme auf die 4A hat der ferroelektrische Film 33C eine spontane Polarisation, die eine Hystereseschleife bezüglich eines externen elektrischen Feldes E hat, wobei die Hystereseschleife des ferroelektrischen Filmes 33C die Detektion von binären Informationen, die in dem Speicherzellentransistor 30 gespeichert sind, durch Detektieren der Polarisation des ferroelektrischen Filmes 33C ermöglicht, während ein vorgegebenes elektrisches Lesefeld E1 angelegt wird. Andererseits wird ein Schreiben einer Information "1" in den ferroelektrischen Film 33C durch daran Anlegen eines positiven elektrischen Feldes W2 ausgeführt, das eine Größe hat, die größer als das elektrische Lesefeld E1 ist, während ein Schreiben einer Information "0" durch Anlegen eines negativen elektrischen Feldes E3 an den fer roelektrischen Film 33C mit einer Größe ausgeführt wird, die größer als die Größe des elektrischen Feldes E1 ist.
  • Bei dem Speicherzellentransistor 30 von 3 wird das vorhergehende Schreiben der Information "1" erzielt durch Anlegen einer positiven Spannung V1, die eine Größe der Versorgungsspannung zu der Wortleitung WL hat, wie in der 4B angegeben ist, und gleichzeitiges Erden der Bitleitung BL und der Steuerleitung D. Indem so vorgegangen wird, wird das gewünschte positive elektrische Feld E2 an den ferroelektrischen Film 33B angelegt. Da der Diffusionsbereich 32A, mit welchem die Bitleitung BL verbunden ist, zu dem Diffusionsbereich 32B, mit welchem die Steuerleitung D verbunden ist, über den Kanalbereich 32C geleitet wird, wird ein elektrisches Feld zwischen dem Kanalbereich 32C und der Gate-Elektrode 33D induziert, und das somit induzierte elektrische Feld wird an den ferroelektrischen Film 33B als das elektrische Schreibfeld E2 angelegt. Ähnlich wird das Schreiben der Information "0" durch Erden der Wortleitung WL und Zuführen einer positiven Spannung der Größe der Versorgungsspannung zu der Steuerleitung D und zu der Bitleitung BL erzielt.
  • Wenn Informationen gelesen werden, die in dem Speicherzellentransistor 30 gespeichert sind, wird eine Spannung V2, die geringer als die vorherige Schreibspannung V1 ist, an die Wortleitung WL angelegt, wie in der 4B angegeben ist, und der Zellenstrom auf der Bitleitung BL wird durch den Leseverstärker S/A detektiert, während die Versorgungsspannung zu der Steuerleitung D zugeführt wird.
  • Wenn die gespeicherte Information "0" ist, ist der Zellenstrom, der auf der Bitleitung BL beobachtet wird, klein, während ein großer Zellenstrom auf der Bitleitung BL beobachtet wird, wenn die geschriebene Information "1" ist.
  • Da der Transistor 30 ein Verarmungsmodustransistor des Normal-Ein-Typs ist, ist zu beachten, dass ein nicht verschwindender Zellenstrom selbst dann fließt, wenn die gespeicherte Information "0" ist. Ferner wird die Polarität der Spannung, die oben erklärt wurde, umgekehrt, wenn der Transistor 30 ein p-Kanal-Verarmungsmodustransistor ist.
  • Der Kanalbereich des Speicherzellentransistors ist zu dem Leitungstyp dotiert, der identisch zu dem Leitungstyp des ersten und zweiten Diffusionsbereichs ist. Somit wird es möglich, das Potenzial des Substrats direkt unter dem ferroelektrischen Film über die Bitleitung, Steuerleitung oder die Wortleitung zu steuern, ohne einen Kontakt in dem Schacht auszubilden, in welchem der Speicherzellentransistor ausgebildet ist. Ferner wird es auch möglich, den Schacht zu eliminieren.
  • [ERSTES AUSFÜHRUNGSBEISPIEL]
  • Die 5 zeigt den Aufbau eines ferroelektrischen Speicherzellentransistors 40 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Unter Bezugnahme auf die 5 ist der Speicherzellentransistor 40 auf einem Halbleitersubstrat 42 aus Si aufgebaut, das zum p-Typ dotiert ist, wobei das Substrat 42 mit Diffusionsbereichen 42A und 42B des n+-Typs an beiden seitlichen Seiten eines Kanalbereiches 42C als Quellen- und Drain-Bereiche des Speicherzellentransistors 40 ausgebildet ist. Der Kanalbereich 42C ist zum n-Typ dotiert und ist mit einem Isolationsfilm 43A aus SiO2 bedeckt, und eine erdfreie Gate-Elektrode 43B aus Pt ist an dem Isolationsfilm 43A vorgesehen. Ferner ist ein ferroelektrischer Film 43C aus PZT an der erdfreien Gate-Elektrode 43B ausgebildet, und eine Gate-Elektrode 43D aus WSi oder Polysilizium ist ferner an dem ferroelektrischen Film 43C ausgebildet. Obwohl es nicht dargestellt ist, ist zu beachten, dass ferner eine Barrieremetallschicht aus Ti zwischen dem ferroelektrischen Film und der Polysilizium-Gate-Elektrode 43D vorgesehen ist. In dem Diffusionsbereich 42B ist ferner ein Diffusionsbereich 42D des p-Typs vorgesehen, wobei die Diffusionsbereiche 42B und 42D zusammen eine Diode bilden. Statt den Diffusionsbereich 42D vorzusehen, ist es auch möglich, eine Schottky-Elektrode zu bilden. In diesem Fall wird eine Schottky-Diode in den Diffusionsbereich 42B ausgebildet.
  • Ferner sind eine Bitleitung BL und eine Wortleitung WL in dem Transistor 40 von 5 vorgesehen, so dass die Bitleitung BL mit dem Diffusionsbereich 42A verbunden ist und die Wortleitung WL mit der Gate-Elektrode 43D verbunden ist. Ferner ist die Wortleitung WL auch mit dem Diffusionsbereich 42B verbunden.
  • Die 6 zeigt den Aufbau einer ferroelektrischen Speichervorrichtung 50, die den Speicherzellentransistor 40 von 5 verwendet.
  • Unter Bezugnahme auf die 6 hat die ferroelektrische Speichervorrichtung 50 einen Aufbau ähnlich jenem der ferroelektrischen Speichervorrichtung von 2, und somit ist eine Wortleitung WL0 vorgesehen, die durch einen Reihenauswahltransistor Row0 ausgewählt wird, so dass die Wortleitung WL0 mit der Gate-Elektrode 43D verbunden ist. Die Wortleitung WL0 ist auch mit dem Diffusionsbereich 42B über die Diode verbunden, die durch den p-Typ-Diffusionsbereich 42D ausgebildet ist. Ferner ist eine Bitleitung BL0 mit dem Diffusionsbereich 42A verbunden, wobei die Bitleitung BL0 ferner mit einem Leseverstärker S/A über einen Spaltenauswahltransistor Col0 verbunden ist. Es ist zu beachten, dass eine Wortleitung WL1 und eine Bitleitung BL1 benachbart zu der Wortleitung WL0 und BL0 vorgesehen sind, und ein nicht gezeigter Speicherzellentransistor mit der Wortleitung WL1 und BL1 ähnlich zu dem Speicherzellentransistor 20 verbunden ist. Es ist zu beachten, dass die Wortleitung WL0 und die Wortleitung WL1 über einen Transistor TR geerdet sind, der sich in Abhängigkeit von einem Rückstellimpuls einschaltet.
  • Bei dem Aufbau von 6 ist zu beachten, dass ein Schreiben von Informationen in den Speicherzellentransistor 40 ausgeführt wird durch Auswählen der Wortleitung WL0 und der Bitleitung BL0 über den Reihenauswahltransistor Row0 und den Spaltenauswahltransistor Col0 und durch Anlegen ei ner Schreibspannung zwischen der Gate-Elektrode 43D und den n-Typ-Kanalbereich 42C, der elektrisch mit dem n+-Typ-Diffusionsbereich 42A verbunden ist. Als ein Ergebnis wird die Information in dem ferroelektrischen Film 23B in der Form einer spontanen Polarisation aufgezeichnet. Bei dem Aufbau der 5 und 6 ist es nicht erforderlich, das Potenzial des Schachtes zur Zeit des Schreibens von Informationen zu steuern, im Gegensatz zu dem herkömmlichen Aufbau der 1 und 2. Während des vorhergehenden Prozesses des Schreibens werden die nicht ausgewählten Wortleitungen WL und Bitleitungen BL auf einer Hälfte der Spannung V1 gehalten, die zum Schreiben verwendet wird, um das Problem einer Störung zu vermeiden. Es ist zu beachten, dass die 6 tatsächlich den Lesemodus zeigt, bei welchem die Spannung V2 an die Reihenauswahltransistoren Row0 und Row1 angelegt ist.
  • Wenn Informationen gelesen werden, wird andererseits die Wortleitung WL0 durch den Reihenauswahltransistor Row0 ausgewählt und wird eine Lesespannung an die Gate-Elektrode 43D angelegt, wobei die Lesespannung gleichzeitig an den Diffusionsbereich 42B des Speicherzellentransistors 40 über die Diode angelegt wird, die durch die Diffusionsbereiche 42B und 42D gebildet ist. Dadurch wird der elektrische Strom, der durch die Bitleitung BL0 fließt, die durch den Spaltenauswahltransistor Col0 ausgewählt wurde, durch den Leseverstärker S/A detektiert, der mit der Bitleitung BL0 kooperiert. Eine ähnliche Detektion wird auch erzielt, wenn die Wortleitung WL1 oder die Bitleitung BL1 anstelle der Wortleitung WL0 oder der Bitleitung BL0 ausgewählt wird.
  • Wie bereits erklärt wurde, enthält jede der Wortleitungen WL0 und WL1 einen Rückstelltransistor TR, der sich in Abhängigkeit von einem Rückstellimpuls einschaltet, wobei zu beachten ist, dass der Rückstelltransistor TR verwendet wird, um die Wortleitung vor ihrer Auswahl zu entladen. Es ist möglich, einen Einzelschussimpuls zu verwenden, der in Abhängigkeit von einem Wechsel der Adressendaten für den Rückstellimpuls erzeugt wird. Zum Beispiel kann der Rückstellimpuls der eine sein, der durch eine bekannte ATD-(Adressenwechseldetektion-)Schaltung in Abhängigkeit von jedem Wechsel der Adresse erzeugt wird. Durch Bereitstellen der Rückstelltransistoren TR tritt die Leitung des Spaltenauswahltransistors Col0 immer nach dem Entladen der Wortleitung auf und das Problem der elektrischen Ladungen auf der Wortleitung WL0, die zu den Bitleitungen BL0 fließen und einen irrtümlichen Betrieb in dem Leseverstärker S/A verursachen, wird wirksam vermieden.
  • Die 7 zeigt den Aufbau einer ferroelektrischen Speichervorrichtung 60 gemäß einer Modifikation der Schaltung von 6.
  • Unter Bezugnahme auf die 7 hat die ferroelektrische Speichervorrichtung 60 einen Aufbau ähnlich jenem der ferroelektrischen Speichervorrichtung 50, mit der Ausnahme, dass die Bitleitungen BL0 und BL1 über entsprechende Leitungsauswahltransistoren Col0 und Col1 geerdet sind und die Detektion des Stroms auf den Bitleitungen BL0 und BL1 durch Detektieren einer Spannung der entsprechenden Wortleitung WL0 oder WL1 erzielt wird. Zu diesem Zweck enthält der Aufbau von 7 einen Komparator Cf, der mit einer Referenzspannung VR versorgt wird, wobei der Komparator Cf als ein Leseverstärker durch Vergleichen der Wortleitungsspannung mit der Referenzspannung VR wirkt. Bei dem Aufbau von 7, bei welchem die Wortleitungsspannung direkt durch den Komparator detektiert wird, ist es möglich, den Wortleitungsentladungstransistor TR zu eliminieren, der bei dem Aufbau der 6 verwendet wird.
  • Wiederum zeigt die 7 den Lesemodusbetrieb, bei welchem die Spannung V2 an die Reihenauswahltransistoren Row0 und Row1 über entsprechende Widerstände angelegt wird.
  • [ERSTES BEISPIEL]
  • Eine ferroelektrische Speichervorrichtung ist ein nichtflüchtiger Speicher und kann ein EEPROM oder einen Flash-Speicher ersetzen. In dem Fall des Verwendens eines ferroelektrischen Speichers für einen Flash-Speicher, der durch ein Flash-Löschen von Informationen gekennzeichnet ist, ist es andererseits erforderlich, eine Adaption der Schaltung zum Realisieren eines solchen Flash-Löschens von Informationen auch in dem ferroelektrischen Speicher vorzusehen.
  • Die 8 zeigt ein Beispiel einer nichtflüchtigen Halbleiterspeichervorrichtung 70, die den ferroelektrischen Speicherzellentransistor 40 von 5 verwendet und ein Flash-Löschen von Informationen realisiert.
  • Unter Bezugnahme auf die 8 enthält die nichtflüchtige Halbleiterspeichervorrichtung 70 eine Speicherzelle entsprechend jeder der Kreuzungen von Bitleitungen BL0–BLm und Wortleitungen WL0–WLn, wobei jede Speicherzelle einen ferroelektrischen Speicherzellentransistor Mmn, der den Aufbau von 3 hat, und einen Auswahl-MOS-Transistor Tmn enthält, der in Reihe zwischen einer Versorgungsleitung Vss und einer entsprechenden Bitleitung angeschlossen ist. In der Speicherzelle, die zum Beispiel mit der Bitleitung BL0 und der Wortleitung WL0 verbunden ist, sind ein ferroelektrischer Speicherzellentransistor M00 und ein Auswahl-MOS-Transistor T00 in Reihe zwischen der Leistungsversorgungsleitung Vss und der Bitleitung BL0 angeschlossen. Nachfolgend wird die Beschreibung nur für die Speicherzelle durchgeführt, die mit der Bitleitung BL0 und der Wortleitung WL0 verbunden ist. Es ist jedoch zu beachten, dass dieselbe Beschreibung auch für andere Speicherzellen gilt.
  • Es ist zu beachten, dass der Auswahl-MOS-Transistor M00 durch die Wortleitung WL0 ausgewählt ist und die Bitleitung BL0 mit dem ferroelektrischen Speicherzellentransistor M00 verbindet. Ferner ist zu beachten, dass eine Löschsteuerleitung EL0 mit der Gate-Elektrode 33D des ferroelektrischen Speicherzellentransistors M00 verbunden ist (siehe 3).
  • Somit wird bei einem Löschmodusbetrieb eine Versorgungsspannung Vcc zu den Löschsteuerleitungen EL0–Eln zu geführt und es wird ein elektrisches Löschfeld zwischen dem Kanalbereich 32C und der Gate-Elektrode induziert, zu welcher die Versorgungsspannung Vcc über die Löschsteuerleitung EL0 zugeführt wird, für den Speicherzellentransistor M00 sowie für alle die Speicherzellentransistoren Mmn, die mit der Versorgungsspannung Vss verbunden sind. Als ein Ergebnis wird die Polarisierung des ferroelektrischen Films 33C auf den Zustand "1" für alle die Speicherzellentransistoren M00–Mmn eingestellt.
  • Bei einem Schreibmodusbetrieb zum Schreiben von Informationen in den Speicherzellentransistor M00 wird die Löschsteuerleitung EL0 geerdet und werden die Schreibdaten auf der Bitleitung BL0 eingestellt. Ferner wird der Transistor T00 in diesem Zustand durch Auswählen der Wortleitung WL0 eingeschaltet. Wenn die Daten, die zu schreiben sind, "1" sind, wird eine 0 V Spannung zu der Bitleitung BL0 zugeführt, während eine Versorgungsspannung Vcc zu der Bitleitung BL0 zugeführt wird, wenn Daten "0" geschrieben werden.
  • In dem Fall, in dem die Daten, die zu schreiben sind, "1" sind, wird kein elektrisches Feld über dem n-Typ-Kanalbereich 32C und die Gate-Elektrode 33D des ferroelektrischen Speicherzellentransistors 30 von 3 angelegt, und die Polarisation des ferroelektrischen Films 33C ändert sich nicht von dem Anfangszustand "1". Andererseits wird, wenn die Daten, die zu schreiben sind, "0" sind, ein elektrisches Feld zwischen dem n-Typ-Kanalbereich 32C und der Gate-Elektrode 33D angelegt, so dass die Polarisation in den ferroelektrischen Film 33C umgekehrt wird.
  • Damit eine solche Umkehrung der Polarisation des ferroelektrischen Films 33C bei dem vorherigen Schreibmodusbetrieb auftritt, ist es wichtig, dass der Kanalbereich 32C des Transistors 30 dotiert ist, um die Leitfähigkeit des n-Typs zu haben. In einem hypothetischen Fall, bei welchem ein solches Dotieren bei dem Kanalbereich 32C nicht erfolgte, ist nur der Löschbetrieb möglich. Bei dem Schreibmodusbetrieb, bei welchem die Spannung, die an die Gate-Elektrode 33D angelegt wird, 0 V ist, wird keine Spannung an den Kanalbereich 32C angelegt und wird die gewünschte Umkehrung der Polarisation des ferroelektrischen Films 33C nicht verursacht.
  • Während des vorherigen Schreibmodusbetriebs ist zu beachten, dass die nicht ausgewählten Bitleitungen BL1–BLm auf dem 0 V Niveau gehalten werden und kein Schreiben von Informationen in die nicht ausgewählten Speicherzellentransistoren M10–Mm0 erfolgt, die mit der ausgewählten Wortleitung WL0 verbunden sind.
  • Bei einem Lesemodusbetrieb zum Lesen von Daten von dem Speicherzellentransistor 30, werden die Wortleitung WL0 und die Bitleitung BL0 ausgewählt und wird der Auswahltransistor T00 eingeschaltet. Ferner wird eine Lesespannung von ungefähr 1,5 V an die ausgewählte Bitleitung BL0 angelegt. Als ein Ergebnis wird der Zellenstrom, der durch den Transistor M00 fließt, entsprechend der Polarisation des ferro elektrischen Films 33C des Speicherzellentransistors M00 geändert, und diese Änderung des Zellenstroms erscheint als eine Änderung des Stroms von der Bitleitung BL0, wobei eine solche Änderung des Stroms auf der Bitleitung BL0 durch Verwenden des Leseverstärkers S/A detektiert wird. Während des Lesemodusbetriebs sind die Löschsteuerleitungen EL0–ELn geerdet.
  • Bei der ferroelektrischen Speichervorrichtung 70 von 8 ist zu beachten, dass ein Flash-Löschen von Informationen durch Verwenden der Löschsteuerleitungen EL0–ELn, erfolgt. Ferner wird ein direktes Zugreifen durch Verwenden der Auswahltransistoren T00–Tmn, möglich.
  • [ZWEITES BEISPIEL]
  • Die 9 zeigt den Aufbau eines nichtflüchtigen Direktzugriffspeichers 80, der durch Verwenden der ferroelektrischen Speicherzelle 30 aufgebaut ist.
  • Unter Bezugnahme auf die 9 ist zu beachten, dass der Direktzugriffspeicher 80 eine Mehrzahl von Speicherzellen entsprechend der Kombination der Wortleitungen WL0–WL1 und der Bitleitungen BL0–BLm ähnlich zu dem Flash-Speicher 70 von 8 enthält, wobei die 9 nur die Speicherzelle zeigt, die mit der Wortleitung WLn und der Bitleitung BLm verbunden ist.
  • Wie in der 9 angegeben ist, enthält die Speicherzelle einen Speicherzellentransistor Mmn, der den Aufbau hat, der identisch zu dem ferroelektrischen Speicherzellentransistor 30 von 3 ist, und einen Auswahltransistor Tmn, der in Reihe zwischen der Leistungsversorgungsleitung Vss und der Bitleitung BLm angeschlossen ist, wobei der Auswahltransistor Tmn mit der Wortleitung WLn verbunden ist. Ferner ist die Gate-Elektrode 33D des Speicherzellentransistors Mmn mit einer Schreibsteuerleitung WWn verbunden.
  • Ferner enthält der Aufbau von 9 einen Leseverstarker S/A und eine Datenverriegelungsschaltung LA, die mit der Bitleitung BLm verbunden ist, wobei die Datenverriegelungsschaltung LA die Daten hält, die von dem Leseverstärker S/A detektiert wurden. Ferner ist ein Transfertransistor TW vorgesehen, der zum Rückführen der Daten, die auf der Verriegelungsschaltung LA gehalten werden, zu der Bitleitung BLm verwendet wird.
  • Bei einem normalen Lesemodusbetrieb werden die Wortleitung WLn und die Bitleitung BLm ausgewählt und wird der Auswahltransistor Tmn eingeschaltet. In dem vorherigen normalen Lesemodusbetrieb wird die Schreibsteuerleitung WWn auf das Erdungsniveau eingestellt und wird ein Strom entsprechend der Richtung der Polarisation des ferroelektrischen Films 33D veranlasst, durch den Speicherzellentransistor Mmn zu fließen. Der Zellenstrom wiederum verursacht eine Änderung in dem Bitleitungsstrom in der Bitleitung BLm und der Leseverstärker S/A detektiert den vorherigen Bitleitungsstrom auf der Bitleitung BLm. Die Ausgabe des Leseverstärkers S/A wird von der Verriegelungsschaltung LA ge halten und wird zu dem Datenbus DATA über einen Spaltenauswahltransistor Colm zugeführt.
  • Bei einem Schreibmodusbetrieb wird der Lesemodusbetrieb, der oben beschrieben wurde, für alle die Speicherzellen ausgeführt, die mit der Wortleitung WLn verbunden sind. Dadurch wird die Information "0" oder "1", die somit ausgelesen wird, durch die jeweiligen Verriegelungsschaltungen LA gehalten.
  • Als nächstes wird der Auswahltransistor Tmn durch Erden der Wortleitung WLn ausgeschaltet und wird eine neue Information in die Verriegelungsschaltung LA entsprechend der Speicherzelle, zu welcher die neue Information zu schreiben ist, von dem Datenbus DATA über den Spaltenauswahltransistor Colm geschrieben.
  • Als nächstes wird, während der ausgeschaltete Zustand des Auswahltransistors Tmn aufrecht erhalten bleibt, ein positiver Spannungsimpuls der Versorgungsspannung Vcc zu der Schreibsteuerleitung WWn zugeführt, um die Informationen von allen den Speicherzellentransistoren Mmn zu löschen, die mit der Schreibsteuerleitung WWn verbunden sind. Dadurch werden die Informationen, die in den Speicherzellentransistoren Mmn gehalten werden, die mit der Schreibsteuerleitung WWn verbunden sind, alle auf "1" eingestellt.
  • Als nächstes wird die Schreibsteuerleitung WWn geerdet und wird die Wortleitung WLn aktiviert, so dass alle die Speicherzellentransistoren Mmn, die mit der vorherigen Wortleitung WLn verbunden sind, ausgewählt werden. Ferner werden die Daten, die in den Verriegelungsschaltungen LA gehalten werden, zu den entsprechenden Speicherzellentransistoren Mmn für alle die Bitleitungen BLm über die Auswahltransistoren Tmn durch Leiten der Übertragungstransistoren TW für alle der Bitleitungen BLm übertragen. Das Schreiben in den Speicherzellentransistor Mmn wird ähnlich zu dem Speicherzellentransistor M00 des Flash-Speichers 70 von 8 erzielt.
  • Es ist zu beachten, dass die Vorrichtung 80 von 9 als ein nichtflüchtiger Direktzugriffsspeicher funktioniert.
  • Ferner ist die vorliegende Erfindung durch nichts auf die Ausführungsbeispiele beschränkt, die vorstehend beschrieben wurden, sondern verschiedene Variationen und Modifikationen können vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen, wie sie durch die angefügten Ansprüche definiert ist.

Claims (3)

  1. Ferroelektrische Speichenvorrichtung, umfassend einen Speicherzellentransistor (40), umfassend: – ein Substrat (42) mit einem ersten Leitungstyp, – einen in dem Substrat ausgebildeten Kanalbereich (42C), – einen in dem Substrat an einer ersten Seite des Kanalbereiches gebildeten ersten Diffusionsbereich (42A), wobei der erste Diffusionsbereich einen zweiten, gegensätzlichen Leitungstyp aufweist, – einen in dem Substrat an einer zweiten Seite des Kanalbereichs gebildeten zweiten Diffusionsbereich (42B), wobei der zweite Diffusionsbereich den zweiten Leitungstyp aufweist, – eine auf dem Substrat zur Abdeckung des Kanalbereichs gebildete ferroelektrische Schicht (43C) und – eine auf der ferroelektrischen Schicht vorgesehene Gate-Elektrode (43D), dadurch gekennzeichnet, – daß der Kanalbereich (42C) den zweiten Leitungstyp aufweist, – daß die ferroelektrische Speichervorrichtung eine mit der Gate-Elektrode (43D) verbundene Word-Line (WL) und eine mit dem ersten Diffusionsbereich (42A) verbundene Bit-Line (BL) umfaßt, wobei die Word-Line (WL) ferner einen Reihenauswahltransistor (Row0) umfaßt, – wobei der zweite Diffusionsbereich (42B) in sich einen dritten Diffusionsbereich (42D) des ersten Leitungstyps umfaßt, – wobei die Word-Line ferner den dritten Diffusionsbereich konnektiert, – wobei die ferroelektrische Speichenvorrichtung (50) ferner einen über einen Spaltenauswahltransistor (Col0) mit der Bit-Line (BL) verbundenen Leseverstärker (S/A) und einen die Word-Line (WL) mit dem Erdpotential verbundenen Reset-Transistor (TR) umfaßt, – daß Mittel zum Erzeugen eines Pulses in Antwort auf den Übergang von Adreßdaten mit einem Gate des Reset-Transistors derart verbunden sind, daß der Reset-Transistor die Word-Line in Antwort auf den Übergang von Adreßdaten zurücksetzt, – wobei der Spaltenauswahltransistor (Col0) zwischen dem Leseverstärker (S/A) und der Bit-Line (BL) vorgesehen und dazu ausgebildet ist, zu schalten und dadurch die Bit-Line mit dem Leseverstärker nach dem Zurücksetzen der Word-Line durch den Reset-Transistor zu verbinden.
  2. Ferroelektrische Speichervorrichtung nach Anspruch 1, ferner umfassend eine SiO2-Schicht (43A) und ein Floating-Gate (43B) zwischen der ferroelektrischen Schicht (43C) und dem Substrat (42).
  3. Ferroelektrische Speichervorrichtung nach Anspruch 1 oder 2, jeweils die Word-Line (WL0; WL1), die Bit-Line (BL0; BL1) und den Speicherzellentransistor (40) in mehrfacher Anzahl umfassend.
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