JPH0571146B2 - - Google Patents
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- JPH0571146B2 JPH0571146B2 JP60235735A JP23573585A JPH0571146B2 JP H0571146 B2 JPH0571146 B2 JP H0571146B2 JP 60235735 A JP60235735 A JP 60235735A JP 23573585 A JP23573585 A JP 23573585A JP H0571146 B2 JPH0571146 B2 JP H0571146B2
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- 239000000758 substrate Substances 0.000 claims description 8
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- 238000010586 diagram Methods 0.000 description 7
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- 239000002784 hot electron Substances 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMIS電界効果型半導体装置及びその情
報の検出方法に関する。
報の検出方法に関する。
電荷捕獲層としてフローテイングゲートを有す
る従来のEPROMのメモリトランジスタの一例の
平面図及びＡ−A′線断面図を第４図ａ，ｂに示
す。
る従来のEPROMのメモリトランジスタの一例の
平面図及びＡ−A′線断面図を第４図ａ，ｂに示
す。
第４図ａ，ｂにおいて、メモリトランジスタは
Ｐ型半導体基板１上に形成されたＮ型不純物層か
らなるソース２、ドレーン３と、第１のゲート絶
縁膜４と第２のゲート絶縁膜６の間に形成された
フローテイングゲート５と、その上部の第２のゲ
ート絶縁膜６上に形成された制御ゲート電極７と
により構成されており、フローテイングゲート５
に負の電荷を蓄積しているか否かによつて、デー
タの判別が行なわれる。
Ｐ型半導体基板１上に形成されたＮ型不純物層か
らなるソース２、ドレーン３と、第１のゲート絶
縁膜４と第２のゲート絶縁膜６の間に形成された
フローテイングゲート５と、その上部の第２のゲ
ート絶縁膜６上に形成された制御ゲート電極７と
により構成されており、フローテイングゲート５
に負の電荷を蓄積しているか否かによつて、デー
タの判別が行なわれる。
また一般的に、フローテイングゲート５に負の
電荷（電子）を蓄積することを書込みと称し、制
御ゲートデータ７とドレーン電極３に高電圧（一
般に10〜200）を印加し、チヤネル電流を流し、
ドレーン近傍で発生するホツトエレクトロンをフ
ローテイングゲートへ注入して行う。（以下この
注入をチヤネル注入と称する。）この時、制御ゲ
ート電極７からのしきい電圧は７〜15Vとなる。
一方、この蓄積された電子を紫外線により励起し
て放出することを消去と称し、これにより制御ゲ
ート電極７からのしきい電圧は１〜2Vとなる。
電荷（電子）を蓄積することを書込みと称し、制
御ゲートデータ７とドレーン電極３に高電圧（一
般に10〜200）を印加し、チヤネル電流を流し、
ドレーン近傍で発生するホツトエレクトロンをフ
ローテイングゲートへ注入して行う。（以下この
注入をチヤネル注入と称する。）この時、制御ゲ
ート電極７からのしきい電圧は７〜15Vとなる。
一方、この蓄積された電子を紫外線により励起し
て放出することを消去と称し、これにより制御ゲ
ート電極７からのしきい電圧は１〜2Vとなる。
読出しは制御ゲート電極７に通常の電源電圧
（４〜6V）を印加した状態で電流が流れるか否か
をセンス増幅器で判別して行う。
（４〜6V）を印加した状態で電流が流れるか否か
をセンス増幅器で判別して行う。
従つて上述の如く、従来のメモリトランジスタ
には書込状態つまり、制御ゲート電極からのしき
い電圧が高い状態と、消去状態、つまり制御ゲー
ト電極からのしきい電圧が低い状態が存在してお
り、換言すると、１つのメモリトランジスタは１
ビツトの情報をもつていることになる。
には書込状態つまり、制御ゲート電極からのしき
い電圧が高い状態と、消去状態、つまり制御ゲー
ト電極からのしきい電圧が低い状態が存在してお
り、換言すると、１つのメモリトランジスタは１
ビツトの情報をもつていることになる。
次に、第５図に示した従来のEPROMの周辺回
路図を用いて書込み及び読出し動作について説明
する。
路図を用いて書込み及び読出し動作について説明
する。
まず書込みではプログラム信号PGMによりセ
ンス増幅器２０が切離され、書込回路１０が動作
する。次にワード線の一本であるXnが選択され、
書込電圧VppがメモリトランジスタQ53又はQ54等
の制御ゲート電極に印加される。更に選択線Yn
が指定されてセレクタトランジスタQ51が導通す
ると、書込回路１０から書込電圧Vppがデイジツ
ト線Bnに印加され、上述した様に、メモリトラ
ンジスタQ53はチヤネル注入により書込まれる。
ンス増幅器２０が切離され、書込回路１０が動作
する。次にワード線の一本であるXnが選択され、
書込電圧VppがメモリトランジスタQ53又はQ54等
の制御ゲート電極に印加される。更に選択線Yn
が指定されてセレクタトランジスタQ51が導通す
ると、書込回路１０から書込電圧Vppがデイジツ
ト線Bnに印加され、上述した様に、メモリトラ
ンジスタQ53はチヤネル注入により書込まれる。
読出し動作では、プログラム信号PGMが入力
されず、書込回路１０が切離されてセンス増幅器
２０が動作する。次にXn，Ynによりメモリトラ
ンジスタQ53が選択され、この時Q53のしきい電
圧の高低がビツト線Bnに流れる電流によりセン
ス増幅器２０で判別される。この様にメモリトラ
ンジスタQ53は電流を流すか否かで１ビツトの情
報を有している。
されず、書込回路１０が切離されてセンス増幅器
２０が動作する。次にXn，Ynによりメモリトラ
ンジスタQ53が選択され、この時Q53のしきい電
圧の高低がビツト線Bnに流れる電流によりセン
ス増幅器２０で判別される。この様にメモリトラ
ンジスタQ53は電流を流すか否かで１ビツトの情
報を有している。
上述した従来のEPROMのメモリトランジスタ
は１個につき１ビツトの情報しか有していない
為、大容量化を計るには必要なビツト数分のメモ
リトランジスタを増加させる必要がある。従つて
大容量EPROMは大きな面積となり、コストが高
く、歩留が低いという問題点があつた。又大きな
チツプ面積である事から紫外線照射用窓を、消去
特性を維持する為に大きくする必要があるが、こ
れにより、組立ケースの強度が低下し、信頼性上
からも大きな問題点を有していた。
は１個につき１ビツトの情報しか有していない
為、大容量化を計るには必要なビツト数分のメモ
リトランジスタを増加させる必要がある。従つて
大容量EPROMは大きな面積となり、コストが高
く、歩留が低いという問題点があつた。又大きな
チツプ面積である事から紫外線照射用窓を、消去
特性を維持する為に大きくする必要があるが、こ
れにより、組立ケースの強度が低下し、信頼性上
からも大きな問題点を有していた。
本発明の第１の目的は従来の1/2のメモリトラ
ンジスタ数で同一容量の情報が得られ、チツプ面
積が小さく高歩留でかつ信頼性の高いMIS電界効
果型半導体装置を提供することにある。
ンジスタ数で同一容量の情報が得られ、チツプ面
積が小さく高歩留でかつ信頼性の高いMIS電界効
果型半導体装置を提供することにある。
本発明の第２の目的は１個のメモリトランジス
タから２ビツトの情報を判別することのできる
MIS電界効果型半導体装置の情報の検出方法を提
供することにある。
タから２ビツトの情報を判別することのできる
MIS電界効果型半導体装置の情報の検出方法を提
供することにある。
第１の発明のMIS電界効果型半導体装置は、一
導電型半導体基板上に形成された逆導電型の第１
及び第２の拡散層と、該第１及び第２の拡散層間
をチヤネル領域とし該チヤネル領域上と前記第１
及び第２の拡散層上に一部延在して形成されたゲ
ート絶縁膜と、該ゲート絶縁膜中に形成され前記
第１の拡散層と実質的に重なりかつ前記第１の拡
散層から第２の拡散層へ向かう方向と直角方向で
前記チヤネル領域を横切つて形成された第１の電
荷捕獲層と、前記ゲート絶縁膜中に形成され前記
第２の拡散層と実質的に重なりかつ前記第１の拡
散層から第２の拡散層へ向かう方向と直角方向で
前記チヤネル領域を横切つて形成された第２の電
荷捕獲層と、前記ゲート絶縁膜上に形成されチヤ
ネル注入により書き込まれる前記第１及び第２の
電荷捕獲層と重なりを有して形成された制御ゲー
ト電極とを含んで構成される。
導電型半導体基板上に形成された逆導電型の第１
及び第２の拡散層と、該第１及び第２の拡散層間
をチヤネル領域とし該チヤネル領域上と前記第１
及び第２の拡散層上に一部延在して形成されたゲ
ート絶縁膜と、該ゲート絶縁膜中に形成され前記
第１の拡散層と実質的に重なりかつ前記第１の拡
散層から第２の拡散層へ向かう方向と直角方向で
前記チヤネル領域を横切つて形成された第１の電
荷捕獲層と、前記ゲート絶縁膜中に形成され前記
第２の拡散層と実質的に重なりかつ前記第１の拡
散層から第２の拡散層へ向かう方向と直角方向で
前記チヤネル領域を横切つて形成された第２の電
荷捕獲層と、前記ゲート絶縁膜上に形成されチヤ
ネル注入により書き込まれる前記第１及び第２の
電荷捕獲層と重なりを有して形成された制御ゲー
ト電極とを含んで構成される。
第２の発明のMIS電界効果型半導体装置の情報
の検出方法は、一導電型半導体基板上に形成され
た逆導電型の第１及び第２の拡散層と、該第１及
び第２の拡散層間をチヤネル領域とし該チヤネル
領域上と前記第１及び第２の拡散層上に一部延在
して形成されたゲート絶縁膜と、該ゲート絶縁膜
中に形成され前記第１の拡散層と実質的に重なり
かつ前記第１の拡散層から第２の拡散層へ向かう
方向と直角方向で前記チヤネル領域を横切つて形
成された第１の電荷捕獲層と、前記ゲート絶縁膜
中に形成され前記第２の拡散層と実質的に重なり
かつ前記第１の拡散層から第２の拡散層へ向かう
方向と直角方向で前記チヤネル領域を横切つて形
成された第２の電荷捕獲層と、前記ゲート絶縁膜
上に形成されチヤネル注入により書き込まれる前
記第１及び第２の電荷捕獲層と重なりを有して形
成された制御ゲート電極とを備えたMIS電界効果
型半導体装置の前記第１及び第２の拡散層をそれ
ぞれドレーン及びソースとして動作させて前記第
２の電荷捕獲層の電荷状態を判別し、次に前記第
１及び第２の拡散層をそれぞれソース及びドレー
ンとして動作させて前記第１の電荷捕獲層の電荷
状態を判別するものである。
の検出方法は、一導電型半導体基板上に形成され
た逆導電型の第１及び第２の拡散層と、該第１及
び第２の拡散層間をチヤネル領域とし該チヤネル
領域上と前記第１及び第２の拡散層上に一部延在
して形成されたゲート絶縁膜と、該ゲート絶縁膜
中に形成され前記第１の拡散層と実質的に重なり
かつ前記第１の拡散層から第２の拡散層へ向かう
方向と直角方向で前記チヤネル領域を横切つて形
成された第１の電荷捕獲層と、前記ゲート絶縁膜
中に形成され前記第２の拡散層と実質的に重なり
かつ前記第１の拡散層から第２の拡散層へ向かう
方向と直角方向で前記チヤネル領域を横切つて形
成された第２の電荷捕獲層と、前記ゲート絶縁膜
上に形成されチヤネル注入により書き込まれる前
記第１及び第２の電荷捕獲層と重なりを有して形
成された制御ゲート電極とを備えたMIS電界効果
型半導体装置の前記第１及び第２の拡散層をそれ
ぞれドレーン及びソースとして動作させて前記第
２の電荷捕獲層の電荷状態を判別し、次に前記第
１及び第２の拡散層をそれぞれソース及びドレー
ンとして動作させて前記第１の電荷捕獲層の電荷
状態を判別するものである。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図ａ，ｂは本第１の発明のMIS電界効果型
半導体装置のメモリトランジスタの一例の平面図
及びＢ−B′線断面図である。
半導体装置のメモリトランジスタの一例の平面図
及びＢ−B′線断面図である。
第１図ａ，ｂにおいて、メモリトランジスタは
Ｐ型半導体基板１上に形成されＮ型不純物が導入
された第１及び第２の拡散層１１，１２と、この
第１及び第２の拡散層１１，１２間をチヤネル領
域とし、このチヤネル領域上と前記第１及び第２
の拡散層１１，１２上に一部延在して形成された
ゲート絶縁膜１４と、このゲート絶縁膜１４中に
形成され第１及び第２の拡散層１１，１２とそれ
ぞれ実質的に重なりかつ前記第１の拡散層から第
２の拡散層へ向かう方向と直角方向で前記チヤネ
ル領域を横切つて形成された第１及び第２のフロ
ーテイングゲート１５，１６と、ゲート絶縁膜１
４上に形成され、第１及び第２のフローテイング
ゲート１５，１６と重なりを有して形成された制
御ゲート電極７とから構成されている。
Ｐ型半導体基板１上に形成されＮ型不純物が導入
された第１及び第２の拡散層１１，１２と、この
第１及び第２の拡散層１１，１２間をチヤネル領
域とし、このチヤネル領域上と前記第１及び第２
の拡散層１１，１２上に一部延在して形成された
ゲート絶縁膜１４と、このゲート絶縁膜１４中に
形成され第１及び第２の拡散層１１，１２とそれ
ぞれ実質的に重なりかつ前記第１の拡散層から第
２の拡散層へ向かう方向と直角方向で前記チヤネ
ル領域を横切つて形成された第１及び第２のフロ
ーテイングゲート１５，１６と、ゲート絶縁膜１
４上に形成され、第１及び第２のフローテイング
ゲート１５，１６と重なりを有して形成された制
御ゲート電極７とから構成されている。
このように構成されらメモリトランジスタは、
第１及び第２のフローテイングゲート１５，１６
に電子が注入されているか否かを、第１及び第２
の拡散層１１，１２をソース又はドレーンとして
動作して読出すことにより判別できるため、１つ
のメモリトランジスタ内に２ビツトの情報を蓄積
することができる。
第１及び第２のフローテイングゲート１５，１６
に電子が注入されているか否かを、第１及び第２
の拡散層１１，１２をソース又はドレーンとして
動作して読出すことにより判別できるため、１つ
のメモリトランジスタ内に２ビツトの情報を蓄積
することができる。
次に、第２の発明のMIS電界効果型半導体装置
の情報の検出方法の一実施例の動作を第３図ａ〜
ｄに示したドレーンの電圧−電流（VD−ID）特性
図を用いて説明する。
の情報の検出方法の一実施例の動作を第３図ａ〜
ｄに示したドレーンの電圧−電流（VD−ID）特性
図を用いて説明する。
第１図ａ，ｂに示した構造を有するEPROMの
メモリトランジスタにはVD−ID特性が第３図ａ〜
ｄに示されるような４つの状態が存在する。すな
わち、第１図の拡散層１１をドレーンとし、第２
の拡散層１２をソースとした場合で、第１，第２
のフローテイングゲート１５，１６共に電子が注
入されていない第３図ａに示されるVD−ID特性を
持つ第１の状態、第１のフローテイングゲート１
５のみ電子が注入され第３図ｂに示されるVD−ID
特性を持つ第２の状態、第２のフローテイングゲ
ート１６のみ電子が注入され第３図ｃに示される
VD−ID特性を持つ第３の状態及び第１，第２のフ
ローテイングゲート１５，１６に電子が注入され
第３図ｄに示されるVD−ID特性を持つ第４の状態
である。
メモリトランジスタにはVD−ID特性が第３図ａ〜
ｄに示されるような４つの状態が存在する。すな
わち、第１図の拡散層１１をドレーンとし、第２
の拡散層１２をソースとした場合で、第１，第２
のフローテイングゲート１５，１６共に電子が注
入されていない第３図ａに示されるVD−ID特性を
持つ第１の状態、第１のフローテイングゲート１
５のみ電子が注入され第３図ｂに示されるVD−ID
特性を持つ第２の状態、第２のフローテイングゲ
ート１６のみ電子が注入され第３図ｃに示される
VD−ID特性を持つ第３の状態及び第１，第２のフ
ローテイングゲート１５，１６に電子が注入され
第３図ｄに示されるVD−ID特性を持つ第４の状態
である。
まず第１の状態では、VD−ID特性は通常のMIS
電界効果トランジスタと同様に制御ゲート電極７
の電圧により作動する。次に第２の状態ではドレ
ーン側フローテイングゲート１５に電子が注入さ
れており、ドレーン電圧をある程度高くすると、
ドレーン電流は流れる。すなわちセンス増幅器の
読み出し電圧を調節することによりドレーン電流
の流れたことを判別できる。更に第３の状態では
ソース側のフローテイングゲート１６に電子が注
入されており、ドレーン電流は極めて低く押さえ
られる為ドレーン電流は流れないと判別される。
次に第４の状態では第１，第２のフローテイング
ゲート１５，１６に電子が注入される為ドレーン
電流は流れない。
電界効果トランジスタと同様に制御ゲート電極７
の電圧により作動する。次に第２の状態ではドレ
ーン側フローテイングゲート１５に電子が注入さ
れており、ドレーン電圧をある程度高くすると、
ドレーン電流は流れる。すなわちセンス増幅器の
読み出し電圧を調節することによりドレーン電流
の流れたことを判別できる。更に第３の状態では
ソース側のフローテイングゲート１６に電子が注
入されており、ドレーン電流は極めて低く押さえ
られる為ドレーン電流は流れないと判別される。
次に第４の状態では第１，第２のフローテイング
ゲート１５，１６に電子が注入される為ドレーン
電流は流れない。
つまり本実施例によるEPROMのメモリトラン
ジスタではソース側に電子が注入されると“オ
フ”として、又注入されていなければ“オン”と
判別されドレーン側のフローテイングゲートに電
子が注入されているか否かには関係がない。従つ
て、第１の拡散層１１と第２の拡散層１２のソー
ス、ドレーンとしての動作を逆転させることによ
り、１つのEPROMのメモリトランジスタを２つ
のEPROMのメモリトランジスタの如く動作をさ
せる事ができる。
ジスタではソース側に電子が注入されると“オ
フ”として、又注入されていなければ“オン”と
判別されドレーン側のフローテイングゲートに電
子が注入されているか否かには関係がない。従つ
て、第１の拡散層１１と第２の拡散層１２のソー
ス、ドレーンとしての動作を逆転させることによ
り、１つのEPROMのメモリトランジスタを２つ
のEPROMのメモリトランジスタの如く動作をさ
せる事ができる。
本実施例のEPROMのメモリトランジスタへの
書込はアバランシエ注入で行う。つまり制御ゲー
ト電極７及び電子を注入する側のフローテイング
ゲートと重なりをもつドレーン電圧を上げる事に
よりドレーン近傍でアバランシエブレイクダウン
を発生させると電子がフローテイングゲートに注
入される。一方ソース側のフローテイングゲート
はアバランシエブレイクダウンの発生点から離れ
ており、又ソースとなる拡散層によつてその電位
が低くなつている為電子は注入されない。又中間
に制御ゲート電極７による反転層があり、これが
障壁となる。次に第１及び第２の拡散層をそれぞ
れソース及びドレーンとして動作させれば逆のフ
ローテイングゲートへの電子に注入ができる。
書込はアバランシエ注入で行う。つまり制御ゲー
ト電極７及び電子を注入する側のフローテイング
ゲートと重なりをもつドレーン電圧を上げる事に
よりドレーン近傍でアバランシエブレイクダウン
を発生させると電子がフローテイングゲートに注
入される。一方ソース側のフローテイングゲート
はアバランシエブレイクダウンの発生点から離れ
ており、又ソースとなる拡散層によつてその電位
が低くなつている為電子は注入されない。又中間
に制御ゲート電極７による反転層があり、これが
障壁となる。次に第１及び第２の拡散層をそれぞ
れソース及びドレーンとして動作させれば逆のフ
ローテイングゲートへの電子に注入ができる。
上記実施例のメモリトランジスタを使用した場
合のEPROMの周辺回路図を第２図に示す。ワー
ド線Xnによつてメモリトランジスタの制御ゲー
トを選択線Yn，Yo+1でメモリトランジスタのソ
ース、ドレーンの切換えを行う。書込時は書込回
路１０が動作し、高電圧が印加されると共に、
Xn，Yn，Yo+1も高電圧系信号となる。
合のEPROMの周辺回路図を第２図に示す。ワー
ド線Xnによつてメモリトランジスタの制御ゲー
トを選択線Yn，Yo+1でメモリトランジスタのソ
ース、ドレーンの切換えを行う。書込時は書込回
路１０が動作し、高電圧が印加されると共に、
Xn，Yn，Yo+1も高電圧系信号となる。
以上説明したように本発明は、フローテイング
ゲートを２つに分割した構造と、ソース、ドレー
ンを切換えて動作させることにより、１つの
EPROMのメモリトランジスタに２ビツトの情報
を蓄積しそれを検出することができる効果があ
る。従つて従来の装置にくらべ1/2のメモリトラ
ンジスタ数で同一容量の情報が得られ、チツプ面
積が小さく高歩留でかつ信頼性の高いMIS電界効
果型半導体装置及びその情報の検出方法が得られ
る。
ゲートを２つに分割した構造と、ソース、ドレー
ンを切換えて動作させることにより、１つの
EPROMのメモリトランジスタに２ビツトの情報
を蓄積しそれを検出することができる効果があ
る。従つて従来の装置にくらべ1/2のメモリトラ
ンジスタ数で同一容量の情報が得られ、チツプ面
積が小さく高歩留でかつ信頼性の高いMIS電界効
果型半導体装置及びその情報の検出方法が得られ
る。
第１図ａ，ｂは本第１の発明のMIS電界効果型
半導体装置のメモリトランジスタの一例の平面図
及びＢ−B′線断面図、第２図は第１図ａ，ｂの
メモリトランジスタを用いた場合のEPROMの周
辺回路図、第３図ａ〜ｄは第１図ａ，ｂのメモリ
トランジスタのVD−ID特性図、第４図ａ，ｂは従
来のEPROMのメモリトランジスタの一例の平面
図及びＡ−A′線断面図、第５図は第４図ａ，ｂ
のメモリトランジスタを用いた場合のEPROMの
周辺回路図である。 １……Ｐ型半導体基板、２……ソース、３……
ドレーン、４……第１のゲート絶縁膜、５……フ
ローテイングゲート、６……第２のゲート絶縁
膜、７……制御ゲート電極、１０……書込回路、
１１……第１の拡散層、１２……第２の拡散層、
１４……ゲート絶縁膜、１５……第１のフローテ
イングゲート、１６……第２のフローテイングゲ
ート、２０……センス増幅器。
半導体装置のメモリトランジスタの一例の平面図
及びＢ−B′線断面図、第２図は第１図ａ，ｂの
メモリトランジスタを用いた場合のEPROMの周
辺回路図、第３図ａ〜ｄは第１図ａ，ｂのメモリ
トランジスタのVD−ID特性図、第４図ａ，ｂは従
来のEPROMのメモリトランジスタの一例の平面
図及びＡ−A′線断面図、第５図は第４図ａ，ｂ
のメモリトランジスタを用いた場合のEPROMの
周辺回路図である。 １……Ｐ型半導体基板、２……ソース、３……
ドレーン、４……第１のゲート絶縁膜、５……フ
ローテイングゲート、６……第２のゲート絶縁
膜、７……制御ゲート電極、１０……書込回路、
１１……第１の拡散層、１２……第２の拡散層、
１４……ゲート絶縁膜、１５……第１のフローテ
イングゲート、１６……第２のフローテイングゲ
ート、２０……センス増幅器。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基板上に形成された逆導電型
の第１及び第２の拡散層と、該第１及び第２の拡
散層間をチヤネル領域とし該チヤネル領域上と前
記第１及び第２の拡散層上に一部延在して形成さ
れたゲート絶縁膜と、該ゲート絶縁膜中に形成さ
れ前記第１の拡散層と実質的に重なりかつ前記第
１の拡散層から第２の拡散層へ向かう方向と直角
方向で前記チヤネル領域を横切つて形成された第
１の電荷捕獲層と、前記ゲート絶縁膜中に形成さ
れ前記第２の拡散層と実質的に重なりかつ前記第
１の拡散層から第２の拡散層へ向かう方向と直角
方向で前記チヤネル領域を横切つて形成された第
２の電荷捕獲層と、前記ゲート絶縁膜上に形成さ
れチヤネル注入により書き込まれる前記第１及び
第２の電荷捕獲層と重なりを有して形成された制
御ゲート電極とを含むことを特徴とするMIS電界
効果型半導体装置。 ２ 一導電型半導体基板上に形成された逆導電型
の第１及び第２の拡散層と、該第１及び第２の拡
散層間をチヤネル領域とし該チヤネル領域上と前
記第１及び第２の拡散層上に一部延在して形成さ
れたゲート絶縁膜と、該ゲート絶縁膜中に形成さ
れ前記第１の拡散層と実質的に重なりかつ前記第
１の拡散層から第２の拡散層へ向かう方向と直角
方向で前記チヤネル領域を横切つて形成された第
１の電荷捕獲層と、前記ゲート絶縁膜中に形成さ
れ前記第２の拡散層と実質的に重なりかつ前記第
１の拡散層から第２の拡散層へ向かう方向と直角
方向で前記チヤネル領域を横切つて形成された第
２の電荷捕獲層と、前記ゲート絶縁膜上に形成さ
れチヤネル注入により書き込まれる前記第１及び
第２の電荷捕獲層と重なりを有して形成された制
御ゲート電極とを備えたMIS電界効果型半導体装
置の、前記第１及び第２の拡散層をそれぞれドレ
ーン及びソースとして動作させて前記第２の電荷
捕獲層の電荷状態を判別し、次に前記第１及び第
２の拡散層をそれぞれソース及びドレーンとして
動作させて前記第１の電荷捕獲層の電荷状態を判
別することを特徴とするMIS電界効果型半導体装
置の情報の検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235735A JPS6294987A (ja) | 1985-10-21 | 1985-10-21 | Ｍｉｓ電界効果型半導体装置及びその情報の検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235735A JPS6294987A (ja) | 1985-10-21 | 1985-10-21 | Ｍｉｓ電界効果型半導体装置及びその情報の検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6294987A JPS6294987A (ja) | 1987-05-01 |
| JPH0571146B2 true JPH0571146B2 (ja) | 1993-10-06 |
Family
ID=16990444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235735A Granted JPS6294987A (ja) | 1985-10-21 | 1985-10-21 | Ｍｉｓ電界効果型半導体装置及びその情報の検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6294987A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH07120720B2 (ja) * | 1987-12-17 | 1995-12-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5143860A (en) * | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
| JPH07120721B2 (ja) * | 1988-02-19 | 1995-12-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JPH0723959Y2 (ja) * | 1988-10-20 | 1995-05-31 | 株式会社リコー | 不揮発性半導体メモリ装置 |
| DE69428658T2 (de) * | 1993-11-30 | 2002-06-20 | Toshiba Kawasaki Kk | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung |
| JPH0870054A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2980012B2 (ja) | 1995-10-16 | 1999-11-22 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP2910647B2 (ja) * | 1995-12-18 | 1999-06-23 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP3934272B2 (ja) * | 1998-07-13 | 2007-06-20 | 三星電子株式会社 | 不揮発性メモリ装置の製造方法 |
-
1985
- 1985-10-21 JP JP60235735A patent/JPS6294987A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6294987A (ja) | 1987-05-01 |
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