JPH09172095A - 不揮発性半導体記憶装置とその製造方法および使用方法 - Google Patents
不揮発性半導体記憶装置とその製造方法および使用方法Info
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Abstract
(57)【要約】
【課題】 メモリセルの専有面積および周辺回路面積を
縮小すること。 【解決手段】 半導体基板の主表面上に形成され、主表
面とは逆導電型のソース領域およびドレイン領域と、こ
れらの各領域の間に形成されたチャネル領域と、チャネ
ル領域上に形成された第１ゲート絶縁膜と、チャネル領
域上のソース領域側およびドレイン領域側に、第１ゲー
ト絶縁膜を介してそれぞれ形成された第１および第２浮
遊ゲート電極と、第１および第２浮遊ゲート電極の表面
に形成された第２ゲート絶縁膜と、第１および第２浮遊
ゲート電極と、第２ゲート絶縁膜を介して形成される制
御ゲート電極とを具備するトランジスタをメモリセルと
する不揮発性半導体記憶装置において、第１および第２
浮遊ゲート電極はソース領域とドレイン領域の間に直列
に配置され、第１浮遊ゲート電極のゲート長は、第２浮
遊ゲート電極のゲート長あるいは制御ゲート電極のゲー
ト長と異なる長さとする。
縮小すること。 【解決手段】 半導体基板の主表面上に形成され、主表
面とは逆導電型のソース領域およびドレイン領域と、こ
れらの各領域の間に形成されたチャネル領域と、チャネ
ル領域上に形成された第１ゲート絶縁膜と、チャネル領
域上のソース領域側およびドレイン領域側に、第１ゲー
ト絶縁膜を介してそれぞれ形成された第１および第２浮
遊ゲート電極と、第１および第２浮遊ゲート電極の表面
に形成された第２ゲート絶縁膜と、第１および第２浮遊
ゲート電極と、第２ゲート絶縁膜を介して形成される制
御ゲート電極とを具備するトランジスタをメモリセルと
する不揮発性半導体記憶装置において、第１および第２
浮遊ゲート電極はソース領域とドレイン領域の間に直列
に配置され、第１浮遊ゲート電極のゲート長は、第２浮
遊ゲート電極のゲート長あるいは制御ゲート電極のゲー
ト長と異なる長さとする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に、不揮発性半導体記憶装置に関する。
に関し、特に、不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭに代表される不
揮発性半導体記憶装置は、これを構成する装置内の記憶
素子（メモリセル）に対して電気的に書き込み、消去、
読み出しを行う能力を備えている。メモリセルの構造と
しては、半導体基板表面上のソースとドレインとの間に
形成されるチャネル上に、第１ゲート絶縁膜を介して浮
遊ゲートを設け、さらにその上に第２のゲート絶縁膜を
介して浮遊ゲートと容量接合する制御ゲートを形成した
電界効果トランジスタが用いられている。このメモリセ
ルでは浮遊ゲートの電荷蓄積状態の相違による閾値電圧
の相違をデータの「０」、「１」として記憶する。
揮発性半導体記憶装置は、これを構成する装置内の記憶
素子（メモリセル）に対して電気的に書き込み、消去、
読み出しを行う能力を備えている。メモリセルの構造と
しては、半導体基板表面上のソースとドレインとの間に
形成されるチャネル上に、第１ゲート絶縁膜を介して浮
遊ゲートを設け、さらにその上に第２のゲート絶縁膜を
介して浮遊ゲートと容量接合する制御ゲートを形成した
電界効果トランジスタが用いられている。このメモリセ
ルでは浮遊ゲートの電荷蓄積状態の相違による閾値電圧
の相違をデータの「０」、「１」として記憶する。
【０００３】近年、不揮発性半導体記憶装置が広く利用
されるに従い、それを組み込んだ装置を小型化し記憶情
報単位当たり（ビット）の価格を低下させるために、不
揮発性半導体記憶装置の高集積化に対する要求が増大し
ている。この要求を満たすために、上述した一般的な構
成による不揮発性半導体記憶装置に対し、浮遊ゲートを
複数個有する新規の不揮発性半導体記憶装置が提案され
ている。
されるに従い、それを組み込んだ装置を小型化し記憶情
報単位当たり（ビット）の価格を低下させるために、不
揮発性半導体記憶装置の高集積化に対する要求が増大し
ている。この要求を満たすために、上述した一般的な構
成による不揮発性半導体記憶装置に対し、浮遊ゲートを
複数個有する新規の不揮発性半導体記憶装置が提案され
ている。
【０００４】例えば、特開昭６２−９４９８７号公報に
は、図１０に示すように、Ｐ型半導体基板１０表面上の
ソース１２とドレイン１１との間に形成されるチャネル
上に第１ゲート絶縁膜１３を介して第１浮遊ゲート１６
と第２浮遊ゲート１５とを直列に設け、さらにその上に
第２のゲート絶縁膜１４を介して第１浮遊ゲート１６と
第２浮遊ゲート１５と容量接合する制御ゲート１７を形
成した電界効果トランジスタを用いることが開示されて
いる。
は、図１０に示すように、Ｐ型半導体基板１０表面上の
ソース１２とドレイン１１との間に形成されるチャネル
上に第１ゲート絶縁膜１３を介して第１浮遊ゲート１６
と第２浮遊ゲート１５とを直列に設け、さらにその上に
第２のゲート絶縁膜１４を介して第１浮遊ゲート１６と
第２浮遊ゲート１５と容量接合する制御ゲート１７を形
成した電界効果トランジスタを用いることが開示されて
いる。
【０００５】上記公報に開示されるメモリセルでは、第
１の浮遊ゲート１６の電荷蓄積状態の有無と第２の浮遊
ゲート１５の電荷蓄積状態の有無とにとって４レベルの
読出電流を得て、この相違をデータの「００」、「０
１」、「１０」、「１１」として記憶する。
１の浮遊ゲート１６の電荷蓄積状態の有無と第２の浮遊
ゲート１５の電荷蓄積状態の有無とにとって４レベルの
読出電流を得て、この相違をデータの「００」、「０
１」、「１０」、「１１」として記憶する。
【０００６】また、同様の提案は、特開平１−２１２４
７２号公報にも開示されている。このメモリセルも、図
１１に示すように、２つの浮遊ゲート６ｓ，６ｄを有
し、第１の浮遊ゲートの電荷蓄積状態の有無と第２の浮
遊ゲートの電荷蓄積状態の有無とにとって４レベルの読
出電流を得て、この相違をデータの「００」、「０
１」、「１０」、「１１」として記憶する。特開平１−
２１２４７２号公報におけるメモリセルの書込は、制御
ゲート８に正電圧を印加し、ソースあるいはドレインの
一方に正電圧を印加し他方を接地し、基板を接地するこ
とで、チャネルホットエレクトロン（電子）を発生させ
てこれを浮遊ゲートへ注入し、データの消去にはメモリ
セルに紫外線を照射して浮遊ゲートより電子放出するこ
とによって行っている。
７２号公報にも開示されている。このメモリセルも、図
１１に示すように、２つの浮遊ゲート６ｓ，６ｄを有
し、第１の浮遊ゲートの電荷蓄積状態の有無と第２の浮
遊ゲートの電荷蓄積状態の有無とにとって４レベルの読
出電流を得て、この相違をデータの「００」、「０
１」、「１０」、「１１」として記憶する。特開平１−
２１２４７２号公報におけるメモリセルの書込は、制御
ゲート８に正電圧を印加し、ソースあるいはドレインの
一方に正電圧を印加し他方を接地し、基板を接地するこ
とで、チャネルホットエレクトロン（電子）を発生させ
てこれを浮遊ゲートへ注入し、データの消去にはメモリ
セルに紫外線を照射して浮遊ゲートより電子放出するこ
とによって行っている。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置における第１の問題点は、２個の浮遊ゲートを
有するメモリセルを要素とする不揮発性半導体記憶装置
において、その製造方法を推察するところによれば、メ
モリセルのゲート長は光リソグラフィー技術の限界長
（設計基準）の３倍より小さくなり得ないことである。
記憶装置における第１の問題点は、２個の浮遊ゲートを
有するメモリセルを要素とする不揮発性半導体記憶装置
において、その製造方法を推察するところによれば、メ
モリセルのゲート長は光リソグラフィー技術の限界長
（設計基準）の３倍より小さくなり得ないことである。
【０００８】その理由は、同一層の多結晶シリコン膜を
同一の光リソグラフィー工程によってパターニングする
ことにより第１の浮遊ゲートと第２の浮遊ゲートとを同
時に形成をしているため、ソース−ドレイン間の距離と
して、第１の浮遊ゲートの長さと第１の浮遊ゲートー第
２の浮遊ゲート間隔と第２の浮遊ゲートの長さとの合計
が必要となるからである。
同一の光リソグラフィー工程によってパターニングする
ことにより第１の浮遊ゲートと第２の浮遊ゲートとを同
時に形成をしているため、ソース−ドレイン間の距離と
して、第１の浮遊ゲートの長さと第１の浮遊ゲートー第
２の浮遊ゲート間隔と第２の浮遊ゲートの長さとの合計
が必要となるからである。
【０００９】第２の問題点は、従来の２個の浮遊ゲート
を有するメモリセルを要素とする不揮発性半導体記憶装
置の書込動作においては、大電流が必要とされ 不揮発
性半導体装置の低電圧化が困難になることである。
を有するメモリセルを要素とする不揮発性半導体記憶装
置の書込動作においては、大電流が必要とされ 不揮発
性半導体装置の低電圧化が困難になることである。
【００１０】その理由は、メモリセルの書込は制御ゲー
トに正電圧を印加し、ソースあるいはドレインの一方に
は正電圧を印加し、他方は接地とし、基板を接地するこ
とで、正電圧の与えられたソースあるいはドレインの近
傍のピンチオフ領域においてチャネルホットエレクトロ
ンを発生させてこれを浮遊ゲートへ注入しているが、チ
ャネル電流に対するゲート電流の割合で表される注入効
率は１０-6程度と低く、多大のチャネル電流を必要とす
るからである。通常ゲート長１μｍ程度のメモリセルの
場合、書込時のチャネル電流は数ｍＡを必要とする。
トに正電圧を印加し、ソースあるいはドレインの一方に
は正電圧を印加し、他方は接地とし、基板を接地するこ
とで、正電圧の与えられたソースあるいはドレインの近
傍のピンチオフ領域においてチャネルホットエレクトロ
ンを発生させてこれを浮遊ゲートへ注入しているが、チ
ャネル電流に対するゲート電流の割合で表される注入効
率は１０-6程度と低く、多大のチャネル電流を必要とす
るからである。通常ゲート長１μｍ程度のメモリセルの
場合、書込時のチャネル電流は数ｍＡを必要とする。
【００１１】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、メモリセルの
専有面積および周辺回路面積を縮小された不揮発性半導
体記憶装置を実現することを目的とする。
る問題点に鑑みてなされたものであって、メモリセルの
専有面積および周辺回路面積を縮小された不揮発性半導
体記憶装置を実現することを目的とする。
【００１２】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、一導電型の主表面を有する半導体基板と、
前記半導体基板の主表面上に形成され、前記主表面とは
逆導電型のソース領域およびドレイン領域と、前記ソー
ス領域およびドレイン領域との間に形成されたチャネル
領域と、前記チャネル領域上に形成された第１ゲート絶
縁膜と、前記チャネル領域上の前記ソース領域側に、前
記第１ゲート絶縁膜を介して形成された第１浮遊ゲート
電極と、前記チャネル領域上の前記ドレイン領域側に、
前記第１ゲート絶縁膜を介して形成された第２浮遊ゲー
ト電極と、前記第１浮遊ゲート電極および前記第２浮遊
ゲート電極の表面に形成された第２ゲート絶縁膜と、前
記第１浮遊ゲート電極および前記第２浮遊ゲート電極
と、前記第２ゲート絶縁膜を介して形成される制御ゲー
ト電極とを具備するトランジスタをメモリセルとする不
揮発性半導体記憶装置において、前記第１浮遊ゲート電
極と前記第２浮遊ゲート電極とはソース領域とドレイン
領域との間に直列に配置され、前記第１浮遊ゲート電極
のゲート長は、前記第２浮遊ゲート電極のゲート長ある
いは前記制御ゲート電極のゲート長と異なる長さである
ことを特徴とする。
記憶装置は、一導電型の主表面を有する半導体基板と、
前記半導体基板の主表面上に形成され、前記主表面とは
逆導電型のソース領域およびドレイン領域と、前記ソー
ス領域およびドレイン領域との間に形成されたチャネル
領域と、前記チャネル領域上に形成された第１ゲート絶
縁膜と、前記チャネル領域上の前記ソース領域側に、前
記第１ゲート絶縁膜を介して形成された第１浮遊ゲート
電極と、前記チャネル領域上の前記ドレイン領域側に、
前記第１ゲート絶縁膜を介して形成された第２浮遊ゲー
ト電極と、前記第１浮遊ゲート電極および前記第２浮遊
ゲート電極の表面に形成された第２ゲート絶縁膜と、前
記第１浮遊ゲート電極および前記第２浮遊ゲート電極
と、前記第２ゲート絶縁膜を介して形成される制御ゲー
ト電極とを具備するトランジスタをメモリセルとする不
揮発性半導体記憶装置において、前記第１浮遊ゲート電
極と前記第２浮遊ゲート電極とはソース領域とドレイン
領域との間に直列に配置され、前記第１浮遊ゲート電極
のゲート長は、前記第２浮遊ゲート電極のゲート長ある
いは前記制御ゲート電極のゲート長と異なる長さである
ことを特徴とする。
【００１３】半導体基板の主表面の導電型をＰ型として
もよい。
もよい。
【００１４】このときの使用方法としては、前記第１の
浮遊ゲート電極および前記第２の浮遊ゲート電極に電子
を注入または放出させることによって複数の情報を記憶
させる書込時に、前記ソース領域、前記ドレイン領域お
よび前記半導体基板のＰ型の主表面に対して前記制御ゲ
ート電極が負電位となるような電圧を前記制御ゲート電
極、前記ソース領域、前記ドレイン領域および前記半導
体基板のＰ型の主表面に印加することによって、前記第
１浮遊ゲート電極および第２浮遊ゲート電極から電子を
放出させる消去状態とし、前記制御ゲート電極およびド
レイン領域に正電圧を印加し、前記ソース領域および前
記半導体基板のＰ型の主表面を接地し、前記第１ゲート
電極に電子を注入することにより、前記第１の浮遊ゲー
ト電極を書込状態とし、前記制御ゲート電極および前記
ソース領域に正電圧を印加し、前記ドレイン領域および
前記Ｐ型の主表面を接地し、前記第２ゲート電極に電子
を注入することにより、前記第２の浮遊ゲート電極を書
込状態とすることが挙げられる。
浮遊ゲート電極および前記第２の浮遊ゲート電極に電子
を注入または放出させることによって複数の情報を記憶
させる書込時に、前記ソース領域、前記ドレイン領域お
よび前記半導体基板のＰ型の主表面に対して前記制御ゲ
ート電極が負電位となるような電圧を前記制御ゲート電
極、前記ソース領域、前記ドレイン領域および前記半導
体基板のＰ型の主表面に印加することによって、前記第
１浮遊ゲート電極および第２浮遊ゲート電極から電子を
放出させる消去状態とし、前記制御ゲート電極およびド
レイン領域に正電圧を印加し、前記ソース領域および前
記半導体基板のＰ型の主表面を接地し、前記第１ゲート
電極に電子を注入することにより、前記第１の浮遊ゲー
ト電極を書込状態とし、前記制御ゲート電極および前記
ソース領域に正電圧を印加し、前記ドレイン領域および
前記Ｐ型の主表面を接地し、前記第２ゲート電極に電子
を注入することにより、前記第２の浮遊ゲート電極を書
込状態とすることが挙げられる。
【００１５】また、他の使用方法としては、前記第１の
浮遊ゲート電極および前記第２の浮遊ゲート電極に電子
を注入または放出させることによって複数の情報を記憶
させる書込時に、前記ソース領域、前記ドレイン領域お
よび前記半導体基板のＰ型主表面に対して前記制御ゲー
ト電極が正電位となるような電圧を前記制御ゲート電
極、前記ソース領域、前記ドレイン領域および前記Ｐ型
の主表面に印加することによって、前記第１浮遊ゲート
電極および第２浮遊ゲート電極へ電子を注入する消去状
態とし、前記制御ゲート電極に負電圧を印加し、前記ソ
ース領域に正電圧を印加し、前記ドレイン領域および前
記半導体基板のＰ型の主表面を接地または開放すること
によって、前記第１の浮遊ゲート電極より電子を放出さ
せて前記第１の浮遊ゲート電極を書込状態とし、前記制
御ゲート電極に負電圧を印加し、前記ドレイン領域に正
電圧を印加し、前記ソース領域および前記半導体基板の
Ｐ型の主表面を接地または開放することによって、前記
第２ゲート電極より電子を放出させて前記第２ゲート電
極を書込状態とすることが挙げられる。
浮遊ゲート電極および前記第２の浮遊ゲート電極に電子
を注入または放出させることによって複数の情報を記憶
させる書込時に、前記ソース領域、前記ドレイン領域お
よび前記半導体基板のＰ型主表面に対して前記制御ゲー
ト電極が正電位となるような電圧を前記制御ゲート電
極、前記ソース領域、前記ドレイン領域および前記Ｐ型
の主表面に印加することによって、前記第１浮遊ゲート
電極および第２浮遊ゲート電極へ電子を注入する消去状
態とし、前記制御ゲート電極に負電圧を印加し、前記ソ
ース領域に正電圧を印加し、前記ドレイン領域および前
記半導体基板のＰ型の主表面を接地または開放すること
によって、前記第１の浮遊ゲート電極より電子を放出さ
せて前記第１の浮遊ゲート電極を書込状態とし、前記制
御ゲート電極に負電圧を印加し、前記ドレイン領域に正
電圧を印加し、前記ソース領域および前記半導体基板の
Ｐ型の主表面を接地または開放することによって、前記
第２ゲート電極より電子を放出させて前記第２ゲート電
極を書込状態とすることが挙げられる。
【００１６】上記の不揮発性半導体記憶装置の製造方法
としては、前記第１浮遊ゲート電極の加工形成を、細長
い形状に加工する第１のエッチング工程およびこれを分
断する第２のエッチング工程により行い、前記第１のエ
ッチング工程の後、前記第１浮遊ゲート電極の側壁に前
記第２浮遊ゲート電極として多結晶シリコン膜を形成
し、この後、前記第２のエッチング工程を行うことが挙
げられる。
としては、前記第１浮遊ゲート電極の加工形成を、細長
い形状に加工する第１のエッチング工程およびこれを分
断する第２のエッチング工程により行い、前記第１のエ
ッチング工程の後、前記第１浮遊ゲート電極の側壁に前
記第２浮遊ゲート電極として多結晶シリコン膜を形成
し、この後、前記第２のエッチング工程を行うことが挙
げられる。
【００１７】また、前記第２浮遊ゲート電極の加工形成
を、細長い形状に加工する第１のエッチング工程および
これを分断する第２のエッチング工程により行い、前記
第１のエッチング工程の後、前記第１浮遊ゲート電極の
側壁に前記第１浮遊ゲート電極として多結晶シリコン膜
を形成し、この後、前記第２のエッチング工程を行うこ
とが挙げられる。
を、細長い形状に加工する第１のエッチング工程および
これを分断する第２のエッチング工程により行い、前記
第１のエッチング工程の後、前記第１浮遊ゲート電極の
側壁に前記第１浮遊ゲート電極として多結晶シリコン膜
を形成し、この後、前記第２のエッチング工程を行うこ
とが挙げられる。
【００１８】さらに、前記制御ゲート電極の加工形成
を、細長い形状に加工する第１のエッチング工程および
これを分断する第２のエッチング工程により行い、前記
第１のエッチング工程の後、前記制御ゲート電極の側壁
に前記第１浮遊ゲート電極および第２浮遊ゲート電極と
して多結晶シリコン膜を形成し、この後、前記第２のエ
ッチング工程を行うことが挙げられる。
を、細長い形状に加工する第１のエッチング工程および
これを分断する第２のエッチング工程により行い、前記
第１のエッチング工程の後、前記制御ゲート電極の側壁
に前記第１浮遊ゲート電極および第２浮遊ゲート電極と
して多結晶シリコン膜を形成し、この後、前記第２のエ
ッチング工程を行うことが挙げられる。
【００１９】「作用」上記のように本発明の不揮発性半
導体記憶装置は、半導体基板の主表面上に形成されたド
レイン領域およびソース領域と、このドレイン領域とソ
ース領域との間に形成されたチャネル領域上に第１ゲー
ト絶緑膜を介して直列に形成された２つの浮遊ゲート
と、この２つの浮遊ゲートに第２ゲート絶縁膜を介して
形成された制御ゲートとを備えるトランジスタをメモリ
セルとする不揮発性半導体記憶装置において、２つの浮
遊ゲートのゲート長が互いに異なるか、浮遊ゲートの少
なくとも一つのゲート長が制御ゲートのゲート長と異な
ることを特徴としている。
導体記憶装置は、半導体基板の主表面上に形成されたド
レイン領域およびソース領域と、このドレイン領域とソ
ース領域との間に形成されたチャネル領域上に第１ゲー
ト絶緑膜を介して直列に形成された２つの浮遊ゲート
と、この２つの浮遊ゲートに第２ゲート絶縁膜を介して
形成された制御ゲートとを備えるトランジスタをメモリ
セルとする不揮発性半導体記憶装置において、２つの浮
遊ゲートのゲート長が互いに異なるか、浮遊ゲートの少
なくとも一つのゲート長が制御ゲートのゲート長と異な
ることを特徴としている。
【００２０】上記のような構成とすることにより、２つ
の浮遊ゲートの少なくとも一つを多結晶シリコンのサイ
ドウォールとすることで、メモリセルの占有面積を大幅
に縮小することができる。具体的には、設計基準をｆと
した場合、従来のメモリセルのゲート長が３ｆであった
のに対し、本発明のメモリセルのゲート長は１．２ｆ程
度となる。
の浮遊ゲートの少なくとも一つを多結晶シリコンのサイ
ドウォールとすることで、メモリセルの占有面積を大幅
に縮小することができる。具体的には、設計基準をｆと
した場合、従来のメモリセルのゲート長が３ｆであった
のに対し、本発明のメモリセルのゲート長は１．２ｆ程
度となる。
【００２１】また、本発明の不揮発性半導体記憶装置の
形成方法は、上記のような不揮発性半導体記憶装置を実
現するために、浮遊ゲートの少なくとも一つを、他の浮
遊ゲートあるいは制御ゲートを形成した後、第２ゲート
絶縁膜を介してその側壁（サイドウォール）に形成した
多結晶シリコン膜により形成することを特微としてい
る。
形成方法は、上記のような不揮発性半導体記憶装置を実
現するために、浮遊ゲートの少なくとも一つを、他の浮
遊ゲートあるいは制御ゲートを形成した後、第２ゲート
絶縁膜を介してその側壁（サイドウォール）に形成した
多結晶シリコン膜により形成することを特微としてい
る。
【００２２】本発明の不揮発性半導体記憶装置の動作方
法は、第１の浮遊ゲートおよび第２の浮遊ゲートから電
子を放出することによって消去状態をつくり、制御ゲー
トに正電圧を印加し、ドレインに正電圧を印加し、ソー
スおよび半導体基板主表面を接地することによって 第
１ゲートに電子を注入して１つまたは複数の書込状態を
つくり、制御ゲートに正電圧を印加し、ソースに正電圧
を印加し、ドレインおよび半導体基板主表面を接地する
ことによって、第２ゲートに電子注入して別の１つまた
は複数の書込状態をつくる、ここでの電子注入の原理は
「ソース側注入」と呼ばれ、IEEE Electron Device Let
ters 誌の EDL-7 巻 9 号 540-542 頁に掲載されたA.T.
Wu, T.Y.Chan, P.K,Ko および C.Hu 著の論文 "A Sourc
s-Side Injection Erasable Programmable Read-Only M
emory (SI-EPROM) Device"にその詳細が示されている。
すなわち、電子注入させる浮遊ゲートとソースあるいは
ドレインとの間にオフセツトを有するメモリセルにおい
て、ゲートに正電圧（例えば、＋１２Ｖ）を、ソースあ
るいはドレインのうち電子注入させる浮遊ゲートとオン
セットの方に正電圧（例えば、＋７Ｖ）を印加すること
によって、オフセット領域にチャネル方向の電界集中を
起こしホットエレクトロンを発生させ、浮遊ゲートへ電
子を注入する。この時、オフセット領域でのチャネル抵
抗は大きく、この領域に生じる最大電界はきわめて大き
なため、ホットエレクトロン注入の効率が高くなる。そ
の結果、従来のドレイン側（ピンチオフ点近傍）での注
入方式に比べて書込電流（ドレイン電流）は１〜２桁小
さくなり、低電力および低電圧動作が可能となる。
法は、第１の浮遊ゲートおよび第２の浮遊ゲートから電
子を放出することによって消去状態をつくり、制御ゲー
トに正電圧を印加し、ドレインに正電圧を印加し、ソー
スおよび半導体基板主表面を接地することによって 第
１ゲートに電子を注入して１つまたは複数の書込状態を
つくり、制御ゲートに正電圧を印加し、ソースに正電圧
を印加し、ドレインおよび半導体基板主表面を接地する
ことによって、第２ゲートに電子注入して別の１つまた
は複数の書込状態をつくる、ここでの電子注入の原理は
「ソース側注入」と呼ばれ、IEEE Electron Device Let
ters 誌の EDL-7 巻 9 号 540-542 頁に掲載されたA.T.
Wu, T.Y.Chan, P.K,Ko および C.Hu 著の論文 "A Sourc
s-Side Injection Erasable Programmable Read-Only M
emory (SI-EPROM) Device"にその詳細が示されている。
すなわち、電子注入させる浮遊ゲートとソースあるいは
ドレインとの間にオフセツトを有するメモリセルにおい
て、ゲートに正電圧（例えば、＋１２Ｖ）を、ソースあ
るいはドレインのうち電子注入させる浮遊ゲートとオン
セットの方に正電圧（例えば、＋７Ｖ）を印加すること
によって、オフセット領域にチャネル方向の電界集中を
起こしホットエレクトロンを発生させ、浮遊ゲートへ電
子を注入する。この時、オフセット領域でのチャネル抵
抗は大きく、この領域に生じる最大電界はきわめて大き
なため、ホットエレクトロン注入の効率が高くなる。そ
の結果、従来のドレイン側（ピンチオフ点近傍）での注
入方式に比べて書込電流（ドレイン電流）は１〜２桁小
さくなり、低電力および低電圧動作が可能となる。
【００２３】また、本発明の不揮発性半導体記憶装置の
別の動作方法は、第１の浮遊ゲートおよび第２の浮遊ゲ
ートへ電子を注入することによって消去状態をつくり、
制御ゲートに負電圧を印加し、ソースに正電圧を印加
し、ドレインおよび半導体基板主表面を接地または開放
することによって、第１ゲートより電子を放出して１つ
または複数の書込状態をつくり、制御ゲートに負電圧を
印加し、ドレインに正電圧を印加し、ソースおよび半導
体基板主表面を接地または開放することによって、別の
１つまたは複数の書込状態をつくる。ここでの電子の放
出および注入は Fowler-Nordheim トンネル電流により
行われ、従来のドレイン側におけるチャネルホットエレ
クトロン注入の書込電流（ドレイン電流）に比べ、書込
電流（ゲート電流）は５桁程少ない。その結果、低電力
動作および低電圧の動作が可能となる。 また、メモリ
セルの書込動作はソース側でのチャネルホットエレクト
ロン注入または Fowler-Nordheim トンネル電流により
行われるが、このときの消費電流はドレイン側でのチャ
ネルホットエレクトロン注入に比べて小さいので、昇圧
回路に対する負担の低くして低電源化を達成することが
可能となる。
別の動作方法は、第１の浮遊ゲートおよび第２の浮遊ゲ
ートへ電子を注入することによって消去状態をつくり、
制御ゲートに負電圧を印加し、ソースに正電圧を印加
し、ドレインおよび半導体基板主表面を接地または開放
することによって、第１ゲートより電子を放出して１つ
または複数の書込状態をつくり、制御ゲートに負電圧を
印加し、ドレインに正電圧を印加し、ソースおよび半導
体基板主表面を接地または開放することによって、別の
１つまたは複数の書込状態をつくる。ここでの電子の放
出および注入は Fowler-Nordheim トンネル電流により
行われ、従来のドレイン側におけるチャネルホットエレ
クトロン注入の書込電流（ドレイン電流）に比べ、書込
電流（ゲート電流）は５桁程少ない。その結果、低電力
動作および低電圧の動作が可能となる。 また、メモリ
セルの書込動作はソース側でのチャネルホットエレクト
ロン注入または Fowler-Nordheim トンネル電流により
行われるが、このときの消費電流はドレイン側でのチャ
ネルホットエレクトロン注入に比べて小さいので、昇圧
回路に対する負担の低くして低電源化を達成することが
可能となる。
【００２４】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００２５】実施例１ 図１は、本発明の第１の実施例の構造を示す図であり、
図１（ａ）は上面図、図１（ｂ）は図１（ａ）のＡ−
Ａ’線断面図、図２はそのマスクレイアウトを示す平面
図であり、図３は製造方法を示す断面図、図４はセルア
レイの構成を示す回路図である。
図１（ａ）は上面図、図１（ｂ）は図１（ａ）のＡ−
Ａ’線断面図、図２はそのマスクレイアウトを示す平面
図であり、図３は製造方法を示す断面図、図４はセルア
レイの構成を示す回路図である。
【００２６】本実施例におけるフラッシュメモリの構造
を図１を参照して説明する。図１には単位メモリセルの
平面図とそのＡ−Ａ’線に沿った断面図が示されてい
る。
を図１を参照して説明する。図１には単位メモリセルの
平面図とそのＡ−Ａ’線に沿った断面図が示されてい
る。
【００２７】単位メモリセルは、Ｐ型のシリコン基板１
００上に設けられた酸化シリコン膜からなる素子分離領
域１０１、１０２との間に形成される活性領域１０３に
作られる。ソース１０４とドレイン１０５との間に形成
されるチャネル１０６上に、第１ゲート絶緑膜１０７を
介して、第１浮遊ゲート１０８と第２浮遊ゲート１０９
とが直列に形成されている。さらに、第１浮遊ゲート１
０８と第２浮遊ゲート１０９との上に第２ゲート絶縁膜
１１０を介して、制御ゲート１１１が形成されている。
なお、第１浮遊ゲート１０８および第２浮遊ゲート１０
９とは第３ゲート絶縁膜１１２により、電気的に絶縁さ
れている。
００上に設けられた酸化シリコン膜からなる素子分離領
域１０１、１０２との間に形成される活性領域１０３に
作られる。ソース１０４とドレイン１０５との間に形成
されるチャネル１０６上に、第１ゲート絶緑膜１０７を
介して、第１浮遊ゲート１０８と第２浮遊ゲート１０９
とが直列に形成されている。さらに、第１浮遊ゲート１
０８と第２浮遊ゲート１０９との上に第２ゲート絶縁膜
１１０を介して、制御ゲート１１１が形成されている。
なお、第１浮遊ゲート１０８および第２浮遊ゲート１０
９とは第３ゲート絶縁膜１１２により、電気的に絶縁さ
れている。
【００２８】次に、図２および図３を参照して本実施例
におけるフラッシュメモリの製造方法について説明す
る。
におけるフラッシュメモリの製造方法について説明す
る。
【００２９】図２には理込拡散層をビット線およびソー
ス線とするコンタクトレス構造のアレイ平画図が示され
ている。図２では光リソグラフィー工程にて用いるマス
クレイアウトを描いたが、理解を助けるため浮遊ゲート
も斜線で示した。
ス線とするコンタクトレス構造のアレイ平画図が示され
ている。図２では光リソグラフィー工程にて用いるマス
クレイアウトを描いたが、理解を助けるため浮遊ゲート
も斜線で示した。
【００３０】図２において、２０１は素子分離領域、２
０２は素子分離領域２０１の反転領域として確定される
活性領域、２０３は浮遊ゲート列方向パターン、２０４
は第１浮遊ゲート領域、２０５のそれぞれはマスクパタ
ーンを形成するワード線である。そして、第１浮遊ゲー
ト２０６および第２浮遊ゲート２０７がそれぞれ形成さ
れる。通常 埋込拡散層による配線の抵抗は高いので、
理込拡散層と並行にアルミ配線を形成し、両者を数ビッ
ト〜数十ビット毎にコンタクトで結んで総合的な配線抵
抗を下げる工夫を行うことも可能である。
０２は素子分離領域２０１の反転領域として確定される
活性領域、２０３は浮遊ゲート列方向パターン、２０４
は第１浮遊ゲート領域、２０５のそれぞれはマスクパタ
ーンを形成するワード線である。そして、第１浮遊ゲー
ト２０６および第２浮遊ゲート２０７がそれぞれ形成さ
れる。通常 埋込拡散層による配線の抵抗は高いので、
理込拡散層と並行にアルミ配線を形成し、両者を数ビッ
ト〜数十ビット毎にコンタクトで結んで総合的な配線抵
抗を下げる工夫を行うことも可能である。
【００３１】図３は（ａ）〜（ｅ）は、本実施例の製造
工程を段階的に示す図であり、図２のＢ−Ｂ’線断面に
おける断面図である。
工程を段階的に示す図であり、図２のＢ−Ｂ’線断面に
おける断面図である。
【００３２】本実施例におけるフラッシュメモリの製造
方法を図２および図３を参照して説明する。
方法を図２および図３を参照して説明する。
【００３３】初めに、図３（ａ）に示すように、Ｐ型の
シリコン基板主表面３００に選択酸化法によって素子分
離領域３０１を形成し、次いで、膜厚１０ｎｍ程度の酸
化シリコン膜を成長させて第１ゲート絶縁膜３０２とす
る。素子分離領域３０１の形成には、図２で示した活性
領域２０２のマスクを用いた光リソグラフィー技術を使
って形成することができる。
シリコン基板主表面３００に選択酸化法によって素子分
離領域３０１を形成し、次いで、膜厚１０ｎｍ程度の酸
化シリコン膜を成長させて第１ゲート絶縁膜３０２とす
る。素子分離領域３０１の形成には、図２で示した活性
領域２０２のマスクを用いた光リソグラフィー技術を使
って形成することができる。
【００３４】次に、膜厚２５０ｎｍ程度の第１の多結晶
シリコンを全面に成長させ、リンをドープした後、図３
（ｂ）に示すように、第１の多結晶シリコンに対して第
２浮遊ゲートの列方向のパターニング（第１のエッチン
グ工程）を行い、細長い形状の第２浮遊ゲート列方向多
結晶シリコン３０３を形成する。このパターニングは、
図２に示した浮遊ゲート列方向パターン２０３のマスク
を用いた光リソグラフィー技術とドライエッチング技術
により行うことができる。
シリコンを全面に成長させ、リンをドープした後、図３
（ｂ）に示すように、第１の多結晶シリコンに対して第
２浮遊ゲートの列方向のパターニング（第１のエッチン
グ工程）を行い、細長い形状の第２浮遊ゲート列方向多
結晶シリコン３０３を形成する。このパターニングは、
図２に示した浮遊ゲート列方向パターン２０３のマスク
を用いた光リソグラフィー技術とドライエッチング技術
により行うことができる。
【００３５】さらに、第２浮遊ゲート列方向多結晶シリ
コン３０３の表面に膜厚１５〜２５ｎｍの酸化シリコン
膜を成長させ、これを第３ゲート絶縁膜３０４とした
後、膜厚１００〜３００ｎｍの第２の多結晶シリコンを
全面に成長させてリンをドープする。続いて、第２の多
結晶シリコンに対して異方性ドライエッチングを行い、
多結晶シリコンの側壁を第２浮遊ゲート列方向構造体３
０３の両側に形成した後、図２に示した第１浮遊ゲート
領域２０４を感光性レジストで覆って、多結晶シリコン
の等方性エッチングを行うことによって図３（ｃ）に示
すように、第２浮遊ゲート列方向構造体３０３の片方の
側壁にのみ第２の多結晶シリコンを残存させて、側壁多
結晶シリコン３０５を形成する。この側壁多結晶シリコ
ン３０５の幅は第２の多結晶シリコンの膜厚よりも薄
く、通常側壁多結晶シリコン３０５の幅は第２の多結晶
シリコンの成長膜厚の８割程度になる。
コン３０３の表面に膜厚１５〜２５ｎｍの酸化シリコン
膜を成長させ、これを第３ゲート絶縁膜３０４とした
後、膜厚１００〜３００ｎｍの第２の多結晶シリコンを
全面に成長させてリンをドープする。続いて、第２の多
結晶シリコンに対して異方性ドライエッチングを行い、
多結晶シリコンの側壁を第２浮遊ゲート列方向構造体３
０３の両側に形成した後、図２に示した第１浮遊ゲート
領域２０４を感光性レジストで覆って、多結晶シリコン
の等方性エッチングを行うことによって図３（ｃ）に示
すように、第２浮遊ゲート列方向構造体３０３の片方の
側壁にのみ第２の多結晶シリコンを残存させて、側壁多
結晶シリコン３０５を形成する。この側壁多結晶シリコ
ン３０５の幅は第２の多結晶シリコンの膜厚よりも薄
く、通常側壁多結晶シリコン３０５の幅は第２の多結晶
シリコンの成長膜厚の８割程度になる。
【００３６】次に、図３（ｄ）に示すように、第２浮遊
ゲート列方向多結晶シリコン３０３および側壁多結晶シ
リコン３０５をマスクとしてヒ素を加速エネルギー５０
ｋｅＶ、ドーズ量４Ｅ１５ｃｍ-2程度注入し、９００℃
程度の熱処理を加えて、Ｎ型の埋込拡散層を形成し、こ
れをソース線３０６およびビット線３０７とする。
ゲート列方向多結晶シリコン３０３および側壁多結晶シ
リコン３０５をマスクとしてヒ素を加速エネルギー５０
ｋｅＶ、ドーズ量４Ｅ１５ｃｍ-2程度注入し、９００℃
程度の熱処理を加えて、Ｎ型の埋込拡散層を形成し、こ
れをソース線３０６およびビット線３０７とする。
【００３７】続いて、図３（ｅ）に示すように第２浮遊
ゲート列方向多結晶シリコン３０３および側壁多結晶シ
リコン３０５の表面に酸化シリコン膜を熱酸化により成
長させ、これを第２ゲート絶縁膜３０８とした後、第３
の多結晶シリコンを全面に成長させ、リンをドープす
る。
ゲート列方向多結晶シリコン３０３および側壁多結晶シ
リコン３０５の表面に酸化シリコン膜を熱酸化により成
長させ、これを第２ゲート絶縁膜３０８とした後、第３
の多結晶シリコンを全面に成長させ、リンをドープす
る。
【００３８】この第２ゲート絶緑膜３０８の形成に際し
ての酸化工程を経るとき、理込拡散層上には増速酸化に
よる比較的厚い酸化シリコン膜３０９が形成される。
ての酸化工程を経るとき、理込拡散層上には増速酸化に
よる比較的厚い酸化シリコン膜３０９が形成される。
【００３９】次に、図２に示したワード線２０５のマス
クを用いて、第３の多結晶シリコンをパターニングし、
続いて、側壁多結晶シリコン３０５および第２浮遊ゲー
ト列方向多結晶シリコン３０３をこれと自己整合的にパ
ターニングする。この行方向のパターニング（第２のエ
ッチング工程）によって、各成長素子は分断され、図示
するように、第３の多結晶シリコンはワード線３１０、
側壁多結晶シリコン３０５は第１浮遊ゲート３１１、第
２浮遊ゲート列方向多結晶シリコン３０３は第２浮遊ゲ
ート３１２となり、フラッシュメモリのセルアレイが形
成される。このワード線のパターニングに際して、酸化
シリコン膜３１０は下地ソース線３０６およびビット線
３０７に対するエッチングストッパーとして働く。
クを用いて、第３の多結晶シリコンをパターニングし、
続いて、側壁多結晶シリコン３０５および第２浮遊ゲー
ト列方向多結晶シリコン３０３をこれと自己整合的にパ
ターニングする。この行方向のパターニング（第２のエ
ッチング工程）によって、各成長素子は分断され、図示
するように、第３の多結晶シリコンはワード線３１０、
側壁多結晶シリコン３０５は第１浮遊ゲート３１１、第
２浮遊ゲート列方向多結晶シリコン３０３は第２浮遊ゲ
ート３１２となり、フラッシュメモリのセルアレイが形
成される。このワード線のパターニングに際して、酸化
シリコン膜３１０は下地ソース線３０６およびビット線
３０７に対するエッチングストッパーとして働く。
【００４０】本実施例のフラッシュメモリの動作方法に
ついて、図４を参照して説明する。図４は図２で示した
セルアレイを回路図で表現したものであり、Ｗ１、Ｗ
２、Ｗ３およびＷ４はワード線、Ｓ１およびＳ２は埋込
拡散層からなるソース線、Ｂ１およびＢ２は埋込拡散層
からなるビット線を示している。また、１行１列のセル
を１１、１行２列のセルを１２、２行１列のセルを２
１、・・・とした。ここで、メモリセルの２つの浮遊ゲ
ートから電子を般出した状態を消去’００’、第１浮遊
ゲートにのみ電子が注入された状態を書込’０１’、第
２浮遊ゲートにのみ電子が注入された状態を書込’１
０’、第１浮遊ゲートおよび第２浮遊ゲートともに電子
が注入された状態を書込’１１’と定義した場合の動作
方法について以下に述べる。
ついて、図４を参照して説明する。図４は図２で示した
セルアレイを回路図で表現したものであり、Ｗ１、Ｗ
２、Ｗ３およびＷ４はワード線、Ｓ１およびＳ２は埋込
拡散層からなるソース線、Ｂ１およびＢ２は埋込拡散層
からなるビット線を示している。また、１行１列のセル
を１１、１行２列のセルを１２、２行１列のセルを２
１、・・・とした。ここで、メモリセルの２つの浮遊ゲ
ートから電子を般出した状態を消去’００’、第１浮遊
ゲートにのみ電子が注入された状態を書込’０１’、第
２浮遊ゲートにのみ電子が注入された状態を書込’１
０’、第１浮遊ゲートおよび第２浮遊ゲートともに電子
が注入された状態を書込’１１’と定義した場合の動作
方法について以下に述べる。
【００４１】初めに、消去されたメモリセルに対して書
込動作を行う場合について説明する。メモリセルを選択
し、第１浮遊ゲートに電子を注入して書込状態’０１’
とする方法は、選択ワード線を正電圧（例えば、＋１４
Ｖ） 選択ソース線を正電圧（例えば、＋５Ｖ）とし、
非選択のワード線、ソース線およびビット線を接地する
ことにより行われる。すなわち、選択したセルのドレイ
ンからソースへ電子が流され、第１浮遊ゲートのドレイ
ン側の端部の高電界領域にて発生するホットエレクトロ
ンを第１浮遊ゲートに注入する。
込動作を行う場合について説明する。メモリセルを選択
し、第１浮遊ゲートに電子を注入して書込状態’０１’
とする方法は、選択ワード線を正電圧（例えば、＋１４
Ｖ） 選択ソース線を正電圧（例えば、＋５Ｖ）とし、
非選択のワード線、ソース線およびビット線を接地する
ことにより行われる。すなわち、選択したセルのドレイ
ンからソースへ電子が流され、第１浮遊ゲートのドレイ
ン側の端部の高電界領域にて発生するホットエレクトロ
ンを第１浮遊ゲートに注入する。
【００４２】次に、メモリセルを選択し、第２浮遊ゲー
トに電子を注入して書込状態’１０’をつくる方法は、
選択ワード線を正電圧（例えば、＋１４Ｖ）、選択ビッ
ト線を正電圧（例えば、＋５Ｖ）とし、非選択のワード
線、ソース線およびビット線を接地することにより行
う。すなわち、選択したセルのソースからドレインにチ
ャネル電子が流れ、第２浮遊ゲートのソース側端部近傍
にて発生したホットエレクトロンを第２浮遊ゲートに注
入する。
トに電子を注入して書込状態’１０’をつくる方法は、
選択ワード線を正電圧（例えば、＋１４Ｖ）、選択ビッ
ト線を正電圧（例えば、＋５Ｖ）とし、非選択のワード
線、ソース線およびビット線を接地することにより行
う。すなわち、選択したセルのソースからドレインにチ
ャネル電子が流れ、第２浮遊ゲートのソース側端部近傍
にて発生したホットエレクトロンを第２浮遊ゲートに注
入する。
【００４３】さらに、メモリセルを選択し、第１浮遊ゲ
ートおよび第２浮遊ゲートに電子を注入して書込状態’
１１’とする方法は、書込状態’０１’をつくる書込動
作、’１０’をつくる上述の書込動作を続けて行うこと
により行われる。第１浮遊ゲートに電子注入をした後、
第２浮遊ゲートに電子注人して書込状態’１１’をつく
ることができる。
ートおよび第２浮遊ゲートに電子を注入して書込状態’
１１’とする方法は、書込状態’０１’をつくる書込動
作、’１０’をつくる上述の書込動作を続けて行うこと
により行われる。第１浮遊ゲートに電子注入をした後、
第２浮遊ゲートに電子注人して書込状態’１１’をつく
ることができる。
【００４４】以上の書込動作は、メモリセルの制御ゲー
トに正電圧（例えば、＋１２Ｖ）を印加し、ソースまた
はドレインの一方に正電圧（例えば、＋５Ｖ）を印加し
他方を接地することにより、チャネルホットエレクトロ
ンを接地した拡散層近傍に発生させ、接地した拡散用に
近い浮遊ゲートに高い効率で電子注入（ソース端注入）
が行われる。例えば、ゲート長（ソース−ドレイン間距
離）が０．８μｍのメモリセルにおいては、チャネル電
流が５０μＡにて書込時間５μｓの書込動作が実現でき
た。
トに正電圧（例えば、＋１２Ｖ）を印加し、ソースまた
はドレインの一方に正電圧（例えば、＋５Ｖ）を印加し
他方を接地することにより、チャネルホットエレクトロ
ンを接地した拡散層近傍に発生させ、接地した拡散用に
近い浮遊ゲートに高い効率で電子注入（ソース端注入）
が行われる。例えば、ゲート長（ソース−ドレイン間距
離）が０．８μｍのメモリセルにおいては、チャネル電
流が５０μＡにて書込時間５μｓの書込動作が実現でき
た。
【００４５】次に、メモリセルの消去動作について述べ
る。消去は同一ワード線に属するメモリセルについて一
括して行うことができる。そのためには、選択ワード線
に負電圧（例えば、−１６Ｖ）を印加し、非選択ワード
線およびソース線、ビット線およびシリコン基板主表面
を接地することにより、 Fowler-Nordheim トンネル電
流により電子を浮遊ゲートからシリコン基板へ放出する
ことが可能となる。
る。消去は同一ワード線に属するメモリセルについて一
括して行うことができる。そのためには、選択ワード線
に負電圧（例えば、−１６Ｖ）を印加し、非選択ワード
線およびソース線、ビット線およびシリコン基板主表面
を接地することにより、 Fowler-Nordheim トンネル電
流により電子を浮遊ゲートからシリコン基板へ放出する
ことが可能となる。
【００４６】最後に、メモリセルの読出動作は、選択ワ
ード線に正電圧（例えば、＋３Ｖ）、選択ビット線に正
電圧（例えば、＋１Ｖ）、非選択ワード線、非選択ビッ
ト線およびソース線を接地した場合の選択ビット線に流
れる電流値をセンスすることにより行える。すなわち、
読出電流の大きさは、メモリセルの書込状態が’００’
＞’０１’＞’１０’＞’１１’の順で小さくなる。
ード線に正電圧（例えば、＋３Ｖ）、選択ビット線に正
電圧（例えば、＋１Ｖ）、非選択ワード線、非選択ビッ
ト線およびソース線を接地した場合の選択ビット線に流
れる電流値をセンスすることにより行える。すなわち、
読出電流の大きさは、メモリセルの書込状態が’００’
＞’０１’＞’１０’＞’１１’の順で小さくなる。
【００４７】以上のメモリセルの動作方法を例示すると
以下の第１表に示すものとなる（単位：ボルト）。
以下の第１表に示すものとなる（単位：ボルト）。
【００４８】
【表１】 実施例２ 次に、本発明の第２の実施例について図面を参照して説
明する。
明する。
【００４９】図５は本発明の第２の実施例に係わる不揮
発性半導体記憶装置（フラッシュメモリ）の構造図、図
６はそのマスクレイアウトを示す平面図、図７および図
８は製造方法を示す断面図、図９はセルアレイの構成を
示す回路図である。
発性半導体記憶装置（フラッシュメモリ）の構造図、図
６はそのマスクレイアウトを示す平面図、図７および図
８は製造方法を示す断面図、図９はセルアレイの構成を
示す回路図である。
【００５０】本実施例におけるフラッシュメモリの構造
について図５を参照して説明する。図５（ａ）は単位メ
モリセルの構造を示す平面図であり、図５（ｂ）は図５
（ａ）のＣ−Ｃ’線に沿った断面図である。
について図５を参照して説明する。図５（ａ）は単位メ
モリセルの構造を示す平面図であり、図５（ｂ）は図５
（ａ）のＣ−Ｃ’線に沿った断面図である。
【００５１】単位メモリセルは、Ｐ型のシリコン基板５
００上に設けられた酸化シリコン膜からなる素子分離領
域５０１、５０２の間に形成される活性領域５０３に作
られる。ソース５０４とドレイン５０５との間に形成さ
れるチャネル５０６上に、第１ゲート絶縁膜５０７を介
した第１浮遊ゲート５０８と第０ゲート絶縁膜５０９を
介した制御ゲート５１０と第１ゲート絶縁膜５０７を介
した第２浮遊ゲート５１１とが直列に形成されている。
ここで、第１浮遊ゲート５０８および第２浮遊ゲート５
１０は第２ゲート絶縁膜５１２を介して制御ゲート５０
８と電気的に絶縁されている。そして、５１３は層間絶
縁膜、５１４はワード線となるポリサイド配線を示して
いる。
００上に設けられた酸化シリコン膜からなる素子分離領
域５０１、５０２の間に形成される活性領域５０３に作
られる。ソース５０４とドレイン５０５との間に形成さ
れるチャネル５０６上に、第１ゲート絶縁膜５０７を介
した第１浮遊ゲート５０８と第０ゲート絶縁膜５０９を
介した制御ゲート５１０と第１ゲート絶縁膜５０７を介
した第２浮遊ゲート５１１とが直列に形成されている。
ここで、第１浮遊ゲート５０８および第２浮遊ゲート５
１０は第２ゲート絶縁膜５１２を介して制御ゲート５０
８と電気的に絶縁されている。そして、５１３は層間絶
縁膜、５１４はワード線となるポリサイド配線を示して
いる。
【００５２】次に、図６および図７、図８を参照して本
実施例におけるフラッシュメモリの製造方法について説
明する。
実施例におけるフラッシュメモリの製造方法について説
明する。
【００５３】図６には押込拡散層をビット線およびソー
ス線とするコンタクトレス構造のアレイの平面図が示さ
れている。図６には光リソグラフィー工程にて用いられ
るマスクレイアウトを示したが、理解を助けるために浮
遊ゲートも斜線で示している。
ス線とするコンタクトレス構造のアレイの平面図が示さ
れている。図６には光リソグラフィー工程にて用いられ
るマスクレイアウトを示したが、理解を助けるために浮
遊ゲートも斜線で示している。
【００５４】図６において、６０１は素子分離領域、６
０２は素子分離領域６０１の反転領域として確定される
活性領域、６０３は制御ゲート列方向、６０４は浮遊ゲ
ート行方向、６０５はマスクパターンを形成するワード
線である。そして、第１浮遊ゲート６０６、第２浮遊ゲ
ート６０７、制御ゲート６０８がそれぞれ形成される。
０２は素子分離領域６０１の反転領域として確定される
活性領域、６０３は制御ゲート列方向、６０４は浮遊ゲ
ート行方向、６０５はマスクパターンを形成するワード
線である。そして、第１浮遊ゲート６０６、第２浮遊ゲ
ート６０７、制御ゲート６０８がそれぞれ形成される。
【００５５】図７（ａ）〜（ｃ）および図８（ｄ）〜
（ｆ）のそれぞれは、本実施例の製造工程を段階的に示
す図であり、図６のＤ−Ｄ’線断面における断面図であ
る。本実施例におけるフラッシュメモリの製造方法につ
いて図６乃至図８を参照して説明する。
（ｆ）のそれぞれは、本実施例の製造工程を段階的に示
す図であり、図６のＤ−Ｄ’線断面における断面図であ
る。本実施例におけるフラッシュメモリの製造方法につ
いて図６乃至図８を参照して説明する。
【００５６】図７（ａ）に示すように、Ｐ型のシリコン
基板７００表面に選択酸化法によって図６に示す素子分
離領域６０１を形成した後、シリコン基板上に形成した
膜厚３００ｎｍ程度の酸化シリコン膜を 図６に示す素
子分離領域６０１のマスクを用いて光リソグラフィー技
術およびドライエッチング技術によりテーパがつくよう
にパターニングする。そして、膜厚２５ｎｍ程度の酸化
窒化シリコン膜からなる第０ゲート絶縁膜７０２を成長
させる。
基板７００表面に選択酸化法によって図６に示す素子分
離領域６０１を形成した後、シリコン基板上に形成した
膜厚３００ｎｍ程度の酸化シリコン膜を 図６に示す素
子分離領域６０１のマスクを用いて光リソグラフィー技
術およびドライエッチング技術によりテーパがつくよう
にパターニングする。そして、膜厚２５ｎｍ程度の酸化
窒化シリコン膜からなる第０ゲート絶縁膜７０２を成長
させる。
【００５７】次いで、図７（ｂ）に示すように膜厚３５
０ｎｍ程度のリンをドープした多結晶シリコン膜７０３
を形成した後、多結晶シリコン膜および第０ゲート絶縁
膜を図６に示した制御ゲート列方向６０３のマスクを用
いて光リソグラフィー技術およびドライエッチング技術
にてパターニングする（第１のエッチング工程）。
０ｎｍ程度のリンをドープした多結晶シリコン膜７０３
を形成した後、多結晶シリコン膜および第０ゲート絶縁
膜を図６に示した制御ゲート列方向６０３のマスクを用
いて光リソグラフィー技術およびドライエッチング技術
にてパターニングする（第１のエッチング工程）。
【００５８】次いで、シリコン基板７００表面に酸化膜
厚換算１０ｎｍ程度の第１ゲート絶縁膜７０４を形成
し、多結晶シリコン７０３表面には酸化膜厚換算２０ｎ
ｍ程度の第２ゲート絶縁膜７０５を形成する。
厚換算１０ｎｍ程度の第１ゲート絶縁膜７０４を形成
し、多結晶シリコン７０３表面には酸化膜厚換算２０ｎ
ｍ程度の第２ゲート絶縁膜７０５を形成する。
【００５９】上記の各膜の形成方法の一つとしては、シ
リコン基板と多結晶シリコンとの熱酸化における酸化速
度の差を利用して、シリコン基板表面７００に第１ゲー
ト絶縁膜７０４となる１０ｎｍ程度の酸化膜を熱酸化に
より成長させ、多結晶シリコン膜７０２表面に第２ゲー
ト絶縁膜７０５となる２０ｎｍ程度の酸化シリコン膜を
同時に形成することが挙げられる。
リコン基板と多結晶シリコンとの熱酸化における酸化速
度の差を利用して、シリコン基板表面７００に第１ゲー
ト絶縁膜７０４となる１０ｎｍ程度の酸化膜を熱酸化に
より成長させ、多結晶シリコン膜７０２表面に第２ゲー
ト絶縁膜７０５となる２０ｎｍ程度の酸化シリコン膜を
同時に形成することが挙げられる。
【００６０】また、別の形成方法としては、多結晶シリ
コン７０３表面およびシリコン基板７００表面に酸化膜
厚換算２０ｎｍ程度の、酸化シリコン膜−窒化シリコン
膜−酸化シリコン膜（ＯＮＯ）を形成した後、異方性ド
ライエッチング技術により、ＯＮＯ膜を多結晶シリコン
膜７０３の側壁にのみ残し、続いてシリコン基板７００
表面を熱酸化して第２ゲート絶縁膜７０５となる膜厚２
０ｎｍ程度の酸化膜を形成する方法が挙げられる。
コン７０３表面およびシリコン基板７００表面に酸化膜
厚換算２０ｎｍ程度の、酸化シリコン膜−窒化シリコン
膜−酸化シリコン膜（ＯＮＯ）を形成した後、異方性ド
ライエッチング技術により、ＯＮＯ膜を多結晶シリコン
膜７０３の側壁にのみ残し、続いてシリコン基板７００
表面を熱酸化して第２ゲート絶縁膜７０５となる膜厚２
０ｎｍ程度の酸化膜を形成する方法が挙げられる。
【００６１】これらの方法を用いて、第１ゲート絶緑膜
７０４および第２ゲート絶縁膜７０５を形成した後、図
７（ｃ）に示すように、多結晶シリコン膜７０６を全面
に成長させる。
７０４および第２ゲート絶縁膜７０５を形成した後、図
７（ｃ）に示すように、多結晶シリコン膜７０６を全面
に成長させる。
【００６２】次に、第２の多結晶シリコン７０６を全面
に膜厚５ｎｍ〜３０ｎｍまで成長させ、リンをドープし
た後、第２の多結晶シリコン７０６に対して異方性ドラ
イエッチングを行なって、制御ゲート列方向パターニン
グを施した第１の多結晶シリコン７０３の側壁に第２の
多結晶シリコンを残存させ、第１側壁多結晶シリコン７
０７および第２側壁多結晶シリコン７０８を形成する。
ここで形成される第１側壁多結晶シリコン７０７および
第２側壁多結晶シリコン７Ｏ８の幅は、第２の多結晶シ
リコンの成長膜厚の７割〜１０割程度になるが、きわめ
て正確に制御することが可能である。さらに、図８
（ｄ）に示すように、注入エネルギー５０ｋｅＶ、注入
量１Ｅ１５〜５Ｅ１５ｃｍ-2のヒ素をイオン注人し、９
００゜Ｃ程度の温度にて熱処理を行い、ソース７０９お
よびドレイン７１０を形成し、続いて、図６に示す浮遊
ゲート列方向パターン６０３のマスクを用いて光リソグ
ラフィー技術およびドライエッチング技術により第１の
多結晶シリコン側壁７０７、第２の多結晶シリコン７０
８、制御ゲート列方向パターニングを施した第１の多結
晶シリコン７０３を同時にパターニング（第２のエッチ
ング工程）する。
に膜厚５ｎｍ〜３０ｎｍまで成長させ、リンをドープし
た後、第２の多結晶シリコン７０６に対して異方性ドラ
イエッチングを行なって、制御ゲート列方向パターニン
グを施した第１の多結晶シリコン７０３の側壁に第２の
多結晶シリコンを残存させ、第１側壁多結晶シリコン７
０７および第２側壁多結晶シリコン７０８を形成する。
ここで形成される第１側壁多結晶シリコン７０７および
第２側壁多結晶シリコン７Ｏ８の幅は、第２の多結晶シ
リコンの成長膜厚の７割〜１０割程度になるが、きわめ
て正確に制御することが可能である。さらに、図８
（ｄ）に示すように、注入エネルギー５０ｋｅＶ、注入
量１Ｅ１５〜５Ｅ１５ｃｍ-2のヒ素をイオン注人し、９
００゜Ｃ程度の温度にて熱処理を行い、ソース７０９お
よびドレイン７１０を形成し、続いて、図６に示す浮遊
ゲート列方向パターン６０３のマスクを用いて光リソグ
ラフィー技術およびドライエッチング技術により第１の
多結晶シリコン側壁７０７、第２の多結晶シリコン７０
８、制御ゲート列方向パターニングを施した第１の多結
晶シリコン７０３を同時にパターニング（第２のエッチ
ング工程）する。
【００６３】上記の工程において、第１側壁多結晶シリ
コン７０７および第２側壁多結晶シリコン７０８のそれ
ぞれは、図８（ｅ）に示すように電気的に絶縁された第
１浮遊ゲート７１１および第２浮遊ゲート７１２へ加工
され、また、制御ゲート列方向パターニングを施した第
１の多結晶シリコン７０３は制御ゲート７１３へと加工
される。
コン７０７および第２側壁多結晶シリコン７０８のそれ
ぞれは、図８（ｅ）に示すように電気的に絶縁された第
１浮遊ゲート７１１および第２浮遊ゲート７１２へ加工
され、また、制御ゲート列方向パターニングを施した第
１の多結晶シリコン７０３は制御ゲート７１３へと加工
される。
【００６４】次に、膜厚５００ｎｍのボロン入りリンガ
ラス膜（ＢＰＳＧ）を成長させてリフローすることによ
り層間絶緑膜７１４を形成した後、エッチングバックし
て制御ゲート７０３を露出させる。最後に、図７（ｆ）
に示すように、タングステンポリサイド（ワード線）７
１５をスパッタリングにより成長させ、続いて、図６に
示したワード線６０５のマスクを用いて光リソグラフィ
ー技術およびドライエッチング技術によりパターニング
し、ワード線を形成する。
ラス膜（ＢＰＳＧ）を成長させてリフローすることによ
り層間絶緑膜７１４を形成した後、エッチングバックし
て制御ゲート７０３を露出させる。最後に、図７（ｆ）
に示すように、タングステンポリサイド（ワード線）７
１５をスパッタリングにより成長させ、続いて、図６に
示したワード線６０５のマスクを用いて光リソグラフィ
ー技術およびドライエッチング技術によりパターニング
し、ワード線を形成する。
【００６５】以上により、フラッシュメモリのセルアレ
イが形成される。このメモリセルのゲート長は、制御ゲ
ートのゲート長と第１浮遊ゲートのゲート長と第２浮遊
ゲートのゲート長の和に等しいが、上述したように、浮
遊ゲートのゲート長は浮遊ゲートとなる多結晶シリコン
の成長膜厚の７割〜１０割程度の値となる。このため、
多結晶シリコンの成長膜厚を十分小さく取ることによ
り、メモリセルの占布面積の増大を招くことが避けられ
る。
イが形成される。このメモリセルのゲート長は、制御ゲ
ートのゲート長と第１浮遊ゲートのゲート長と第２浮遊
ゲートのゲート長の和に等しいが、上述したように、浮
遊ゲートのゲート長は浮遊ゲートとなる多結晶シリコン
の成長膜厚の７割〜１０割程度の値となる。このため、
多結晶シリコンの成長膜厚を十分小さく取ることによ
り、メモリセルの占布面積の増大を招くことが避けられ
る。
【００６６】本実施例のフラッシュメモリの動作方法に
ついて、図９を参照して説明する。図９は図６に示した
セルアレイを回路図で表現したものであり、Ｗ１、Ｗ
２、Ｗ３およびＷ４はワード線、Ｓ１およびＳ２は埋込
拡散層からなるソース線、Ｂ１およびＢ２は埋込拡散層
からなるビット線を示している。また、１行１列のセル
を１１、１行２列のセルを１２、２行１列のセルを２
１、・・・とした。ここで、メモリセルの２つの浮遊ゲ
ートへ電子が注入された状態を消去’００’、第１浮遊
ゲートのみから電子が放出された状態を書込’０１’、
第２浮遊ゲートのみから電子が放出された状態を書込’
１０’、第１浮遊ゲートおよび第２浮遊ゲートと双方か
ら電子が放出された状態を書込’１１’、と定義した場
合の動作方法について以下に述べる。
ついて、図９を参照して説明する。図９は図６に示した
セルアレイを回路図で表現したものであり、Ｗ１、Ｗ
２、Ｗ３およびＷ４はワード線、Ｓ１およびＳ２は埋込
拡散層からなるソース線、Ｂ１およびＢ２は埋込拡散層
からなるビット線を示している。また、１行１列のセル
を１１、１行２列のセルを１２、２行１列のセルを２
１、・・・とした。ここで、メモリセルの２つの浮遊ゲ
ートへ電子が注入された状態を消去’００’、第１浮遊
ゲートのみから電子が放出された状態を書込’０１’、
第２浮遊ゲートのみから電子が放出された状態を書込’
１０’、第１浮遊ゲートおよび第２浮遊ゲートと双方か
ら電子が放出された状態を書込’１１’、と定義した場
合の動作方法について以下に述べる。
【００６７】まず、消去されたメモリセルに対して書込
動作を行う場合について説明する。
動作を行う場合について説明する。
【００６８】メモリセルを選択し、第１浮遊ゲートから
電子を放出して書込状態’０１’とする場合には、選択
ワード線を負電庄（例えば、−１４Ｖ）、選択ソース線
を正電圧（例えば、＋５Ｖ）とし、非選択のワード線、
ソース線およびビット線を接地する。すなわち、選択し
たセルの第１浮遊ゲートとソース間にのみ高い電圧が印
加され、第１浮遊ゲートからソースへ Fowler-Nordheim
トンネル電流により電子が放出される。このとき、第
２浮遊ゲートとドレインとの間、あるいは第２浮遊ゲー
トと基板との間における電位差は Fowler-Nordheim ト
ンネル電流が流れるには不十分な電位差であるため、第
２浮遊ゲートからの電子の移動は起こらない。
電子を放出して書込状態’０１’とする場合には、選択
ワード線を負電庄（例えば、−１４Ｖ）、選択ソース線
を正電圧（例えば、＋５Ｖ）とし、非選択のワード線、
ソース線およびビット線を接地する。すなわち、選択し
たセルの第１浮遊ゲートとソース間にのみ高い電圧が印
加され、第１浮遊ゲートからソースへ Fowler-Nordheim
トンネル電流により電子が放出される。このとき、第
２浮遊ゲートとドレインとの間、あるいは第２浮遊ゲー
トと基板との間における電位差は Fowler-Nordheim ト
ンネル電流が流れるには不十分な電位差であるため、第
２浮遊ゲートからの電子の移動は起こらない。
【００６９】次に、メモリセルを選択し、第２浮遊ゲー
トに電子を注人して書込状態’１０’とする場合には、
選択ワード線を負電圧（例えば、−１４Ｖ）、避択ビッ
ト線を正電圧（例えば、＋５Ｖ）とし、非選択のワード
線、ソース線およびビット線を接地する。すなわち．選
択したセルの第２浮遊ゲート．ドレイン間にのみ高い電
圧が印加され、第２浮遊ゲートからドレインへ Fowler-
Nordheim トンネル電流により電子が放出される。この
とき、第１浮遊ゲートとソースとの間や第１浮遊ゲート
と基板との間における電位差は Fowler-Nordheim トン
ネル電流が流れる電位差には不十分であるため、第２浮
遊ゲートからの電子の移動は起こらない。
トに電子を注人して書込状態’１０’とする場合には、
選択ワード線を負電圧（例えば、−１４Ｖ）、避択ビッ
ト線を正電圧（例えば、＋５Ｖ）とし、非選択のワード
線、ソース線およびビット線を接地する。すなわち．選
択したセルの第２浮遊ゲート．ドレイン間にのみ高い電
圧が印加され、第２浮遊ゲートからドレインへ Fowler-
Nordheim トンネル電流により電子が放出される。この
とき、第１浮遊ゲートとソースとの間や第１浮遊ゲート
と基板との間における電位差は Fowler-Nordheim トン
ネル電流が流れる電位差には不十分であるため、第２浮
遊ゲートからの電子の移動は起こらない。
【００７０】次に、メモリセルを選択し、第１浮遊ゲー
トおよび第２浮遊ゲートに電子を注入して書込状態’１
１’とする場合についていうと、上述した書込状態’０
１’をつくる書込動作を行った後に、書込状態’１０’
をつくる書込動作を続けて行う。これにより、第１浮遊
ゲートに電子注入をした後に第２浮遊ゲートに電子注入
して書込状態’１１’とする。
トおよび第２浮遊ゲートに電子を注入して書込状態’１
１’とする場合についていうと、上述した書込状態’０
１’をつくる書込動作を行った後に、書込状態’１０’
をつくる書込動作を続けて行う。これにより、第１浮遊
ゲートに電子注入をした後に第２浮遊ゲートに電子注入
して書込状態’１１’とする。
【００７１】以上の書込動作について、具体的に数値を
当てはめて以下に説明する。浮遊ゲートの容量結合比が
０．５として制御ゲートに−１２Ｖ印加した場合を想定
すると、浮遊ゲートへは−６Ｖ（＝１２Ｖ×０．５）の
電位が誘起される、選択ソース線に＋５Ｖを印加する
と、第１浮遊ゲートとソースとの間の電位差は１１Ｖ
（＝＋５Ｖ−（−６Ｖ））であるから、第１浮遊ゲート
とソースとの間に介される膜厚１０ｎｍの酸化膜には１
１ＭＶ／ｃｍの電界が生じ、 Fowler-Nordheim トンネ
ル電流が流れる。一方、第１浮遊ゲートとドレインとの
間、および第１浮遊ゲートと基板との間の電位差は６
Ｖ、第２浮遊ゲートとドレインとの間、および第２浮遊
ゲートと基板との間の電位差も６Ｖであるため、 Fowle
r-Nordheim トンネル電流が流れることはない。また、
選択ワード線上の非選択セルの浮遊ゲート、ソース、ド
レインあるいは基板との間の電位差が６Ｖであり、選択
ソース線または選択ビット線上の非選択ビットにおける
浮遊ゲートとソースまたはドレインとの電位差は５Ｖで
あるため、 Fowler-Nordheim トンネル電流は流れ得な
い。
当てはめて以下に説明する。浮遊ゲートの容量結合比が
０．５として制御ゲートに−１２Ｖ印加した場合を想定
すると、浮遊ゲートへは−６Ｖ（＝１２Ｖ×０．５）の
電位が誘起される、選択ソース線に＋５Ｖを印加する
と、第１浮遊ゲートとソースとの間の電位差は１１Ｖ
（＝＋５Ｖ−（−６Ｖ））であるから、第１浮遊ゲート
とソースとの間に介される膜厚１０ｎｍの酸化膜には１
１ＭＶ／ｃｍの電界が生じ、 Fowler-Nordheim トンネ
ル電流が流れる。一方、第１浮遊ゲートとドレインとの
間、および第１浮遊ゲートと基板との間の電位差は６
Ｖ、第２浮遊ゲートとドレインとの間、および第２浮遊
ゲートと基板との間の電位差も６Ｖであるため、 Fowle
r-Nordheim トンネル電流が流れることはない。また、
選択ワード線上の非選択セルの浮遊ゲート、ソース、ド
レインあるいは基板との間の電位差が６Ｖであり、選択
ソース線または選択ビット線上の非選択ビットにおける
浮遊ゲートとソースまたはドレインとの電位差は５Ｖで
あるため、 Fowler-Nordheim トンネル電流は流れ得な
い。
【００７２】次に、メモリセルの消去動作について述べ
る、消去は同一ワード線に属するメモリセルについて一
括して行うことができる。そのためには、選択ワード線
に正電圧（例えば、＋１６Ｖ）を印加し、非選択ワード
線、ソース線、ビット線およびシリコン基板主表面を接
地することにより、 Fowler-Nordheim トンネル電流に
より電子を基板から浮遊ゲートへ注入することが可能と
なる。
る、消去は同一ワード線に属するメモリセルについて一
括して行うことができる。そのためには、選択ワード線
に正電圧（例えば、＋１６Ｖ）を印加し、非選択ワード
線、ソース線、ビット線およびシリコン基板主表面を接
地することにより、 Fowler-Nordheim トンネル電流に
より電子を基板から浮遊ゲートへ注入することが可能と
なる。
【００７３】最後に、メモリセルの読出動作は、選択ワ
ード線に正電圧（例えば、＋３Ｖ）、選択ビット線に正
電圧（例えば、＋１Ｖ）、非選択ワード線、非選択ビッ
ト線およびソース線を接地した場合の選択ビット線に流
れる電流値をセンスすることにより行うことができる。
すなわち、読出電流の大きさは、メモリセルの書込状態
が、’００’＜’０１’＜’１０’＜’１１’の順で大
きくなる。
ード線に正電圧（例えば、＋３Ｖ）、選択ビット線に正
電圧（例えば、＋１Ｖ）、非選択ワード線、非選択ビッ
ト線およびソース線を接地した場合の選択ビット線に流
れる電流値をセンスすることにより行うことができる。
すなわち、読出電流の大きさは、メモリセルの書込状態
が、’００’＜’０１’＜’１０’＜’１１’の順で大
きくなる。
【００７４】以上のメモリセルの動作方法を例示すると
以下の第２表に示すものとなる（単位：ボルト）。
以下の第２表に示すものとなる（単位：ボルト）。
【００７５】
【表２】
【００７６】
【発明の効果】本発明は以上説明したように構成するこ
とにより、以下に記載するような効果を奏する。
とにより、以下に記載するような効果を奏する。
【００７７】第１の効果は、メモリセルの占有面積を大
幅に縮小できることである。その理由は、２つの浮遊ゲ
ートの少なくとも一つを多結晶シリコンのサイドウォー
ルとすることで この浮遊ゲートのゲート長を光リソグ
ラフィーの加工限界（設計基準）よりも小さくすること
できるからである。
幅に縮小できることである。その理由は、２つの浮遊ゲ
ートの少なくとも一つを多結晶シリコンのサイドウォー
ルとすることで この浮遊ゲートのゲート長を光リソグ
ラフィーの加工限界（設計基準）よりも小さくすること
できるからである。
【００７８】第２の効果は、周辺回路面破が小さい低電
源の不揮発性半導体装置の製造を可能とすることであ
る。その理由は、ソース側でのチャネルホットエレクト
ロン注入または Fowler-Nordheim トンネル電流により
メモリセルの書込動作を行うことで書込時の消費電流が
小さくなるため、昇圧回路の必要能力を下げることがで
きることによる。界圧回路の必要能力を低下すること
は、昇圧回路の面積を小さくし、かつ、より低電源から
の昇圧を可能にする。
源の不揮発性半導体装置の製造を可能とすることであ
る。その理由は、ソース側でのチャネルホットエレクト
ロン注入または Fowler-Nordheim トンネル電流により
メモリセルの書込動作を行うことで書込時の消費電流が
小さくなるため、昇圧回路の必要能力を下げることがで
きることによる。界圧回路の必要能力を低下すること
は、昇圧回路の面積を小さくし、かつ、より低電源から
の昇圧を可能にする。
【図１】（ａ）は本発明のフラッシュメモリ（セル）の
一実施例の構造を示す平面図、（ｂ）はその断面図であ
る。
一実施例の構造を示す平面図、（ｂ）はその断面図であ
る。
【図２】図１に示したメモリセルにより構成したセルア
レイの平面図（マスクレイアウト）である。
レイの平面図（マスクレイアウト）である。
【図３】（ａ）〜（ｅ）のそれぞれは、図１に示したメ
モリセルの製造工程を段階的に示す断面図である。
モリセルの製造工程を段階的に示す断面図である。
【図４】図２に示したメモリセルアレイの回路図であ
る。
る。
【図５】（ａ）は本発明のフラッシュメモリ（セル）の
他の実施例の構造を示す平面図、（ｂ）はその断面図で
ある。
他の実施例の構造を示す平面図、（ｂ）はその断面図で
ある。
【図６】図５に示したメモリセルにより構成したセルア
レイの平面図（マスクレイアウト）である。
レイの平面図（マスクレイアウト）である。
【図７】（ａ）〜（ｃ）のそれぞれは、図５に示したメ
モリセルの製造工程を段階的に示す断面図である。
モリセルの製造工程を段階的に示す断面図である。
【図８】（ｄ）〜（ｆ）のそれぞれは、図５に示したメ
モリセルの製造工程を段階的に示す断面図である。
モリセルの製造工程を段階的に示す断面図である。
【図９】図６に示したメモリセルアレイの回路図であ
る。
る。
【図１０】徒来のフラッシュメモリの平面図である。
【図１１】徒来のフラッシュメモリの平面図である。
１００ Ｐ型シリコン祈願 １０１、１０２ 素子分離領域 １０３ 活性領域 １０４ ソース １０５ ドレイン １０６ チャネル １０７ 第１ゲート絶緑膜 １０８ 第１浮遊ゲート １０９ 第２浮遊ゲート １１０ 第２ゲート絶縁膜 １１１ 制御ゲート １１２ 第３ゲート絶緑膜 ２０１ 素子分離領域 ２０２ 活性領域 ２０３ 浮遊ゲート列方向パターン ２０４ 第１浮遊ゲート領域 ２０５ ワード線 ２０６ 第１浮遊ゲート ２０７ 第２浮遊ゲート ３００ Ｐ型のシリコン基板主表面 ３０１ 素子分離領域 ３０２ 第１ゲート絶縁膜 ３０３ 第２浮遊ゲート列方向多結晶シリコン ３０４ 第３ゲート絶縁膜 ３０５ 側壁多結晶シリコン ３０６ ソース線 ３０７ ビット線 ３０８ 第２ゲート手色縁膜 ３０９ 酸化シリコン膜 ３１０ ワード線 ３１１ 第２浮遊ゲート ５０１、５０２ 素子分離領域 ５０３ 活性領域 ５０４ ソース ５０５ ドレイン ５０６ チャネル ５０７ 第１ゲート酸化膜 ５０８ 第１浮遊ゲート ５０９ 第０ゲート酸化膜 ５１０ 制御ゲート ５１１ 第２浮遊ゲート ５１２ 第２ゲート絶縁膜 ５１３ 層間絶縁膜 ５１４ ワード線 ６０１ 素子分離領域 ６０２ 活÷｜生領域 ６０３ 制御ゲート列方向 ６０４ 浮遊ゲート列方向 ６０５ ワード線 ６０６ 第１浮遊ゲート ６０７ 第２浮遊ゲート ６０８ 制御ゲート ７００ Ｐ型シリコン基板 ７０１ 素子分離領域 ７０２ 第０ゲート絶縁膜 ７０３ 第１の多結晶シリコン膜 ７０４ 第１ゲート絶縁膜 ７０５ 第２ゲート絶縁膜 ７０６ 第２の多結晶シリコン膜 ７０７ 第１側壁多結晶シリコン ７０８ 第２側壁多結晶シリコン ７０９ ソース ７１０ ドレイン ７１１ 第１浮遊ゲート ７１２ 第２浮遊ゲート ７１３ 制御ゲート ７１４ 層間絶緑膜 ７１５ タングステンポリサイド（ワード線）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (7)
- 【請求項１】 一導電型の主表面を有する半導体基板
と、 前記半導体基板の主表面上に形成され、前記主表面とは
逆導電型のソース領域およびドレイン領域と、 前記ソース領域およびドレイン領域との間に形成された
チャネル領域と、 前記チャネル領域上に形成された第１ゲート絶縁膜と、 前記チャネル領域上の前記ソース領域側に、前記第１ゲ
ート絶縁膜を介して形成された第１浮遊ゲート電極と、 前記チャネル領域上の前記ドレイン領域側に、前記第１
ゲート絶縁膜を介して形成された第２浮遊ゲート電極
と、 前記第１浮遊ゲート電極および前記第２浮遊ゲート電極
の表面に形成された第２ゲート絶縁膜と、 前記第１浮遊ゲート電極および前記第２浮遊ゲート電極
と、前記第２ゲート絶縁膜を介して形成される制御ゲー
ト電極とを具備するトランジスタをメモリセルとする不
揮発性半導体記憶装置において、 前記第１浮遊ゲート電極と前記第２浮遊ゲート電極とは
ソース領域とドレイン領域との間に直列に配置され、 前記第１浮遊ゲート電極のゲート長は、前記第２浮遊ゲ
ート電極のゲート長あるいは前記制御ゲート電極のゲー
ト長と異なる長さであることを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、 半導体基板の主表面の導電型がＰ型であることを特徴と
する不揮発性半導体記憶装置。 - 【請求項３】 請求項１記載の不揮発性半導体記憶装置
の製造方法であって、 前記第１浮遊ゲート電極の加工形成を、細長い形状に加
工する第１のエッチング工程およびこれを分断する第２
のエッチング工程により行い、 前記第１のエッチング工程の後、前記第１浮遊ゲート電
極の側壁に前記第２浮遊ゲート電極として多結晶シリコ
ン膜を形成し、この後、前記第２のエッチング工程を行
うことを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項４】 請求項１記載の不揮発性半導体記憶装置
の製造方法であって、 前記第２浮遊ゲート電極の加工形成を、細長い形状に加
工する第１のエッチング工程およびこれを分断する第２
のエッチング工程により行い、 前記第１のエッチング工程の後、前記第１浮遊ゲート電
極の側壁に前記第１浮遊ゲート電極として多結晶シリコ
ン膜を形成し、この後、前記第２のエッチング工程を行
うことを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項５】 請求項１記載の不揮発性半導体記憶装置
の製造方法であって、 前記制御ゲート電極の加工形成を、細長い形状に加工す
る第１のエッチング工程およびこれを分断する第２のエ
ッチング工程により行い、 前記第１のエッチング工程の後、前記制御ゲート電極の
側壁に前記第１浮遊ゲート電極および第２浮遊ゲート電
極として多結晶シリコン膜を形成し、この後、前記第２
のエッチング工程を行うことを特徴とする不揮発性半導
体記憶装置の製造方法。 - 【請求項６】 請求項２記載の不揮発性半導体記憶装置
の使用方法であって、 前記第１の浮遊ゲート電極および前記第２の浮遊ゲート
電極に電子を注入または放出させることによって複数の
情報を記憶させる書込時に、 前記ソース領域、前記ドレイン領域および前記半導体基
板のＰ型の主表面に対して前記制御ゲート電極が負電位
となるような電圧を前記制御ゲート電極、前記ソース領
域、前記ドレイン領域および前記半導体基板のＰ型の主
表面に印加することによって、前記第１浮遊ゲート電極
および第２浮遊ゲート電極から電子を放出させる消去状
態とし、 前記制御ゲート電極およびドレイン領域に正電圧を印加
し、前記ソース領域および前記半導体基板のＰ型の主表
面を接地し、前記第１ゲート電極に電子を注入すること
により、前記第１の浮遊ゲート電極を書込状態とし、 前記制御ゲート電極および前記ソース領域に正電圧を印
加し、前記ドレイン領域および前記Ｐ型の主表面を接地
し、前記第２ゲート電極に電子を注入することにより、
前記第２の浮遊ゲート電極を書込状態とすることを特徴
とする不揮発性半導体記憶装置の使用方法。 - 【請求項７】 請求項２記載の不揮発性半導体記憶装置
の使用方法であって、 前記第１の浮遊ゲート電極および前記第２の浮遊ゲート
電極に電子を注入または放出させることによって複数の
情報を記憶させる書込時に、 前記ソース領域、前記ドレイン領域および前記半導体基
板のＰ型主表面に対して前記制御ゲート電極が正電位と
なるような電圧を前記制御ゲート電極、前記ソース領
域、前記ドレイン領域および前記Ｐ型の主表面に印加す
ることによって、前記第１浮遊ゲート電極および第２浮
遊ゲート電極へ電子を注入する消去状態とし、 前記制御ゲート電極に負電圧を印加し、前記ソース領域
に正電圧を印加し、前記ドレイン領域および前記半導体
基板のＰ型の主表面を接地または開放することによっ
て、前記第１の浮遊ゲート電極より電子を放出させて前
記第１の浮遊ゲート電極を書込状態とし、 前記制御ゲート電極に負電圧を印加し、前記ドレイン領
域に正電圧を印加し、前記ソース領域および前記半導体
基板のＰ型の主表面を接地または開放することによっ
て、前記第２ゲート電極より電子を放出させて前記第２
ゲート電極を書込状態とすることを特徴とする不揮発性
半導体記憶装置の使用方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328642A JP2910647B2 (ja) | 1995-12-18 | 1995-12-18 | 不揮発性半導体記憶装置の製造方法 |
| US08/767,845 US5929480A (en) | 1995-12-18 | 1996-12-17 | Nonvolatile semiconductor memory device having first and second floating gates |
| TW085115622A TW343391B (en) | 1995-12-18 | 1996-12-18 | Nonvolatile semiconductor memory and methods for manufacturing and using the same |
| KR1019960070016A KR100271407B1 (ko) | 1995-12-18 | 1996-12-18 | 불휘발성 반도체 메모리와 그 제조방법 및 사용 방법 |
| US08/933,763 US5923978A (en) | 1995-12-18 | 1997-09-23 | Nonvolatile semiconductor memory and methods for manufacturing and using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328642A JP2910647B2 (ja) | 1995-12-18 | 1995-12-18 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172095A true JPH09172095A (ja) | 1997-06-30 |
| JP2910647B2 JP2910647B2 (ja) | 1999-06-23 |
Family
ID=18212554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328642A Expired - Fee Related JP2910647B2 (ja) | 1995-12-18 | 1995-12-18 | 不揮発性半導体記憶装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5929480A (ja) |
| JP (1) | JP2910647B2 (ja) |
| KR (1) | KR100271407B1 (ja) |
| TW (1) | TW343391B (ja) |
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