JP2002124643A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 記憶回路と論理回路とが１つの基板上に形成
され論理回路部にポリメタルゲートを用いた半導体記憶
装置におけるトンネル絶縁膜の高信頼性を得られるよう
にし、また、チップ面積を確実に縮小化できるようにす
る。 【解決手段】 レジストパターン８７をマスクとして、
ゲート絶縁膜１６、第２のゲート形成膜１７、導電膜２
２及び第２の保護絶縁膜３６の論理回路形成領域２に属
する部分に対して異方性のドライエッチングを行なうこ
とにより、論理回路形成領域２に論理素子用ゲート電極
２４を形成する。また、導電膜２２及び第２の保護絶縁
膜３６の記憶回路形成領域１に対して異方性のドライエ
ッチングを行なうことにより、導電膜２２からなり、記
憶素子用ソース拡散層１９及びドレイン拡散層２０と電
気的に接続されたコンタクトパッド２２Ａを自己整合的
に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶回路と論理回
路とが１つの基板上に形成された半導体記憶装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】近年、半導体記憶装置の高速化及び高機
能化を目的として、記憶回路と論理回路とが１つの基板
上に形成された、いわゆる混載デバイスの開発が盛んに
行なわれている。

【０００３】一方、トランジスタ素子のゲート電極を多
結晶シリコンと金属との積層体として形成するポリメタ
ルゲートは、半導体集積回路装置の微細化及び高集積化
を進展する技術として重要視されており、ポリメタルゲ
ートを用いた混載デバイスの実現が期待されている。

【０００４】以下、従来の半導体記憶装置の製造方法に
ついて図面を参照しながら説明する。

【０００５】図３４〜図３６は従来の、記憶回路部及び
論理回路部にポリメタルゲートを用いた半導体記憶装置
の工程順の断面構成を示している。

【０００６】まず、図３４（ａ）に示すように、シリコ
ンからなる半導体基板１０１上に、酸化シリコンが埋め
込まれた素子分離領域１０２によって、記憶回路部１０
０と論理回路部２００とからなる活性領域を形成する。
その後、半導体基板１０１上の全面に、膜厚が約９ｎｍ
のトンネル絶縁膜１０３及び膜厚が約２５０ｎｍの第１
の多結晶シリコン膜１０４を堆積する。

【０００７】次に、図３４（ｂ）に示すように、第１の
多結晶シリコン膜１０４の上に容量絶縁膜１０５を形成
した後、トンネル絶縁膜１０３、第１の多結晶シリコン
膜１０４及び容量絶縁膜１０５に対してその論理回路部
２００を除去するようにパターニングする。

【０００８】次に、図３４（ｃ）に示すように、半導体
基板１０１上の論理回路部２００にゲート絶縁膜１０６
を形成し、続いて、半導体基板１０１上に全面にわたっ
て膜厚が約１００ｎｍの第２の多結晶シリコン膜１０７
を堆積する。その後、堆積した第２の多結晶シリコン膜
１０７に対して燐イオンを注入する。

【０００９】次に、図３４（ｄ）に示すように、第２の
多結晶シリコン膜１０７の上の全面に膜厚が約１５０ｎ
ｍのタングステンからなる金属膜１０８と、膜厚が約１
００ｎｍの第１のシリコン酸化膜１０９とを順次堆積す
る。

【００１０】次に、図３５（ａ）に示すように、記憶回
路部１００のゲート電極パターンを持ち、且つ論理回路
部２００を覆うレジストパターン１１０をマスクとし
て、トンネル絶縁膜１０３、第１の多結晶シリコン膜１
０４、容量絶縁膜１０５、第２の多結晶シリコン膜１０
７、金属膜１０８及び第１のシリコン酸化膜１０９に対
してドライエッチを行なって、記憶素子用ゲート電極１
１１を形成する。

【００１１】次に、図３５（ｂ）に示すように、レジス
トパターン１１０を除去した後、半導体基板１０１に対
して、記憶素子用ゲート電極１１１をマスクとして記憶
素子用ソース拡散層１１２と記憶素子用ドレイン拡散層
１１３とを形成する。

【００１２】次に、図３５（ｃ）に示すように、論理回
路部２００のゲート電極パターンを持ち、且つ記憶回路
部１００を覆うレジストパターン１１４をマスクとし
て、ゲート絶縁膜１０６、第２の多結晶シリコン膜１０
７、金属膜１０８及び第１のシリコン酸化膜１０９に対
してドライエッチを行なって、論理素子用ゲート電極１
１５を形成する。

【００１３】次に、図３５（ｄ）に示すように、レジス
トパターン１１４をマスクとして、半導体基板１０１に
対して砒素イオンの注入を行なって、論理素子用ＬＤＤ
ソース拡散層１１６と論理素子用ＬＤＤドレイン拡散層
１１７とを形成する。

【００１４】次に、図３６（ａ）に示すように、レジス
トパターン１１４を除去した後、半導体基板１０１上に
全面にわたって第２のシリコン酸化膜を堆積し、堆積し
た第２のシリコン酸化膜に対してエッチバックを行なう
ことにより、第２のシリコン酸化膜からなる記憶素子用
側壁絶縁膜１１８ａと論理素子用側壁絶縁膜１１８ｂと
を形成する。

【００１５】次に、図３６（ｂ）に示すように、記憶回
路部１００をマスクするレジストパターン１１９を形成
した後、レジストパターン１１９、論理素子用ゲート電
極１１５及び論理素子用側壁絶縁膜１１８ｂをマスクと
して、半導体基板１０１に砒素イオンの注入を行なっ
て、論理素子用ソース拡散層１２０と論理素子用ドレイ
ン拡散層１２１とを形成する。

【００１６】次に、図３６（ｃ）に示すように、レジス
トパターン１１９を除去した後、半導体基板１０１上の
全面にコバルト膜を堆積し熱処理を行なって、堆積した
コバルトと半導体基板１０１の露出領域とを反応させる
ことにより、該露出領域にシリサイド層１２２を形成す
る。

【００１７】次に、図３６（ｄ）に示すように、半導体
基板１０１上の全面に酸化シリコンからなる層間絶縁膜
１２３を堆積し、堆積した層間絶縁膜１２３に記憶素子
用ソース拡散層１１２、記憶素子用ドレイン拡散層１１
３、論理素子用ソース拡散層１２０及び論理素子用ドレ
イン拡散層１２１とそれぞれ電気的な接続を取るコンタ
クト１２４を形成して半導体記憶装置が完成する。

【００１８】

【発明が解決しようとする課題】ところで、前記従来の
半導体記憶装置は、記憶素子用ゲート電極１１１のトン
ネル絶縁膜１０３の信頼性が劣化するという問題を有し
ている。

【００１９】すなわち、図３５（ｂ）に示す工程におい
て、記憶素子用ソース拡散層１１２と記憶素子用ドレイ
ン拡散層１１３とを不純物のイオン注入により形成する
際に、記憶素子用ゲート電極１１１の端部を不純物イオ
ンが通過することにより、トンネル絶縁膜１０３に劣化
が生じる。このため、記憶素子用ソース拡散層１１２及
びドレイン拡散層１１３を形成した後に、トンネル絶縁
膜１０３の劣化を回復させる熱処理が必須となる。

【００２０】しかしながら、前記従来の半導体記憶装置
は、記憶素子用ゲート電極１１１に含まれる金属膜１０
８の異常酸化や、さらには該金属膜１０８が剥がれてし
まう虞があるため、回復用の熱処理を行なうことができ
ず、劣化したトンネル絶縁膜１０３を回復させることが
できないので、半導体装置の高信頼性を実現することが
困難である。

【００２１】また、図示はしていないが、第２の多結晶
シリコン膜１０７からなる抵抗素子を論理回路部２００
に形成するような場合に、第２の多結晶シリコン膜１０
７上には金属膜１０８が堆積しているため、金属膜１０
８における第２の多結晶シリコン膜１０７の抵抗素子形
成領域に属する部分を除去する工程が必要となり、工程
数が増加するという問題をも有している。

【００２２】また、混載デバイスは、その構成からチッ
プ面積が増大しやすいため、チップサイズの縮小化に逆
行するという問題もある。

【００２３】本発明は前記従来の問題を解決し、記憶回
路と論理回路とが１つの基板上に形成され且つ該論理回
路部にポリメタルゲートを用いた半導体記憶装置におい
て、トンネル絶縁膜の高信頼性を実現できるようにする
ことを第１の目的とし、チップ面積を確実に縮小化でき
るようにすることを第２の目的とし、工程数を増加する
ことなく抵抗素子を形成できるようにすることを第３の
目的とする。

【００２４】

【課題を解決するための手段】前記第１の目的を達成す
るため、本発明は、半導体記憶装置の製造方法を、記憶
素子用ゲート電極を形成し且つ熱処理を行なった後に、
論理素子用のポリメタルゲートを構成する金属膜を堆積
する構成とする。

【００２５】前記第２の目的を達成するため、他の発明
は、半導体記憶装置及びその製造方法を、記憶素子のコ
ンタクトパッドを形成する金属膜と論理素子用ゲート電
極を構成する金属膜とを同一の材料及び同一の工程で形
成する構成とする。

【００２６】前記第３の目的を達成するため、さらに他
の発明は、半導体記憶装置及びその製造方法を、記憶回
路部におけるコンタクトパッドの端部側面の側壁絶縁膜
と層間絶縁膜とを異なる材料で形成することにより、記
憶素子用ゲート電極のコンタクトを自己整合的に形成す
る構成とする。

【００２７】具体的に、本発明に係る半導体記憶装置
は、前記第１の目的が達成され、一の半導体基板上に形
成され、トンネル絶縁膜を有する記憶素子を含む記憶回
路部と、論理素子を含む論理回路部とを備えた半導体記
憶装置を対象とし、記憶素子は、ゲート形成膜からなる
制御ゲート電極を含む記憶素子用ゲート電極を有し、論
理素子は、ゲート形成膜からなる下部ゲート電極と該下
部ゲート電極上に形成された金属膜を含む導電膜からな
る上部ゲート電極とにより構成される論理素子用ゲート
電極を有し、記憶素子用ゲート電極は非金属膜により構
成されている。

【００２８】本発明の半導体記憶装置によると、記憶素
子用ゲート電極は非金属膜により構成されているため、
トンネル絶縁膜の劣化を回復するための熱処理を行なえ
るので、トンネル絶縁膜の信頼性が向上する。また、論
理素子は金属膜を含む導電膜からなる上部ゲート電極を
有しているため、該ゲート電極は微細化されても低抵抗
となる。

【００２９】本発明の半導体記憶装置において、記憶素
子が制御ゲート電極上にシリサイド膜を有していること
が好ましい。

【００３０】本発明の半導体記憶装置において、記憶素
子が、ソース拡散層及びドレイン拡散層と、ソース拡散
層及びドレイン拡散層とそれぞれ電気的に接続されたコ
ンタクトパッドとを有しており、コンタクトパッドが上
部ゲート電極と同一の導電膜からなることが好ましい。
このようにすると、工程を増加させることなく記憶素子
及び論理素子の低抵抗化と面積の縮小化とを実現できる
ため、前記第２の目的をも達成することができる。

【００３１】この場合に、記憶素子のソース拡散層及び
ドレイン拡散層が半導体基板における記憶素子用ゲート
電極の側方部分に形成されており、コンタクトパッドが
ソース拡散層及びドレイン拡散層の各上面から記憶素子
用ゲート電極の側面及び上端部に跨って形成されている
ことが好ましい。

【００３２】本発明の半導体記憶装置において、制御ゲ
ート電極の上面には、第１の保護絶縁膜が形成されてお
り、制御ゲート電極の側面には、第１の保護絶縁膜に対
してエッチング選択比が大きく且つエッチングレートが
小さい記憶素子用側壁絶縁膜が形成されていることが好
ましい。

【００３３】また、コンタクトパッドの上面及び端部側
面には、第２の保護絶縁膜及びパッド用側壁絶縁膜がそ
れぞれ形成されており、論理素子用ゲート電極の上面及
び側面には、第２の保護絶縁膜及び論理素子用側壁絶縁
膜がそれぞれ形成されており、第２の保護絶縁膜は第１
の絶縁膜からなり、パッド用側壁絶縁膜及び論理素子用
側壁絶縁膜は、第２の絶縁膜からなることが好ましい。

【００３４】さらに、この場合に、半導体基板上には、
第３の絶縁膜からなる層間絶縁膜が形成されており、第
１の絶縁膜と第２の絶縁膜とは、同一組成の絶縁膜であ
り且つ第３の絶縁膜に対してエッチング選択比が大きく
エッチングレートが小さいこことが好ましい。

【００３５】本発明の半導体記憶装置は、半導体基板に
設けられた素子分離領域と、該素子分離領域の上に形成
された抵抗素子とをさらに備え、抵抗素子がゲート形成
膜からなる抵抗素子本体と抵抗素子本体の両端部とそれ
ぞれ接触する導電膜からなる抵抗端子とを有しているこ
とが好ましい。このようにすると、前記第３の目的をも
達成することができる。

【００３６】本発明の半導体記憶装置において、導電膜
が一の金属膜又は複数の金属膜若しくはシリサイド膜を
含む積層体からなることが好ましい。

【００３７】本発明の半導体記憶装置において、記憶素
子用ゲート電極の側面上には、断面Ｌ字状の側壁保護絶
縁膜と、該側壁保護絶縁膜上に形成された記憶素子用側
壁絶縁膜とが形成されており、論理素子用ゲート電極の
側面上には、側壁保護絶縁膜は形成されておらず、記憶
素子用側壁絶縁膜と同一組成の絶縁膜からなる論理素子
用側壁絶縁膜が形成されていることが好ましい。

【００３８】本発明の半導体記憶装置において、記憶素
子が、半導体基板と制御ゲート電極との間に基板側から
上方に順次形成された、トンネル絶縁膜、浮遊ゲート電
極及び容量絶縁膜を有していることが好ましい。

【００３９】本発明に係る半導体記憶装置の製造方法
は、前記第１の目的が達成され、記憶素子と論理素子と
を備えた半導体記憶装置の製造方法を対象とし、半導体
基板の主面を素子分離領域によって、記憶素子を形成す
るための記憶回路形成領域と論理素子を形成するための
論理素子形成領域とに区画する工程（ａ）と、半導体基
板上の記憶回路形成領域に、第１の絶縁膜、シリコンか
らなる第１のゲート形成膜及び第２の絶縁膜を順次形成
する工程（ｂ）と、半導体基板上の論理素子形成領域
に、第３の絶縁膜を形成する工程（ｃ）と、第２の絶縁
膜及び第３の絶縁膜の上にシリコンからなる第２のゲー
ト形成膜を形成する工程（ｄ）と、工程（ｄ）の後に、
記憶回路形成領域に、選択的エッチングにより、第１の
絶縁膜からなるトンネル絶縁膜と第１のゲート形成膜か
らなる浮遊ゲート電極と第２の絶縁膜からなる容量絶縁
膜と第２のゲート形成膜からなる制御ゲート電極とを有
する記憶素子用ゲート電極を形成する工程（ｅ）と、工
程（ｅ）の後に、半導体基板における記憶素子用ゲート
電極の側方部分に不純物を選択的に注入して、記憶素子
用ソース拡散層及びドレイン拡散層を形成する工程
（ｆ）と、工程（ｆ）の後に、半導体基板に熱処理を行
なう工程（ｇ）と、工程（ｇ）の後に、論理回路形成領
域の第２のゲート形成膜上を含む半導体基板の上に金属
膜を含む導電膜を形成する工程（ｈ）と、工程（ｈ）の
後に、論理回路形成領域に、選択的エッチングにより、
第３の絶縁膜からなるゲート絶縁膜と第２のゲート形成
膜からなる下部ゲート電極と導電膜からなる上部ゲート
電極とを有する論理素子用ゲート電極を形成する工程
（ｉ）とを備えている。

【００４０】本発明の半導体記憶装置の製造方法による
と、記憶素子の制御ゲート電極をシリコンからなる第２
のゲート形成膜から形成するため、該制御ゲート電極は
金属膜を含まないので、第１の絶縁膜からなるトンネル
絶縁膜に対する膜質改善用の熱処理を行なうことができ
る。

【００４１】本発明の半導体記憶装置の製造方法におい
て、半導体基板はシリコンからなり、第２のゲート形成
膜は多結晶シリコン又は非晶質シリコンからなり、工程
（ｉ）よりも後に、半導体基板及び制御ゲート電極のシ
リコン露出部分をシリサイド化する工程をさらに備えて
いることが好ましい。このようにすると、記憶素子及び
論理素子の双方の電気的接続が安定する。

【００４２】本発明の半導体記憶装置の製造方法におい
て、工程（ｄ）の後で且つ工程（ｅ）よりも前に、記憶
回路形成領域の第２のゲート形成膜上に第４の絶縁膜を
形成する工程と、工程（ｆ）の後で且つ工程（ｈ）より
も前に、記憶素子用ゲート電極の側面に記憶素子用側壁
絶縁膜を形成する工程とをさらに備え、工程（ｅ）は、
記憶回路形成領域の制御ゲート電極上に第４の絶縁膜か
らなる第１の保護絶縁膜を形成する工程を含み、工程
（ｉ）は、論理素子用ゲート電極を形成すると同時に、
記憶素子用ソース拡散層及びドレイン拡散層と電気的に
接続される導電膜からなるコンタクトパッドを形成する
工程を含むことが好ましい。

【００４３】このように、論理素子用ゲート電極を形成
すると同時に、記憶素子用ソース拡散層及びドレイン拡
散層と電気的に接続される導電膜からなるコンタクトパ
ッドを形成するため、前記第２の目的をも達成される。
その上、工程を増加させることなく低抵抗化と素子の面
積の縮小化とを実現できる。

【００４４】この場合に、コンタクトパッドは、記憶素
子用ソース拡散層及びドレイン拡散層の各上面から記憶
素子用ゲート電極の側面及び上端部に跨る領域に形成す
ることが好ましい。

【００４５】また、本発明の半導体記憶装置の製造方法
は、工程（ｈ）の後で且つ工程（ｉ）よりも前に、導電
膜上に第５の絶縁膜を形成する工程をさらに備え、工程
（ｉ）は、上部ゲート電極及びコンタクトパッドの各上
面に第５の絶縁膜からなる第２の保護絶縁膜を形成する
工程を含むことが好ましい。

【００４６】この場合に、工程（ｉ）では、導電膜上に
論理素子のゲート電極パターン形状及びコンタクトパッ
ド形状を有する第５の絶縁膜からなる第２の保護絶縁膜
を形成した後、第２の保護絶縁膜をマスクとして導電
膜、ゲート絶縁膜及び第１の保護絶縁膜を選択的にエッ
チングすることにより、論理素子用ゲート電極及びコン
タクトパッドを形成することが好ましい。一般に、レジ
ストをマスクとして微細パターンを形成する場合には、
レジスト膜から発生するポリマーに起因するマスクパタ
ーンの形状変化が顕著となり、微細化を図ることが困難
となるが、本発明は、第５の絶縁膜を用いた、いわゆる
ハードマスクにより論理素子用ゲート電極をパターニン
グするため、微細加工を確実に行なうことができる。

【００４７】本発明の半導体記憶装置の製造方法におい
て、工程（ｄ）の後で且つ工程（ｅ）よりも前に、記憶
回路形成領域の第２のゲート形成膜上に第４の絶縁膜を
形成する工程と、工程（ｆ）の後で且つ工程（ｈ）より
も前に、記憶素子用ゲート電極の側面に記憶素子用側壁
絶縁膜を形成する工程と、工程（ｈ）の後で且つ工程
（ｉ）よりも前に、導電膜上に第５の絶縁膜を形成する
工程と、第５の絶縁膜を選択的にエッチングして、論理
回路形成領域に論理素子のゲート電極形成パターン形状
を有し、且つ記憶回路形成領域の全面を覆う第２の保護
絶縁膜を形成する工程と、工程（ｉ）よりも後に、記憶
素子用ゲート電極の上側に開口部を持つレジストパター
ンをマスクとして、第２の保護絶縁膜、導電膜及び第１
の保護絶縁膜をエッチングすることによって、記憶素子
用ソース拡散層及ぶドレイン拡散層と電気的に接続され
た導電膜からなるコンタクトパッドを形成する工程とを
さらに備え、工程（ｅ）は、記憶回路形成領域の制御ゲ
ート電極上に第４の絶縁膜からなる第１の保護絶縁膜を
形成する工程を含み、工程（ｉ）では、第２の保護絶縁
膜をエッチングマスクにして論理素子用ゲート電極を形
成することが好ましい。

【００４８】この場合に半導体記憶装置の製造方法にお
いて、コンタクトパッドは、記憶素子用ソース拡散層及
ぶドレイン拡散層の各上面から記憶素子用ゲート電極の
側面及び上端部に跨る領域に形成することが好ましい。

【００４９】また、第４の絶縁膜と第５の絶縁膜とは、
互いの組成が異なることが好ましい。このようにする
と、ゲート電極形成用のハードマスクとなる第５の絶縁
膜と、エッチング対象の第４の絶縁膜とのエッチング選
択比を大きくできるため、プロセスの安定性を大幅に向
上できる。

【００５０】また、半導体基板がシリコンからなり、第
２のゲート形成膜が多結晶シリコン又は非晶質シリコン
からなり、コンタクトパッドを形成する工程よりも後
に、半導体基板又は制御ゲート電極の露出部分をシリサ
イド化する工程をさらに備えていることが好ましい。

【００５１】また、第２のゲート形成膜が多結晶シリコ
ン又は非晶質シリコンからなり、工程（ｈ）の前に、論
理回路形成領域の第２のゲート形成膜に不純物を注入す
る工程と、コンタクトパッドを形成する工程よりも後
に、論理素子用ゲート電極をマスクとして半導体基板の
論理回路形成領域に不純物を注入することにより、論理
素子用ソース拡散層及びドレイン拡散層を形成すると共
に、制御ゲート電極に不純物注入を行なう工程とをさら
に備えていることが好ましい。

【００５２】このようにすると、論理回路形成領域のゲ
ート電極に対して、Ｎ型トランジスタとＰ型トランジス
タにおける多結晶シリコンからなる各ゲート電極にトラ
ンジスタの導電型と一致する導電型の不純物を注入す
る、いわゆるデュアルゲート注入方式を採用する場合
に、各ゲート電極に注入されたＮ型不純物とＰ型不純物
とが熱処理によって相互に拡散することにより、各トラ
ンジスタのしきい値電圧が変動する現象を、工程を増加
させることなく防止することができる。具体的には、一
般に、第２のゲート形成膜に対する不純物導入は工程の
増加を回避するため、制御ゲート電極を形成するよりも
前に記憶回路形成領域と論理回路形成領域とに対して同
時に行なっている。一方、本発明は、第２のゲート形成
膜に対する不純物の導入を、記憶回路形成領域と論理回
路形成領域とに対してそれぞれ独立して行なう。すなわ
ち、記憶素子用のコンタクトパッドと論理素子用ゲート
電極とを形成するための導電膜を形成するよりも前に、
第２のゲート形成膜の論理回路形成領域に不純物を注入
し、さらに、コンタクトパッドを形成した後に、ゲート
電極をマスクとして半導体基板の論理回路形成領域にソ
ース／ドレイン用不純物を注入する。このように、論理
素子用ソース／ドレイン拡散層を形成すると同時に記憶
素子用の制御ゲート電極の不純物注入を行なっているた
め、工程の増加を防ぐことができる。

【００５３】また、第４の絶縁膜と記憶素子用側壁絶縁
膜とは、互いに組成が異なることが好ましい。このよう
にすると、第４の絶縁膜と記憶素子用側壁絶縁膜とのエ
ッチング選択比を大きくできるので、制御ゲート電極の
コンタクトを確実に形成できるようになる。

【００５４】また、工程（ｈ）よりも前に、抵抗素子形
成領域の第２のゲート形成膜上に、抵抗素子本体をマス
クする第４の絶縁膜からなる抵抗保護絶縁膜を形成する
工程をさらに備え、第２のゲート形成膜は、多結晶シリ
コン又は非晶質シリコンからなり、工程（ｄ）は、素子
分離領域の抵抗素子形成領域にも第２のゲート形成膜を
形成する工程を含み、第４の絶縁膜を形成する工程は、
抵抗素子形成領域の第２のゲート形成膜上にも第４の絶
縁膜を形成する工程を含み、工程（ｉ）は、少なくとも
抵抗保護絶縁膜を用いて第２のゲート形成膜に対してエ
ッチングを行なうことにより、抵抗素子形成領域に第２
のゲート形成膜からなる抵抗素子本体を形成する工程を
含むことが好ましい。

【００５５】このようにすると、前記第３の目的をも達
成することができる。すなわち、多結晶シリコン等から
なる第２のゲート形成膜から抵抗素子を形成する場合
に、導電膜を形成する工程よりも前に、第４の絶縁膜か
ら第２のゲート形成膜の抵抗素子形成部をマスクする抵
抗素子用マスクパターンを形成するため、第２のゲート
形成膜に例えば金属からなる導電膜が形成されることが
ない。その結果、第２のゲート形成膜から抵抗素子を形
成する場合に、ポリメタルゲートを構成する部材からメ
タル層を除去する工程が不要となる。さらに、第２のゲ
ート形成膜をパターニングする工程において抵抗素子の
パターニングをも行なうため、抵抗素子を形成する工程
を新たに設ける必要がない。

【００５６】また、コンタクトパッドを形成する工程よ
りも後に、論理素子用ゲート電極の側面及びコンタクト
パッドのゲート長方向側の端部側面に、論理素子用側壁
絶縁膜及びパッド側壁絶縁膜を形成する工程と、論理素
子用ゲート電極及び論理素子用側壁絶縁膜をマスクとし
て、半導体基板の論理回路形成領域に対して不純物注入
を行なうことにより、論理素子用ソース拡散層及びドレ
イン拡散層を形成する工程と、半導体基板上に全面にわ
たって論理素子用側壁絶縁膜及びパッド側壁絶縁膜に対
して、エッチング選択比が大きく且つエッチングレート
が大きい絶縁膜からなる層間絶縁膜を形成する工程と、
層間絶縁膜におけるコンタクトパッドの上側の領域、論
理素子用ソース拡散層及びドレイン拡散層の上側の領域
にコンタクトホールを自己整合的に形成する工程とをさ
らに備えていることが好ましい。

【００５７】このようにすると、コンタクトパッドと制
御ゲート電極の上のコンタクトとのマスク合わせ用のマ
ージンが大幅に拡大するため、記憶素子の面積をより一
層小さくできる。

【００５８】本発明の半導体記憶装置の製造方法におい
て、導電膜が一の金属膜又は複数の金属膜若しくはシリ
サイド膜を含む積層体からなることが好ましい。

【００５９】また、本発明の半導体記憶装置の製造方法
において、第２の絶縁膜が酸化膜と窒化膜との積層体で
あることが好ましい。

【００６０】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００６１】図１〜図４は本発明の第１の実施形態に係
る半導体記憶装置の製造方法の工程順の断面構成を示し
ている。なお、図面の都合上、論理回路形成領域のトラ
ンジスタをＮチャネルトランジスタのみとし、Ｐチャネ
ルトランジスタを省略する。

【００６２】まず、図１（ａ）に示すように、シリコン
からなる半導体基板１１上に、酸化シリコンが埋め込ま
れてなる素子分離領域１２によって、複数の記憶素子を
含む記憶回路を形成するための記憶回路形成領域１と、
論理回路又は記憶素子の周辺回路を形成するための論理
回路形成領域２とに区画する。その後、半導体基板１１
上の全面に、例えば熱酸化法により膜厚が約９ｎｍのト
ンネル絶縁膜となる第１の絶縁膜１３を堆積し、ＣＶＤ
法により第１の絶縁膜１３の上に膜厚が約２５０ｎｍの
多結晶シリコンからなる第１のゲート形成膜１４を堆積
する。

【００６３】次に、図１（ｂ）に示すように、第１のゲ
ート形成膜１４の上に全面にわたってシリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜の積層体、いわゆる
ＯＮＯ膜構造を持つ容量絶縁膜となる第２の絶縁膜１５
を形成する。その後、第２の絶縁膜１５上に記憶回路形
成領域１を覆うレジストパターン８０を形成した後、レ
ジストパターン８０をマスクとして、論理回路形成領域
２に形成されている第１の絶縁膜１３、第１のゲート形
成膜１４及び第２の絶縁膜１５を除去する。これによっ
て、記憶回路形成領域１には、パターニングされた第１
の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁
膜１５が残存する。

【００６４】次に、図１（ｃ）に示すように、レジスト
パターン８０を除去した後、半導体基板１１上の論理回
路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍ
のゲート絶縁膜となる第３の絶縁膜１６を選択的に形成
する。続いて、ＣＶＤ法等により、第２の絶縁膜１５及
び第３の絶縁膜１６上に全面にわたって膜厚が約１００
ｎｍの多結晶シリコンからなる第２のゲート形成膜１７
を堆積する。その後、第２のゲート形成膜１７にドーズ
量が約５×１０¹⁵ｃｍ^-2の燐（Ｐ）イオンを注入して、
該第２のゲート形成膜１７にＮ型の導電性を持たせる。
なお、この燐イオン注入の際、Ｐチャネルトランジスタ
領域の第２のゲート形成膜（図示せず）上はレジストマ
スクで覆っておき、別工程でＰ型の不純物を注入してＰ
型の導電性を持たせても良い。

【００６５】次に、図１（ｄ）に示すように、論理回路
形成領域２の全面を覆い、且つ記憶回路形成領域１に記
憶素子のゲート電極形成用パターンを有するレジストパ
ターン８１を形成する。その後、レジストパターン８１
をマスクとして、第１の絶縁膜１３、第１のゲート形成
膜１４、第２の絶縁膜１５及び第２のゲート形成膜１７
に対して異方性のドライエッチングを行なって、記憶回
路形成領域１に、第１の絶縁膜１３からなるトンネル絶
縁膜１３ａ、第１のゲート形成膜１４からなる浮遊ゲー
ト電極１４ａ、第２の絶縁膜１５からなる容量絶縁膜１
５ａ及び第２のゲート形成膜１７からなる制御ゲート電
極１７ａを形成する。ここでは、トンネル絶縁膜１３
ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制御
ゲート電極１７ａからなるゲート電極部を記憶素子用ゲ
ート電極１８と呼ぶ。このとき、記憶素子形成領域１
に、記憶素子のソース／ドレイン形成領域となる半導体
基板１１の表面が露出する。

【００６６】続いて、レジストパターン８１をマスクと
し、半導体基板１１に対してドーズ量が２×１０¹⁵ｃｍ
^-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注
入することにより、半導体基板１１における記憶回路形
成領域１の記憶素子用ゲート電極１８の側方の領域に記
憶素子用ソース拡散層１９と記憶素子用ドレイン拡散層
２０とを選択的に形成する。続いて、レジストパターン
８１を除去した後、トンネル絶縁膜１３ａのイオン注入
による膜質の劣化を回復させてその物理特性を改善する
ために、記憶素子用ソース拡散層１９及びドレイン拡散
層２０が形成された半導体基板１１に対して約９００℃
の熱処理を行なう。

【００６７】次に、図２（ａ）に示すように、ＣＶＤ法
等を用いて、半導体基板１１上の全面にわたって、膜厚
が約２０ｎｍの酸化シリコンからなる第４の絶縁膜を堆
積し、その後、論理回路形成領域２に形成されている第
４の絶縁膜を選択的に除去して、記憶回路形成領域１に
第４の絶縁膜からなる第１の保護絶縁膜２１を形成す
る。

【００６８】次に、図２（ｂ）に示すように、ＣＶＤ
法、蒸着法又はスパッタ法により、半導体基板１１上の
記憶素子用ゲート電極１８を含む全面に膜厚が約１５０
ｎｍのタングステン（Ｗ）からなる導電膜２２を堆積す
る。続いて、該導電膜２２の上に、膜厚が約１００ｎｍ
の酸化シリコンからなる第５の絶縁膜２３を堆積する。

【００６９】次に、図２（ｃ）に示すように、論理回路
形成領域２に論理素子のゲート電極形成用パターンを持
つレジストパターン８３を形成した後、レジストパター
ン８３をマスクとして、第５の絶縁膜２３に対してエッ
チングを行なって、論理回路形成領域２のゲート電極形
成部に第５の絶縁膜２３からなる第２の保護絶縁膜２３
ａを形成する。

【００７０】次に、図２（ｄ）に示すように、レジスト
パターン８３を除去した後、第２の保護絶縁膜２３ａを
マスクにして、第３の絶縁膜１６、第２のゲート形成膜
１７及び導電膜２２に対して異方性のドライエッチング
を行なうことにより、論理回路形成領域２に、第３の絶
縁膜１６からなるゲート絶縁膜１６ａ、第２のゲート形
成膜１７からなる下部ゲート電極１７ｂ及び導電膜２２
からなる上部ゲート電極２２ａを形成する。このとき、
記憶回路形成領域１は、第１の保護絶縁膜２１で覆われ
ているため、記憶素子用ゲート電極１８がエッチングさ
れることはないが、記憶素子用ゲート電極１８の側面に
導電膜２２の残渣２２ｂが残る。ここでは、タングステ
ンからなる導電膜２２のエッチャントに、例えば、六フ
ッ化硫黄（ＳＦ₆）と塩素（Ｃｌ₂）との混合ガスを用い
ている。以下において、ゲート絶縁膜１６ａ、下部ゲー
ト電極１７ｂ及び上部ゲート電極２２ａからなるゲート
電極部を論理素子用ゲート電極２４と呼ぶ。

【００７１】次に、図３（ａ）に示すように、論理回路
形成領域２をマスクするレジストパターン８４をマスク
として、等方性のエッチングにより、記憶回路形成領域
１及び素子分離領域１２に残る残渣２２ｂを除去する。

【００７２】次に、図３（ｂ）に示すように、レジスト
パターン８４を除去した後、半導体基板１１上の記憶回
路形成領域１をマスクするレジストパターン８５を形成
し、形成したレジストパターン８５及び第２の保護絶縁
膜２３ａを含む論理素子用ゲート電極２４をマスクとし
て、半導体基板１１に対してドーズ量が１×１０¹⁵ｃｍ
^-2程度で注入エネルギーが約１０ｋｅＶの砒素イオンを
注入することにより、論理回路形成領域２に論理素子用
ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン拡
散層２６とを形成する。

【００７３】次に、図３（ｃ）に示すように、レジスト
パターン８５を除去した後、半導体基板１１上に全面に
わたってシリコン酸化膜を堆積し、エッチバックを行な
って、記憶素子用ゲート電極１８の側面に酸化シリコン
からなる記憶素子用側壁絶縁膜２７Ａを形成すると共
に、論理素子用ゲート電極２４の側面に酸化シリコンか
らなる論理素子用側壁絶縁膜２７Ｂを形成する。このと
き、記憶素子用ゲート電極１８、記憶素子用ソース拡散
層１９及びドレイン拡散層２０の上側部分に露出する第
１の保護絶縁膜２１をも除去する。これにより、記憶素
子用ゲート電極１８と記憶素子用側壁絶縁膜２７Ａとの
間に、第１の保護絶縁膜２１からなる断面Ｌ字状の側壁
保護絶縁膜２１ａが形成される。

【００７４】次に、図３（ｄ）に示すように、半導体基
板１１上の記憶回路形成領域１をマスクするレジストパ
ターン８６を形成し、形成したレジストパターン８６、
第２の保護絶縁膜２３ａを含む論理素子用ゲート電極２
４及び論理素子用側壁絶縁膜２７Ｂをマスクとして、半
導体基板１１に対してドーズ量が３×１０¹⁵ｃｍ^-2程度
で注入エネルギーが約３０ｋｅＶの砒素イオンを注入す
ることにより、論理回路形成領域２に比較的高濃度の論
理素子用ソース拡散層２９と論理素子用ドレイン拡散層
３０とを形成する。

【００７５】次に、図４（ａ）に示すように、レジスト
パターン８６を除去した後、蒸着法又はスパッタ法等に
より、半導体基板１１上の全面にわたって、コバルト
（Ｃｏ）膜を堆積する。続いて、半導体基板１１及び制
御ゲート電極１７ａのシリコンの露出部分とコバルト膜
との間にシリサイド化反応が生じる程度の熱処理を行な
うことにより、記憶素子用ゲート電極１８の制御ゲート
電極１７ａ、記憶素子用ソース拡散層１９及びドレイン
拡散層２０、並びに論理素子用ソース拡散層２９及びド
レイン拡散層３０の各上部にコバルトシリサイド層３１
を選択的に形成する。

【００７６】次に、図４（ｂ）に示すように、半導体基
板１１上の全面に、例えば酸化シリコンからなる層間絶
縁膜３２を堆積し、堆積した層間絶縁膜３２に、制御ゲ
ート電極１７ａ、記憶素子用ソース拡散層１９及びドレ
イン拡散層２０、並びに論理素子用ソース拡散層２９及
びドレイン拡散層３０とコバルトシリサイド層３１を介
してそれぞれ電気的な接続を取るコンタクト３３を形成
する。

【００７７】なお、素子分離領域１２上に形成される構
成物２８は、記憶素子及び論理素子の各工程を経るごと
に、各形成膜によって形成される構成物であって、半導
体記憶装置の素子とは無関係である。以下の各実施形態
においても同様である。

【００７８】このように、第１の実施形態によると、記
憶回路形成領域１に形成される記憶素子用ゲート電極１
８は、浮遊ゲート電極１４ａ及び制御ゲート電極１７ａ
が多結晶シリコンからなり、制御ゲート電極１７ａの上
部にはコバルトシリサイド層３１が形成された構成とな
る。従って、記憶素子用ゲート電極１８には金属膜が含
まれておらず、図１（ｄ）に示すように、トンネル絶縁
膜１３ａのイオン注入による膜質の劣化を回復するため
の熱処理を行なえるので、トンネル絶縁膜１３ａの信頼
性を向上することができる。

【００７９】また、論理回路形成領域２に形成される論
理素子のゲート電極２４は、タングステンからなる上部
ゲート電極２２ａと多結晶シリコンからなる下部ゲート
電極１７ｂとで構成されたポリメタルゲートであるた
め、該ゲート電極２４の低抵抗化を実現できる。従っ
て、論理素子のゲート電極２４には、金属膜であるタン
グステンからなる上部ゲート電極２２ａが形成されるの
に対し、記憶素子のゲート電極１８には、タングステン
からなる金属膜は形成されない構成となる。

【００８０】なお、第１の実施形態では、図２（ｄ）に
示す工程で、論理回路形成領域２のソース／ドレイン領
域上の第３の絶縁膜１６を完全に除去して半導体基板１
１の表面を露出させたが、これに代えて、図２（ｄ）に
示す工程で、論理回路形成領域２のソース／ドレイン領
域上に第３の絶縁膜１６の一部を残存させ、図３（ｃ）
に示す工程で論理素子用ＬＤＤソース拡散層２５及び論
理素子用ＬＤＤドレイン拡散層２６の上に残存する第３
の絶縁膜１６を除去してもよい。

【００８１】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００８２】図５〜図８は本発明の第２の実施形態に係
る半導体記憶装置の製造方法の工程順の断面構成を示し
ている。ここでも、第１の実施形態と同様に、論理回路
形成領域のトランジスタをＮチャネルトランジスタのみ
とし、Ｐチャネルトランジスタを省略する。

【００８３】第２の実施形態は、論理素子用ゲート電極
を構成する上部ゲート電極と、記憶回路形成領域１のコ
ンタクトパッドとを、同一の導電膜を用いて同一の工程
で形成することを特徴とする。なお、コンタクトパッド
とは、ソース／ドレイン拡散層と外部との電気的な導通
を図るコンタクトの接触抵抗を低減するために、ソース
／ドレイン拡散層とコンタクトとの間に設ける電極パッ
ドのことをいう。

【００８４】まず、図５（ａ）に示すように、シリコン
からなる半導体基板１１上に、酸化シリコンが埋め込ま
れてなる素子分離領域１２によって、記憶回路形成領域
１と論理回路形成領域２とに区画する。その後、半導体
基板１１上の全面に、例えば熱酸化法により膜厚が約９
ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積
し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２
５０ｎｍの多結晶シリコンからなる第１のゲート形成膜
１４を堆積する。

【００８５】次に、図５（ｂ）に示すように、第１のゲ
ート形成膜１４の上に全面にわたってシリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜の積層体、いわゆる
ＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５を形
成する。その後、第２の絶縁膜１５上に記憶回路形成領
域１を覆うレジストパターン８０を形成した後、レジス
トパターン８０をマスクとして、第１の絶縁膜１３、第
１のゲート形成膜１４及び第２の絶縁膜１５をパターニ
ングして、論理回路形成領域２の第１の絶縁膜１３、第
１のゲート形成膜１４及び第２の絶縁膜１５を除去す
る。

【００８６】次に、図５（ｃ）に示すように、レジスト
パターン８０を除去した後、半導体基板１１上の論理回
路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍ
のゲート絶縁膜となる第３の絶縁膜１６を形成する。続
いて、ＣＶＤ法等により、第２の絶縁膜１５及び第３の
絶縁膜１６上に全面にわたって膜厚が約１００ｎｍの多
結晶シリコンからなる第２のゲート形成膜１７を堆積す
る。その後、第２のゲート形成膜１７にドーズ量が約５
×１０¹⁵ｃｍ^-2の燐（Ｐ）イオンを注入して、該第２の
ゲート形成膜１７にＮ型の導電性を持たせる。なお、こ
の燐イオン注入の際、Ｐチャネルトランジスタ領域の第
２のゲート形成膜（図示せず）上はレジストマスクで覆
っておき、別工程でＰ型の不純物を注入してＰ型の導電
性を持たせても良い。

【００８７】次に、図５（ｄ）に示すように、例えばＣ
ＶＤ法により、第２のゲート形成膜１７上に全面にわた
って、膜厚が約２００ｎｍの窒化シリコンからなる第４
の絶縁膜３４を堆積する。

【００８８】次に、図５（ｅ）に示すように、第４の絶
縁膜３４上に、記憶回路形成領域１をマスクするレジス
トパターン８２を形成した後、レジストパターン８２を
マスクとして論理回路形成領域２に含まれる第４の絶縁
膜３４を除去する。

【００８９】次に、図６（ａ）に示すように、レジスト
パターン８２を除去した後、論理回路形成領域２の全面
を覆い、且つ記憶回路形成領域１に記憶素子のゲート電
極形成用パターンを有するレジストパターン８１を形成
する。その後、レジストパターン８１をマスクとして、
第１の絶縁膜１３、第１のゲート形成膜１４、第２の絶
縁膜１５、第２のゲート形成膜１７及び第４の絶縁膜３
４に対して異方性のドライエッチングを行なって、記憶
回路形成領域１に、第１の絶縁膜１３からなるトンネル
絶縁膜１３ａ、第１のゲート形成膜１４からなる浮遊ゲ
ート電極１４ａ、第２の絶縁膜１５からなる容量絶縁膜
１５ａ、第２のゲート形成膜１７からなる制御ゲート電
極１７ａ及び第４の絶縁膜３４からなる第１の保護絶縁
膜３４ａを形成する。ここでも、トンネル絶縁膜１３
ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制御
ゲート電極１７ａからなるゲート電極部を記憶素子用ゲ
ート電極１８と呼ぶ。

【００９０】続いて、レジストパターン８１をマスクと
し、半導体基板１１に対してドーズ量が２×１０¹⁵ｃｍ
^-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注
入することにより、半導体基板１１の記憶回路形成領域
１における記憶素子用ゲート電極１８の側方部分に記憶
素子用ソース拡散層１９と記憶素子用ドレイン拡散層２
０とを選択的に形成する。この後、レジストパターン８
１を除去した後、トンネル絶縁膜１３ａのイオン注入に
よる膜質の劣化を回復させてその物理特性を改善するた
めに、記憶素子用ソース拡散層１９及びドレイン拡散層
２０が形成された半導体基板１１に対して約９００℃の
熱処理を行なう。

【００９１】次に、図６（ｂ）に示すように、ＣＶＤ法
により、半導体基板１１上に全面にわたってシリコン窒
化膜を堆積し且つエッチバックを行なうことにより、記
憶素子用ゲート電極１８のゲート長方向の側面に、窒化
シリコンからなる記憶素子用側壁絶縁膜３５を形成す
る。

【００９２】次に、図６（ｃ）に示すように、ＣＶＤ
法、蒸着法又はスパッタ法により、半導体基板１１上の
記憶素子用ゲート電極１８を含む全面に膜厚が約１５０
ｎｍのタングステンからなる導電膜２２を堆積する。続
いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化
シリコンからなる第５の絶縁膜３６を堆積する。

【００９３】次に、図６（ｄ）に示すように、半導体基
板１１上に、記憶素子用ソース拡散層１９及びドレイン
拡散層２０上を覆い、且つ、記憶素子用ゲート電極１８
の上側に開口部８７ａを有するコンタクトパッド形成用
パターンと、論理素子のゲート電極形成用パターンとを
持つレジストパターン８７を形成する。このレジストパ
ターン８７をマスクとして、第３の絶縁膜１６、第２の
ゲート形成膜１７、導電膜２２及び第５の絶縁膜３６に
対して異方性のドライエッチングを行なう。このエッチ
ングよって、論理回路形成領域２には、第３の絶縁膜１
６からなるゲート絶縁膜１６ａ、第２のゲート形成膜１
７からなる下部ゲート電極１７ｂ、導電膜２２からなる
上部ゲート電極２２ａ及び第５の絶縁膜３６からなる第
２の保護絶縁膜３６ａを形成する。また、記憶回路形成
領域１には、同時に、第５の絶縁膜３６からなる第２の
保護絶縁膜３６ｂと、導電膜２２からなり、記憶素子用
ソース拡散層１９及びドレイン拡散層２０と電気的に接
続されたコンタクトパッド２２Ａを自己整合的に形成す
る。このコンタクトパッド２２Ａは、記憶素子用ソース
拡散層１９及びドレイン拡散層２０の各上面から記憶素
子用ゲート電極１８の側面及び上端部に跨って形成され
る。以下、論理回路形成領域２に形成された、ゲート絶
縁膜１６ａ、下部ゲート電極１７ｂ及び上部ゲート電極
２２ａからなるゲート電極部を論理素子用ゲート電極２
４と呼ぶ。

【００９４】なお、タングステンからなる導電膜２２を
エッチングした後、記憶回路形成領域１においては窒化
シリコンからなる第１の保護絶縁膜３４ａが露出し、ま
た、論理回路形成領域２においては多結晶シリコンから
なる第２のゲート形成膜１７が露出する。ここで、多結
晶シリコンのエッチングレートが窒化シリコンよりも大
きいエッチャントを用いれば、第１の保護絶縁膜３４ａ
が保護膜となり記憶素子用ゲート電極１８のエッチング
を防止することできる。

【００９５】次に、図７（ａ）に示すように、レジスト
パターン８７をマスクとして、記憶素子用ゲート電極１
８上に露出している第１の保護絶縁膜３４ａを除去する
ことにより、制御ゲート電極１７ａの表面を露出する。
このとき、記憶素子用ゲート電極１８の上端部には、第
１の保護絶縁膜３４ａが残存する。

【００９６】次に、図７（ｂ）に示すように、レジスト
パターン８７を除去した後、半導体基板１１上の記憶回
路形成領域１をマスクするレジストパターン８５を形成
する。その後、レジストパターン８５及び第２の保護絶
縁膜３６ａを含む論理素子用ゲート電極２４をマスクと
して、半導体基板１１に対してドーズ量が１×１０¹⁵ｃ
ｍ^-2程度で注入エネルギーが約１０ｋｅＶの砒素イオン
を注入することにより、論理回路形成領域２に論理素子
用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン
拡散層２６とを形成する。

【００９７】次に、図７（ｃ）に示すように、レジスト
パターン８５を除去した後、半導体基板１１上に全面に
わたってシリコン酸化膜を堆積し且つエッチバックを行
なって、コンタクトパッド２２Ａの端部側面に酸化シリ
コンからなるパッド用側壁絶縁膜２７Ｃを形成すると共
に、論理素子用ゲート電極２４の側面に酸化シリコンか
らなる論理素子用側壁絶縁膜２７Ｂを形成する。続い
て、半導体基板１１上の記憶回路形成領域１をマスクす
るレジストパターン８６を形成した後、レジストパター
ン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲー
ト電極２４及び論理素子用側壁絶縁膜２７Ｂをマスクと
して、半導体基板１１に対してドーズ量が３×１０¹⁵ｃ
ｍ^-2程度で注入エネルギーが約３０ｋｅＶの砒素イオン
を注入することにより、論理回路形成領域２に比較的高
濃度の論理素子用ソース拡散層２９と論理素子用ドレイ
ン拡散層３０とを形成する。

【００９８】次に、図７（ｄ）に示すように、レジスト
パターン８６を除去した後、蒸着法又はスパッタ法等に
より、半導体基板１１上の全面にわたって、コバルト膜
を堆積する。続いて、半導体基板１１及び制御ゲート電
極１７ａのシリコンの露出部分とコバルト膜との間にシ
リサイド化反応が生じる程度の熱処理を行なうことによ
り、記憶素子用ゲート電極１８の制御ゲート電極１７
ａ、論理素子用ソース拡散層２９及びドレイン拡散層３
０の各上部にコバルトシリサイド層３１を選択的に形成
する。

【００９９】次に、図８（ａ）に示すように、半導体基
板１１上の全面に、例えば酸化シリコンからなる層間絶
縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶素
子用ゲート電極１８上のコバルトシリサイド層３１、論
理素子用ソース拡散層２９及びドレイン拡散層３０上の
コバルトシリサイド層３１を露出する第１の開口部３２
ａを形成する。続いて、層間絶縁膜３２に、コンタクト
パッド２２Ａを露出する第２の開口部３２ｂを形成す
る。このように、第１の開口部３２ａの形成工程は、層
間絶縁膜３２を構成する酸化シリコンに対するエッチン
グ工程であり、第２の開口部３２ｂの形成工程は、層間
絶縁膜３２を構成する酸化シリコン及び第２の保護絶縁
膜３６ｂを構成する窒化シリコンに対するエッチングで
ある。

【０１００】次に、図８（ｂ）に示すように、層間絶縁
膜３２の第１の開口部３２ａ及び第２の開口部３２ｂ
に、蒸着法又はスパッタ法により、例えばタングステン
からなる金属膜を充填して、制御ゲート電極１７ａ、記
憶素子用ソース拡散層１９及びドレイン拡散層２０、並
びに論理素子用ソース拡散層２９及びドレイン拡散層３
０とそれぞれ電気的な接続を取るコンタクト３３を形成
する。このとき、制御ゲート電極１７ａ、論理素子用ソ
ース拡散層２９及びドレイン拡散層３０は、コバルトシ
リサイド層３１を介してコンタクト３３に接続される。
また、記憶素子用ソース拡散層１９及びドレイン拡散層
２０は、コンタクトパッド２２Ａを介してコンタクト３
３に接続される。

【０１０１】このように、第２の実施形態によると、記
憶素子用ゲート電極１８は、浮遊ゲート電極１４ａ及び
制御ゲート電極１７ａが多結晶シリコン膜からなり、制
御ゲート電極１７ａの上側の一部にはコバルトシリサイ
ド層３１が形成された構成となる。従って、記憶素子用
ゲート電極１８には、論理素子用ゲート電極２４を構成
するタングステンからなる導電膜２２を含まないように
形成できるため、記憶素子用ソース拡散層１９及びドレ
イン拡散層２０を形成した後に、トンネル絶縁膜１３ａ
のイオン注入による膜質の劣化を回復するための熱処理
を行なえるようになり、トンネル絶縁膜の信頼性を向上
できる。

【０１０２】また、論理回路形成領域２に形成される論
理素子用ゲート電極２４は、タングステンからなる上部
ゲート電極２２ａと多結晶シリコンからなる下部ゲート
電極１７ｂとで構成されたポリメタルゲートであるた
め、該ゲート電極２４の低抵抗化を実現できる。

【０１０３】その上、論理素子用ゲート電極２４を構成
する導電膜２２を用いて、記憶素子用ソース拡散層１９
及びドレイン拡散層２０の上にコンタクトパッド２２Ａ
を論理素子用ゲート電極２４のパターニング工程と同一
の工程で形成することができるため、工程を増加させる
ことなく、記憶素子及び論理素子の低抵抗化と、記憶回
路形成領域１の面積の縮小化とを実現できる。

【０１０４】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【０１０５】図９〜図１２は本発明の第３の実施形態に
係る半導体記憶装置の製造方法の工程順の断面構成を示
している。ここでも、第１の実施形態と同様に、論理回
路形成領域のトランジスタをＮチャネルトランジスタの
みとし、Ｐチャネルトランジスタを省略する。

【０１０６】第３の実施形態は、論理素子用ゲート電極
とコンタクトパッドとのパターニングに絶縁膜からなる
ハードマスクを用いる構成を特徴とする。

【０１０７】まず、図９（ａ）に示すように、シリコン
からなる半導体基板１１上に、酸化シリコンが埋め込ま
れてなる素子分離領域１２によって、記憶回路形成領域
１と論理回路形成領域２とに区画する。その後、半導体
基板１１上の全面に、例えば熱酸化法により膜厚が約９
ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積
し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２
５０ｎｍの多結晶シリコンからなる第１のゲート形成膜
１４を堆積する。

【０１０８】次に、図９（ｂ）に示すように、第１のゲ
ート形成膜１４の上に全面にわたってシリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜の積層体、いわゆる
ＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５を形
成する。その後、第２の絶縁膜１５上に記憶回路形成領
域１を覆うレジストパターン８０を形成した後、レジス
トパターン８０をマスクとして、第１の絶縁膜１３、第
１のゲート形成膜１４及び第２の絶縁膜１５をパターニ
ングして、論理回路形成領域２の第１の絶縁膜１３、第
１のゲート形成膜１４及び第２の絶縁膜１５を除去す
る。

【０１０９】次に、図９（ｃ）に示すように、レジスト
パターン８０を除去した後、半導体基板１１上の論理回
路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍ
のゲート絶縁膜となる第３の絶縁膜１６を形成する。続
いて、ＣＶＤ法等により、第２の絶縁膜１５及び第３の
絶縁膜１６上に全面にわたって膜厚が約１００ｎｍの多
結晶シリコンからなる第２のゲート形成膜１７を堆積す
る。その後、第２のゲート形成膜１７にドーズ量が約５
×１０¹⁵ｃｍ^-2の燐（Ｐ）イオンを注入して、該第２の
ゲート形成膜１７にＮ型の導電性を持たせる。なお、こ
の燐イオン注入の際、Ｐチャネルトランジスタ領域の第
２のゲート形成膜（図示せず）上はレジストマスクで覆
っておき、別工程でＰ型の不純物を注入してＰ型の導電
性を持たせても良い。

【０１１０】次に、図９（ｄ）に示すように、例えばＣ
ＶＤ法により、第２のゲート形成膜１７上に全面にわた
って、膜厚が約２００ｎｍの酸化シリコンからなる第４
の絶縁膜３７を堆積する。

【０１１１】次に、図９（ｅ）に示すように、第４の絶
縁膜３７上に、記憶回路形成領域１をマスクするレジス
トパターン８２を形成した後、レジストパターン８２を
マスクとして論理回路形成領域２に含まれる第４の絶縁
膜３７を除去する。

【０１１２】次に、図１０（ａ）に示すように、レジス
トパターン８２を除去した後、論理回路形成領域２の全
面を覆い、且つ記憶回路形成領域１に記憶素子のゲート
電極形成用パターンを有するレジストパターン８１を形
成する。その後、レジストパターン８１をマスクとし
て、第１の絶縁膜１３、第１のゲート形成膜１４、第２
の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁
膜３７に対して異方性のドライエッチングを行なって、
記憶回路形成領域１に、第１の絶縁膜１３からなるトン
ネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮
遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶
縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲー
ト電極１７ａ及び第４の絶縁膜３７からなる第１の保護
絶縁膜３７ａを形成する。以下、トンネル絶縁膜１３
ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制御
ゲート電極１７ａからなるゲート電極部を記憶素子用ゲ
ート電極１８と呼ぶ。

【０１１３】続いて、レジストパターン８１をマスクと
し、半導体基板１１に対してドーズ量が２×１０¹⁵ｃｍ
^-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注
入することにより、半導体基板１１の記憶回路形成領域
１における記憶素子用ゲート電極１８の側方部分に記憶
素子用ソース拡散層１９と記憶素子用ドレイン拡散層２
０とを選択的に形成する。この後、レジストパターン８
１を除去した後、トンネル絶縁膜１３ａのイオン注入に
よる膜質の劣化を回復させてその物理特性を改善するた
めに、記憶素子用ソース拡散層１９及びドレイン拡散層
２０が形成された半導体基板１１に対して約９００℃の
熱処理を行なう。

【０１１４】次に、図１０（ｂ）に示すように、ＣＶＤ
法により、半導体基板１１上に全面にわたってシリコン
酸化膜を堆積し且つエッチバックを行なうことにより、
記憶素子用ゲート電極１８のゲート長方向の側面に、シ
リコン酸化膜からなる記憶素子用側壁絶縁膜３８を形成
する。

【０１１５】次に、図１０（ｃ）に示すように、ＣＶＤ
法、蒸着法又はスパッタ法により、半導体基板１１上の
記憶素子用ゲート電極１８を含む全面に膜厚が約１５０
ｎｍのタングステンからなる導電膜２２を堆積する。続
いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化
シリコンからなる第５の絶縁膜３６を堆積する。

【０１１６】次に、図１０（ｄ）に示すように、半導体
基板１１上に、記憶素子用ソース拡散層１９及びドレイ
ン拡散層２０上を覆い、且つ、記憶素子用ゲート電極１
８の上側に開口部８７ａを有するコンタクトパッド形成
パターンと、論理素子のゲート電極形成用パターンとを
持つレジストパターン８７を形成する。このレジストパ
ターン８７をマスクとして、第５の絶縁膜３６に対して
ドライエッチングを行なう。これによって、論理回路形
成領域２には、第５の絶縁膜３６からなる論理素子のゲ
ート電極形成用パターンを有する第２の保護絶縁膜３６
ａが形成される。また、記憶回路形成領域１には、第５
の絶縁膜３６からなるコンタクトパッド形成用パターン
を有する第２の保護絶縁膜３６ｂが形成される。

【０１１７】次に、図１１（ａ）に示すように、レジス
トパターン８７を除去した後、第２の保護絶縁膜３６ａ
及び３６ｂをマスクとして、第３の絶縁膜１６、第２の
ゲート形成膜１７及び導電膜２２に対して異方性のドラ
イエッチングを行なう。このエッチングにより、論理回
路形成領域２には、第３の絶縁膜１６からなるゲート絶
縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲー
ト電極１７ｂ及び導電膜２２からなる上部ゲート電極２
２ａを形成する。また、同時に、記憶回路形成領域１に
は、導電膜２２からなり、記憶素子用ソース拡散層１９
及びドレイン拡散層２０と電気的に接続されたコンタク
トパッド２２Ａを自己整合的に形成する。このコンタク
トパッド２２Ａは、記憶素子用ソース拡散層１９及びド
レイン拡散層２０の各上面から記憶素子用ゲート電極１
８の側面及び上端部に跨って形成される。以下、論理回
路形成領域２に形成された、ゲート絶縁膜１６ａ、下部
ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲ
ート電極部を論理素子用ゲート電極２４と呼ぶ。

【０１１８】なお、タングステンからなる導電膜２２を
エッチングした後、記憶回路形成領域１においては酸化
シリコンからなる第１の保護絶縁膜３７ａが露出し、ま
た、論理回路形成領域２においては多結晶シリコンから
なる第２のゲート形成膜１７が露出する。ここで、多結
晶シリコンのエッチングレートが酸化シリコンよりも大
きいエッチャントを用いれば、第１の保護絶縁膜３７ａ
が保護膜となり、記憶素子用ゲート電極１８のエッチン
グを防止することできる。

【０１１９】次に、図１１（ｂ）に示すように、第２の
保護絶縁膜３６ｂをマスクとして、記憶素子用ゲート電
極１８上に露出している第１の保護絶縁膜３７ａを除去
することにより、制御ゲート電極１７ａの表面を露出す
る。このとき、記憶素子用ゲート電極１８の上端部に
は、第１の保護絶縁膜３７ａが残存する。

【０１２０】次に、図１１（ｃ）に示すように、半導体
基板１１上の記憶回路形成領域１をマスクするレジスト
パターン８５を形成する。その後、レジストパターン８
５及び第２の保護絶縁膜３６ａを含む論理素子用ゲート
電極２４をマスクとして、半導体基板１１に対してドー
ズ量が１×１０¹⁵ｃｍ^-2程度で注入エネルギーが約１０
ｋｅＶの砒素イオンを注入することにより、論理回路形
成領域２に論理素子用ＬＤＤソース拡散層２５と論理素
子用ＬＤＤドレイン拡散層２６とを形成する。

【０１２１】次に、図１１（ｄ）に示すように、レジス
トパターン８５を除去した後、半導体基板１１上に全面
にわたってシリコン酸化膜を堆積し且つエッチバックを
行なって、コンタクトパッド２２Ａの端部側面に酸化シ
リコンからなるパッド用側壁絶縁膜２７Ｃを形成すると
共に、論理素子用ゲート電極２４の側面に酸化シリコン
からなる論理素子用側壁絶縁膜２７Ｂを形成する。続い
て、半導体基板１１上の記憶回路形成領域１をマスクす
るレジストパターン８６を形成した後、レジストパター
ン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲー
ト電極２４及び論理素子用側壁絶縁膜２７Ｂをマスクと
して、半導体基板１１に対してドーズ量が３×１０¹⁵ｃ
ｍ^-2程度で注入エネルギーが約３０ｋｅＶの砒素イオン
を注入することにより、論理回路形成領域２に比較的高
濃度の論理素子用ソース拡散層２９と論理素子用ドレイ
ン拡散層３０とを形成する。

【０１２２】次に、図１２（ａ）に示すように、レジス
トパターン８６を除去した後、蒸着法又はスパッタ法等
により、半導体基板１１上の全面にわたって、コバルト
膜を堆積する。続いて、半導体基板１１及び制御ゲート
電極１７ａのシリコンの露出部分とコバルト膜との間に
シリサイド化反応が生じる程度の熱処理を行なうことに
より、記憶素子用ゲート電極１８の制御ゲート電極１７
ａ、論理素子用ソース拡散層２９及びドレイン拡散層３
０の各上部にコバルトシリサイド層３１を選択的に形成
する。

【０１２３】次に、図１２（ｂ）に示すように、半導体
基板１１上の全面に、例えば酸化シリコンからなる層間
絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶
素子用ゲート電極１８上のコバルトシリサイド層３１、
論理素子用ソース拡散層２９及びドレイン拡散層３０上
のコバルトシリサイド層３１を露出する第１の開口部３
２ａを形成する。続いて、層間絶縁膜３２に、コンタク
トパッド２２Ａを露出する第２の開口部３２ｂを形成す
る。

【０１２４】次に、図１２（ｃ）に示すように、層間絶
縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂ
に、蒸着法又はスパッタ法により、例えばタングステン
からなる金属膜を充填して、制御ゲート電極１７ａ、記
憶素子用ソース拡散層１９及びドレイン拡散層２０、並
びに論理素子用ソース拡散層２９及びドレイン拡散層３
０とそれぞれ電気的な接続を取るコンタクト３３を形成
する。このとき、制御ゲート電極１７ａ、論理素子用ソ
ース拡散層２９及びドレイン拡散層３０は、コバルトシ
リサイド層３１を介してコンタクト３３に接続される。
また、記憶素子用ソース拡散層１９及びドレイン拡散層
２０は、コンタクトパッド２２Ａを介してコンタクト３
３に接続される。

【０１２５】このように、第３の実施形態によると、記
憶素子用ゲート電極１８は、浮遊ゲート電極１４ａ及び
制御ゲート電極１７ａが多結晶シリコン膜からなり、制
御ゲート電極１７ａの上側の一部にはコバルトシリサイ
ド層３１が形成された構成となる。従って、記憶素子用
ゲート電極１８は、論理素子用ゲート電極２４を構成す
るタングステンからなる導電膜２２を含まないため、記
憶素子用ソース拡散層１９及びドレイン拡散層２０を形
成した後に、トンネル絶縁膜１３ａのイオン注入による
膜質の劣化を回復するための熱処理を行なえるようにな
り、トンネル絶縁膜の信頼性を向上できる。

【０１２６】また、論理回路形成領域２に形成される論
理素子用ゲート電極２４は、タングステンからなる上部
ゲート電極２２ａと多結晶シリコンからなる下部ゲート
電極１７ｂとで構成されたポリメタルゲートであるた
め、該ゲート電極２４の低抵抗化を実現できる。

【０１２７】その上、論理素子用ゲート電極２４を構成
する導電膜２２を用いて、記憶素子用ソース拡散層１９
及びドレイン拡散層２０の上にコンタクトパッド２２Ａ
を論理素子用ゲート電極２４のパターニング工程と同一
の工程で形成することができるため、工程を増加させる
ことなく、記憶素子及び論理素子の低抵抗化と、記憶回
路形成領域１の面積の縮小化とを実現できる。

【０１２８】さらに、第３の実施形態の特徴として、図
１１（ａ）に示すように、論理素子用ゲート電極２４及
び記憶素子のコンタクトパッド２２Ａをパターニングす
る際に、窒化シリコンからなる第５の絶縁膜３６から形
成した第２の保護絶縁膜３６ａ及び３６ｂをマスクとし
てエッチングを行なう。このため、レジスト膜から発生
するポリマーによりゲートパターンの寸法が肥大して微
細加工を困難にするという事態の発生を防止することが
できる。

【０１２９】また、図１１（ｂ）に示す記憶素子用ゲー
ト電極１８の制御ゲート電極１７ａの露出工程におい
て、マスクである第２の保護絶縁膜３６ｂは窒化シリコ
ンからなり、記憶素子用ゲート電極１８上の第１の保護
絶縁膜３７ａは酸化シリコンからなるため、第１の保護
絶縁膜３７ａを確実に除去できるので、プロセスの安定
性を確保できる。

【０１３０】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。

【０１３１】図１３〜図１６は本発明の第４の実施形態
に係る半導体記憶装置の製造方法の工程順の断面構成を
示している。ここでも、第１の実施形態と同様に、論理
回路形成領域のトランジスタをＮチャネルトランジスタ
のみとし、Ｐチャネルトランジスタを省略する。

【０１３２】第４の実施形態は、論理素子用ゲート電極
２４のパターニングにハードマスクを用い、コンタクト
パッド２２Ａのパターニングにレジストパターンを用い
る構成を特徴とする。

【０１３３】まず、図１３（ａ）に示すように、シリコ
ンからなる半導体基板１１上に、酸化シリコンが埋め込
まれてなる素子分離領域１２によって、記憶回路形成領
域１と論理回路形成領域２とに区画する。その後、半導
体基板１１上の全面に、例えば熱酸化法により膜厚が約
９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積
し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２
５０ｎｍの多結晶シリコンからなる第１のゲート形成膜
１４を堆積する。

【０１３４】次に、図１３（ｂ）に示すように、第１の
ゲート形成膜１４の上に全面にわたってシリコン酸化
膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわ
ゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５
を形成する。その後、第２の絶縁膜１５上に記憶回路形
成領域１を覆うレジストパターン８０を形成した後、レ
ジストパターン８０をマスクとして、論理回路形成領域
２に形成されている第１の絶縁膜１３、第１のゲート形
成膜１４及び第２の絶縁膜１５を除去する。

【０１３５】次に、図１３（ｃ）に示すように、レジス
トパターン８０を除去した後、半導体基板１１上の論理
回路形成領域２に、例えば熱酸化法により膜厚が１０ｎ
ｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形
成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５
及び第３の絶縁膜１６上に全面にわたって膜厚が約１０
０ｎｍの多結晶シリコンからなる第２のゲート形成膜１
７を堆積する。その後、第２のゲート形成膜１７にドー
ズ量が約５×１０¹⁵ｃｍ^-2の燐（Ｐ）イオンを注入し
て、該第２のゲート形成膜１７にＮ型の導電性を持たせ
る。なお、この燐イオン注入の際、Ｐチャネルトランジ
スタ領域の第２のゲート形成膜（図示せず）上はレジス
トマスクで覆っておき、別工程でＰ型の不純物を注入し
てＰ型の導電性を持たせても良い。

【０１３６】次に、図１３（ｄ）に示すように、例えば
ＣＶＤ法により、第２のゲート形成膜１７上に全面にわ
たって、膜厚が約２００ｎｍの窒化シリコンからなる第
４の絶縁膜３４を堆積する。

【０１３７】次に、図１３（ｅ）に示すように、第４の
絶縁膜３４上に、記憶回路形成領域１をマスクするレジ
ストパターン８２を形成した後、レジストパターン８２
をマスクとして論理回路形成領域２に含まれる第４の絶
縁膜３４を除去する。

【０１３８】次に、図１４（ａ）に示すように、レジス
トパターン８２を除去した後、論理回路形成領域２の全
面を覆い、且つ記憶回路形成領域１に記憶素子のゲート
電極形成用パターンを有するレジストパターン８１を形
成する。その後、レジストパターン８１をマスクとし
て、第１の絶縁膜１３、第１のゲート形成膜１４、第２
の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁
膜３４に対して異方性のドライエッチングを行なって、
記憶回路形成領域１に、第１の絶縁膜１３からなるトン
ネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮
遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶
縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲー
ト電極１７ａ及び第４の絶縁膜３４からなる第１の保護
絶縁膜３４ａを形成する。ここでも、トンネル絶縁膜１
３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制
御ゲート電極１７ａからなるゲート電極部を記憶素子用
ゲート電極１８と呼ぶ。

【０１３９】続いて、レジストパターン８１をマスクと
し、半導体基板１１に対してドーズ量が２×１０¹⁵ｃｍ
^-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注
入することにより、半導体基板１１の記憶回路形成領域
１における記憶素子用ゲート電極１８の側方部分に記憶
素子用ソース拡散層１９と記憶素子用ドレイン拡散層２
０とを選択的に形成する。この後、レジストパターン８
１を除去した後、トンネル絶縁膜１３ａのイオン注入に
よる膜質の劣化を回復させてその物理特性を改善するた
めに、記憶素子用ソース拡散層１９及びドレイン拡散層
２０が形成された半導体基板１１に対して約９００℃の
熱処理を行なう。

【０１４０】次に、図１４（ｂ）に示すように、ＣＶＤ
法により、半導体基板１１上に全面にわたってシリコン
窒化膜を堆積し且つエッチバックを行なうことにより、
記憶素子用ゲート電極１８のゲート長方向の側面に、窒
化シリコンからなる記憶素子用側壁絶縁膜３５を形成す
る。

【０１４１】次に、図１４（ｃ）に示すように、ＣＶＤ
法、蒸着法又はスパッタ法により、半導体基板１１上の
記憶素子用ゲート電極１８を含む全面に膜厚が約１５０
ｎｍのタングステンからなる導電膜２２を堆積する。続
いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化
シリコンからなる第５の絶縁膜３６を堆積する。

【０１４２】次に、図１４（ｄ）に示すように、半導体
基板１１上に、記憶回路形成領域１の全面を覆い、且
つ、論理回路形成領域２に論理素子のゲート電極形成用
パターンを持つレジストパターン８８を形成する。この
レジストパターン８８をマスクとして、第５の絶縁膜３
６に対してドライエッチングを行なうことにより、論理
回路形成領域２に、電極形成パターン形状を有する第２
の保護絶縁膜３６ａを形成し、記憶回路形成領域１には
全面に第２の保護絶縁膜３６ｃを形成する。

【０１４３】次に、図１５（ａ）に示すように、レジス
トパターン８８を除去した後、第２の保護絶縁膜３６ａ
及び３６ｃをマスクとして、第３の絶縁膜１６、第２の
ゲート形成膜１７及び導電膜２２に対して異方性のドラ
イエッチングを行なう。このエッチングによって、論理
回路形成領域２には、第３の絶縁膜１６からなるゲート
絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲ
ート電極１７ｂ、導電膜２２からなる上部ゲート電極２
２ａを形成する。このとき、記憶回路形成領域１は、そ
の全面に第２の保護絶縁膜３６ｃが形成されているた
め、導電膜２２等がエッチングされない。以下、論理回
路形成領域２に形成された、ゲート絶縁膜１６ａ、下部
ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲ
ート電極部を論理素子用ゲート電極２４と呼ぶ。

【０１４４】次に、図１５（ｂ）に示すように、半導体
基板１１上に、記憶素子用ゲート電極１８の上側に開口
部８９ａを持つレジストパターン８９を形成した後、レ
ジストパターン８９をマスクとして、第１の保護絶縁膜
３４ａ、導電膜２２及び第２の保護絶縁膜３６ｃに対し
て異方性のドライエッチングを行ない、制御ゲート電極
１７ａを露出する。このエッチングによって、記憶回路
形成領域１には、第５の絶縁膜３６からなる第２の保護
絶縁膜３６ｂと、導電膜２２からなり、記憶素子用ソー
ス拡散層１９及びドレイン拡散層２０と電気的に接続さ
れたコンタクトパッド２２Ａを形成する。このコンタク
トパッド２２Ａは、記憶素子用ソース拡散層１９及びド
レイン拡散層２０の各上面から記憶素子用ゲート電極１
８の側面及び上端部に跨って形成される。

【０１４５】次に、図１５（ｃ）に示すように、レジス
トパターン８９を除去した後、半導体基板１１上の記憶
回路形成領域１をマスクするレジストパターン８５を形
成する。その後、レジストパターン８５及び第２の保護
絶縁膜３６ａを含む論理素子用ゲート電極２４をマスク
として、半導体基板１１に対してドーズ量が１×１０ ¹⁵
ｃｍ^-2程度で注入エネルギーが約１０ｋｅＶの砒素イオ
ンを注入することにより、論理回路形成領域２に論理素
子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイ
ン拡散層２６とを形成する。

【０１４６】次に、図１５（ｄ）に示すように、レジス
トパターン８５を除去した後、半導体基板１１上に全面
にわたってシリコン酸化膜を堆積し且つエッチバックを
行なって、コンタクトパッド２２Ａの端部側面に酸化シ
リコンからなるパッド用側壁絶縁膜２７Ｃを形成すると
共に、論理素子用ゲート電極２４の側面に酸化シリコン
からなる論理素子用側壁絶縁膜２７Ｂを形成する。続い
て、半導体基板１１上の記憶回路形成領域１をマスクす
るレジストパターン８６を形成した後、レジストパター
ン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲー
ト電極２４及び論理素子用側壁絶縁膜２７Ｂをマスクと
して、半導体基板１１に対してドーズ量が３×１０¹⁵ｃ
ｍ^-2程度で注入エネルギーが約３０ｋｅＶの砒素イオン
を注入することにより、論理回路形成領域２に比較的高
濃度の論理素子用ソース拡散層２９と論理素子用ドレイ
ン拡散層３０とを形成する。

【０１４７】次に、図１６（ａ）に示すように、レジス
トパターン８６を除去した後、蒸着法又はスパッタ法等
により、半導体基板１１上の全面にわたって、コバルト
膜を堆積する。続いて、半導体基板１１及び制御ゲート
電極１７ａのシリコンの露出部分とコバルト膜との間に
シリサイド化反応が生じる程度の熱処理を行なうことに
より、記憶素子用ゲート電極１８の制御ゲート電極１７
ａ、論理素子用ソース拡散層２９及びドレイン拡散層３
０の各上部にコバルトシリサイド層３１を選択的に形成
する。

【０１４８】次に、図１６（ｂ）に示すように、半導体
基板１１上の全面に、例えば酸化シリコンからなる層間
絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶
素子用ゲート電極１８上のコバルトシリサイド層３１、
論理素子用ソース拡散層２９及びドレイン拡散層３０上
のコバルトシリサイド層３１を露出する第１の開口部３
２ａを形成する。続いて、層間絶縁膜３２に、コンタク
トパッド２２Ａを露出する第２の開口部３２ｂを形成す
る。

【０１４９】次に、図１６（ｃ）に示すように、層間絶
縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂ
に、蒸着法又はスパッタ法により、例えばタングステン
からなる金属膜を充填して、制御ゲート電極１７ａ、記
憶素子用ソース拡散層１９及び記憶素子用ドレイン拡散
層２０、並びに論理素子用ソース拡散層２９及び論理素
子用ドレイン拡散層３０とそれぞれ電気的な接続を取る
コンタクト３３を形成する。このとき、制御ゲート電極
１７ａ、論理素子用ソース拡散層２９及びドレイン拡散
層３０は、コバルトシリサイド層３１を介してコンタク
ト３３に接続される。また、記憶素子用ソース拡散層１
９及びドレイン拡散層２０は、コンタクトパッド２２Ａ
を介してコンタクト３３に接続される。

【０１５０】このように、第４の実施形態によると、記
憶素子用ゲート電極１８は、浮遊ゲート電極１４ａ及び
制御ゲート電極１７ａが多結晶シリコン膜からなり、制
御ゲート電極１７ａの上側の一部にはコバルトシリサイ
ド層３１が形成された構成となる。従って、記憶素子用
ゲート電極１８は、論理素子用ゲート電極２４を構成す
るタングステンからなる導電膜２２を含まないため、記
憶素子用ソース拡散層１９及びドレイン拡散層２０を形
成した後に、トンネル絶縁膜１３ａのイオン注入による
膜質の劣化を回復するための熱処理を行なえるようにな
り、トンネル絶縁膜の信頼性を向上できる。

【０１５１】また、論理回路形成領域２に形成される論
理素子用ゲート電極２４は、タングステンからなる上部
ゲート電極２２ａと多結晶シリコンからなる下部ゲート
電極１７ｂとで構成されたポリメタルゲートであるた
め、該ゲート電極２４の低抵抗化を実現できる。

【０１５２】その上、論理素子用ゲート電極２４を構成
する導電膜２２を用いて、記憶素子用ソース拡散層１９
及びドレイン拡散層２０の上にコンタクトパッド２２Ａ
を形成するため、記憶素子及び論理素子の低抵抗化と、
記憶回路形成領域１の面積の縮小化とを実現できる。

【０１５３】さらに、第４の実施形態の特徴として、図
１５（ａ）に示すように、論理素子用ゲート電極２４を
パターニングする際に、窒化シリコンからなる第５の絶
縁膜３６から形成した第２の保護絶縁膜３６ａをマスク
としてエッチングを行なう。このため、レジスト膜から
発生するポリマーによりゲートパターンの寸法が肥大し
て、微細加工が困難になるという事態の発生を防止する
ことができる。

【０１５４】また、図１５（ｂ）に示すように、記憶回
路形成領域１のコンタクトパッド２２Ａのパターニング
は、レジストパターン８９をマスクとして用い、第１の
保護絶縁膜３４ａ、導電膜２２及び第２の絶縁膜３６ｃ
に対してエッチングを行なう。このため、第２の保護絶
縁膜３６ｂをマスクパターンに用いないので、第１の保
護絶縁膜３４ａ及び第２の保護絶縁膜３６ｂ同士のエッ
チング選択比を考慮する必要がなくなり、プロセスの自
由度が大きくなると共にプロセスの安定度が向上する。

【０１５５】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。

【０１５６】図１７〜図２０は本発明の第５の実施形態
に係る半導体記憶装置の製造方法の工程順の断面構成を
示している。ここでも、第１の実施形態と同様に、論理
回路形成領域のトランジスタをＮチャネルトランジスタ
のみとし、Ｐチャネルトランジスタを省略する。

【０１５７】第５の実施形態は、第２のゲート形成膜に
対する不純物の導入を、記憶回路形成領域と論理回路形
成領域とに対して、工程を増やすことなく独立した工程
で行なうことを特徴とする。

【０１５８】まず、図１７（ａ）に示すように、シリコ
ンからなる半導体基板１１上に、酸化シリコンが埋め込
まれてなる素子分離領域１２によって、記憶回路形成領
域１と論理回路形成領域２とに区画する。その後、半導
体基板１１上の全面に、例えば熱酸化法により膜厚が約
９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積
し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２
５０ｎｍの多結晶シリコンからなる第１のゲート形成膜
１４とを順次形成する。

【０１５９】次に、図１７（ｂ）に示すように、第１の
ゲート形成膜１４の上に全面にわたってシリコン酸化
膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわ
ゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５
を形成する。その後、第２の絶縁膜１５上に記憶回路形
成領域１を覆うレジストパターン８０を形成した後、レ
ジストパターン８０をマスクとして、論理回路形成領域
２に形成されている第１の絶縁膜１３、第１のゲート形
成膜１４及び第２の絶縁膜１５を除去する。これによっ
て、記憶回路形成領域１には、パターニングされた第１
の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁
膜１５が残存する。

【０１６０】次に、図１７（ｃ）に示すように、レジス
トパターン８０を除去した後、半導体基板１１上の論理
回路形成領域２に、例えば熱酸化法により膜厚が１０ｎ
ｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形
成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５
及び第３の絶縁膜１６上に全面にわたって膜厚が約１０
０ｎｍの多結晶シリコンからなる第２のゲート形成膜１
７と、該第２のゲート形成膜１７の上に全面にわたって
膜厚が約２００ｎｍの窒化シリコンからなる第４の絶縁
膜３４を堆積する。

【０１６１】次に、図１７（ｄ）に示すように、第４の
絶縁膜３４上に、記憶回路形成領域１をマスクするレジ
ストパターン８２を形成した後、レジストパターン８２
をマスクとして論理回路形成領域２に含まれる第４の絶
縁膜３４を除去する。

【０１６２】次に、図１７（ｅ）に示すように、レジス
トパターン８２を除去した後、論理回路形成領域２の全
面を覆い、且つ記憶回路形成領域１に記憶素子のゲート
電極形成用パターンを有するレジストパターン８１を形
成する。その後、レジストパターン８１をマスクとし
て、第１の絶縁膜１３、第１のゲート形成膜１４、第２
の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁
膜３４に対して異方性のドライエッチングを行なって、
記憶回路形成領域１に、第１の絶縁膜１３からなるトン
ネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮
遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶
縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲー
ト電極１７ａ及び第４の絶縁膜３４からなる第１の保護
絶縁膜３４ａを形成する。ここでも、トンネル絶縁膜１
３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制
御ゲート電極１７ａからなるゲート電極部を記憶素子用
ゲート電極１８と呼ぶ。

【０１６３】続いて、レジストパターン８１をマスクと
し、半導体基板１１に対してドーズ量が２×１０¹⁵ｃｍ
^-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注
入することにより、半導体基板１１の記憶回路形成領域
１における記憶素子用ゲート電極１８の側方部分に記憶
素子用ソース拡散層１９と記憶素子用ドレイン拡散層２
０とを選択的に形成する。この後、レジストパターン８
１を除去した後、トンネル絶縁膜１３ａのイオン注入に
よる膜質の劣化を回復させてその物理特性を改善するた
めに、記憶素子用ソース拡散層１９及びドレイン拡散層
２０が形成された半導体基板１１に対して約９００℃の
熱処理を行なう。

【０１６４】次に、図１８（ａ）に示すように、半導体
基板１１上に、記憶素子回路形成領域１をマスクするレ
ジストパターン９０を形成した後、レジストパターン９
０をマスクとして、ドーズ量が約５×１０¹⁵ｃｍ^-2の燐
イオンを第２のゲート形成膜１７の論理回路形成領域２
のＮチャネルトランジスタ領域に注入して、該第２のゲ
ート形成膜１７にＮ型の導電性を持たせる。なお、この
燐イオン注入の際、Ｐチャネルトランジスタ領域の第２
のゲート形成膜（図示せず）上はレジストマスクで覆っ
ておき、別工程でＰ型の不純物を注入してＰ型の導電性
を持たせても良い。

【０１６５】次に、図１８（ｂ）に示すように、レジス
トパターン９０を除去した後、ＣＶＤ法により、半導体
基板１１上に全面にわたってシリコン窒化膜を堆積し且
つエッチバックを行なうことにより、記憶素子用ゲート
電極１８のゲート長方向の側面に、窒化シリコンからな
る記憶素子用側壁絶縁膜３５を形成する。

【０１６６】次に、図１８（ｃ）に示すように、ＣＶＤ
法、蒸着法又はスパッタ法により、半導体基板１１上の
記憶素子用ゲート電極１８を含む全面に膜厚が約１５０
ｎｍのタングステンからなる導電膜２２を堆積する。続
いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化
シリコンからなる第５の絶縁膜３６を堆積する。

【０１６７】次に、図１８（ｄ）に示すように、半導体
基板１１上に、記憶回路形成領域１の全面を覆い、且つ
論理回路形成領域２に論理素子のゲート電極形成用パタ
ーンを有するレジストパターン８８を形成する。このレ
ジストパターン８８をマスクとして、第５の保護絶縁膜
３６に対してドライエッチングを行なうことにより、論
理回路形成領域２に、電極形成パターン形状を有する第
２の保護絶縁膜３６ａを形成し、記憶回路形成領域１に
は全面に第２の保護絶縁膜３６ｃを形成する。

【０１６８】次に、図１９（ａ）に示すように、レジス
トパターン８８を除去した後、第２の保護絶縁膜３６ａ
及び３６ｃをマスクとして、第３の絶縁膜１６、第２の
ゲート形成膜１７及び導電膜２２に対して異方性のドラ
イエッチングを行なう。このエッチングによって、論理
回路形成領域２には、第３の絶縁膜１６からなるゲート
絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲ
ート電極１７ｂ及び導電膜２２からなる上部ゲート電極
２２ａを形成する。このとき、記憶回路形成領域１は、
その全面に第２の保護絶縁膜３６ｃが形成されているた
め、導電膜２２等がエッチングされない。以下、論理回
路形成領域２に形成された、ゲート絶縁膜１６ａ、下部
ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲ
ート電極部を論理素子用ゲート電極２４と呼ぶ。

【０１６９】次に、図１９（ｂ）に示すように、半導体
基板１１上に、記憶素子用ゲート電極１８の上側に開口
部８９ａを持つレジストパターン８９を形成した後、レ
ジストパターン８９をマスクとして、第１の保護絶縁膜
３４ａ、導電膜２２及び第２の保護絶縁膜３６ｃに対し
て異方性のドライエッチングを行ない、制御ゲート電極
１７ａを露出する。このエッチングによって、記憶回路
形成領域１には、第５の絶縁膜３６からなる第２の保護
絶縁膜３６ｂと、導電膜２２からなり、記憶素子用ソー
ス拡散層１９及びドレイン拡散層２０と電気的に接続さ
れたコンタクトパッド２２Ａを形成する。このコンタク
トパッド２２Ａは、記憶素子用ソース拡散層１９及びド
レイン拡散層２０の各上面から記憶素子用ゲート電極１
８の側面及び上端部に跨って形成される。

【０１７０】次に、図１９（ｃ）に示すように、レジス
トパターン８９を除去した後、第２の保護絶縁膜３６ａ
を含む論理素子用ゲート電極２４及び第２の保護絶縁膜
３６ｂをマスクとして、半導体基板１１に対してドーズ
量が１×１０¹⁵ｃｍ^-2程度で注入エネルギーが約１０ｋ
ｅＶの砒素イオンを注入することにより、論理回路形成
領域２に論理素子用ＬＤＤソース拡散層２５と論理素子
用ＬＤＤドレイン拡散層２６とを形成する。このとき、
記憶素子用ゲート電極１８の上部の制御ゲート電極１７
ａの表面が露出しているため、該制御ゲート電極１７ａ
の導電型がＮ型となる。

【０１７１】次に、図１９（ｄ）に示すように、半導体
基板１１上に全面にわたってシリコン酸化膜を堆積し且
つエッチバックを行なって、コンタクトパッド２２Ａの
端部側面に酸化シリコンからなるパッド用側壁絶縁膜２
７Ｃを形成すると共に、論理素子用ゲート電極２４の側
面に酸化シリコンからなる論理素子用側壁絶縁膜２７Ｂ
を形成する。続いて、論理素子用ゲート電極２４、論理
素子用側壁絶縁膜２７Ｂ、第２の保護絶縁膜３６ｂ及び
パッド用側壁絶縁膜２７Ｃをマスクとして、半導体基板
１１に対してドーズ量が３×１０¹⁵ｃｍ^-2程度で注入エ
ネルギーが約３０ｋｅＶの砒素イオンを注入する。これ
により、論理回路形成領域２には、比較的高濃度の論理
素子用ソース拡散層２９と論理素子用ドレイン拡散層３
０とを形成する。この場合も、制御ゲート電極１７ａの
露出部分に、同時に砒素イオンが注入されるため、該制
御ゲート電極１７ａは、その不純物濃度が大きくなり、
より低抵抗となる。

【０１７２】次に、図２０（ａ）に示すように、蒸着法
又はスパッタ法等により、半導体基板１１上の全面にわ
たって、コバルト膜を堆積する。続いて、半導体基板１
１及び制御ゲート電極１７ａのシリコンの露出部分とコ
バルト膜との間にシリサイド化反応が生じる程度の熱処
理を行なうことにより、記憶素子用ゲート電極１８の制
御ゲート電極１７ａ、論理素子用ソース拡散層２９及び
ドレイン拡散層３０の各上部にコバルトシリサイド層３
１を選択的に形成する。

【０１７３】次に、図２０（ｂ）に示すように、半導体
基板１１上の全面に、例えば酸化シリコンからなる層間
絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶
素子用ゲート電極１８上のコバルトシリサイド層３１、
論理素子用ソース拡散層２９及びドレイン拡散層３０上
のコバルトシリサイド層３１を露出する第１の開口部３
２ａを形成する。続いて、層間絶縁膜３２に、コンタク
トパッド２２Ａを露出する第２の開口部３２ｂを形成す
る。

【０１７４】次に、図２０（ｃ）に示すように、層間絶
縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂ
に、蒸着法又はスパッタ法により、例えばタングステン
からなる金属膜を充填して、制御ゲート電極１７ａ、記
憶素子用ソース拡散層１９及び記憶素子用ドレイン拡散
層２０、並びに論理素子用ソース拡散層２９及び論理素
子用ドレイン拡散層３０とそれぞれ電気的な接続を取る
コンタクト３３を形成する。このとき、制御ゲート電極
１７ａ、論理素子用ソース拡散層２９及びドレイン拡散
層３０は、コバルトシリサイド層３１を介してコンタク
ト３３に接続される。また、記憶素子用ソース拡散層１
９及びドレイン拡散層２０は、コンタクトパッド２２Ａ
を介してコンタクト３３に接続される。

【０１７５】このように、第５の実施形態によると、記
憶素子用ゲート電極１８は、浮遊ゲート電極１４ａ及び
制御ゲート電極１７ａが多結晶シリコン膜からなり、制
御ゲート電極１７ａの上側の一部にはコバルトシリサイ
ド層３１が形成された構成となる。従って、記憶素子用
ゲート電極１８は、論理素子用ゲート電極２４を構成す
るタングステンからなる導電膜２２を含まないため、記
憶素子用ソース拡散層１９及びドレイン拡散層２０を形
成した後に、トンネル絶縁膜１３ａのイオン注入による
膜質の劣化を回復するための熱処理を行なえるようにな
り、トンネル絶縁膜の信頼性を向上できる。

【０１７６】また、論理回路形成領域２に形成される論
理素子用ゲート電極２４は、タングステンからなる上部
ゲート電極２２ａと多結晶シリコンからなる下部ゲート
電極１７ｂとで構成されたポリメタルゲートであるた
め、該ゲート電極２４の低抵抗化を実現できる。

【０１７７】その上、論理素子用ゲート電極２４を構成
する導電膜２２を用いて、記憶素子用ソース拡散層１９
及びドレイン拡散層２０の上にコンタクトパッド２２Ａ
を形成するため、記憶素子及び論理素子の低抵抗化と、
記憶回路形成領域１の面積の縮小化とを実現できる。

【０１７８】さらに、第５の実施形態の特徴として、第
２のゲート形成膜１７に対して、記憶回路形成領域１と
論理回路形成領域２とに分けて不純物の導入を行なう。
具体的には、図１８（ａ）に示すように、記憶素子用ソ
ース拡散層１９及びドレイン拡散層２０に対する熱処理
の後に、論理回路形成領域２の第２のゲート形成膜１７
に対してのみ不純物注入を行なう一方、図１９（ｃ）及
び図１９（ｄ）に示すように、導電膜２２を堆積した
後、論理回路形成領域２におけるソース拡散層２５、２
９及びドレイン拡散層２６、３０を形成する際に、記憶
素子用ゲート電極１８の制御ゲート電極１７ａに不純物
注入を行なう。これにより、第２のゲート形成膜１７に
おける論理回路形成領域２に属する部分は熱処理を被る
工程数が減るため、デュアルゲート方式であっても、Ｎ
型不純物とＰ型不純物との相互拡散を抑制することがで
きる。その上、記憶素子用ゲート電極１８の制御ゲート
電極１７ａに対する不純物注入は、論理回路形成領域２
におけるソース・ドレイン拡散層の形成時に行なうた
め、工程数が増加しない。

【０１７９】なお、第５の実施形態においては、論理素
子用ゲート電極２４のパターニングにハードマスクであ
る第２の保護絶縁膜３６ａを用い、コンタクトパッド２
２Ａの形成にレジストパターン８９を用いたが、第２の
実施形態のように、レジストパターン８７で同時にパタ
ーニングしても良く、また、第３の実施形態のように、
コンタクトパッド２２Ａに対してもハードマスクである
第２の保護絶縁膜３６ｂを用いても良い。但し、ハード
マスクを用いてパターニングを行なう場合には、第４の
絶縁膜３４及び第５の絶縁膜３６に、互いのエッチング
選択比が大きい材料を選択する必要がある。

【０１８０】（第６の実施形態）以下、本発明の第６の
実施形態について図面を参照しながら説明する。

【０１８１】図２１〜図２４は本発明の第６の実施形態
に係る半導体記憶装置の製造方法の工程順の断面構成を
示している。ここでも、第１の実施形態と同様に、論理
回路形成領域のトランジスタをＮチャネルトランジスタ
のみとし、Ｐチャネルトランジスタを省略する。

【０１８２】第６の実施形態は、記憶素子用側壁絶縁膜
と記憶素子用ゲート電極上に形成される第１の保護絶縁
膜との組成をエッチング選択比が大きくなる構成とする
ことを特徴とする。

【０１８３】まず、図２１（ａ）に示すように、シリコ
ンからなる半導体基板１１上に、酸化シリコンが埋め込
まれてなる素子分離領域１２によって、記憶回路形成領
域１と論理回路形成領域２とに区画する。その後、半導
体基板１１上の全面に、例えば熱酸化法により膜厚が約
９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積
し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２
５０ｎｍの多結晶シリコンからなる第１のゲート形成膜
１４を堆積する。

【０１８４】次に、図２１（ｂ）に示すように、第１の
ゲート形成膜１４の上に全面にわたってシリコン酸化
膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわ
ゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５
を形成する。その後、第２の絶縁膜１５上に記憶回路形
成領域１を覆うレジストパターン８０を形成した後、レ
ジストパターン８０をマスクとして、論理回路形成領域
２に形成されている第１の絶縁膜１３、第１のゲート形
成膜１４及び第２の絶縁膜１５を除去する。

【０１８５】次に、図２１（ｃ）に示すように、レジス
トパターン８０を除去した後、半導体基板１１上の論理
回路形成領域２に、例えば熱酸化法により膜厚が１０ｎ
ｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形
成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５
及び第３の絶縁膜１６上に全面にわたって膜厚が約１０
０ｎｍの多結晶シリコンからなる第２のゲート形成膜１
７を堆積する。その後、第２のゲート形成膜１７にドー
ズ量が約５×１０¹⁵ｃｍ^-2の燐（Ｐ）イオンを注入し
て、該第２のゲート形成膜１７にＮ型の導電性を持たせ
る。なお、この燐イオン注入の際、Ｐチャネルトランジ
スタ領域の第２のゲート形成膜（図示せず）上はレジス
トマスクで覆っておき、別工程でＰ型の不純物を注入し
てＰ型の導電性を持たせても良い。

【０１８６】次に、図２１（ｄ）に示すように、例えば
ＣＶＤ法により、第２のゲート形成膜１７上に全面にわ
たって、膜厚が約２００ｎｍの酸化シリコンからなる第
４の絶縁膜３７を堆積する。

【０１８７】次に、図２１（ｅ）に示すように、第４の
絶縁膜３７上に、記憶回路形成領域１をマスクするレジ
ストパターン８２を形成した後、レジストパターン８２
をマスクとして論理回路形成領域２に含まれる第４の絶
縁膜３７を除去する。

【０１８８】次に、図２２（ａ）に示すように、レジス
トパターン８２を除去した後、論理回路形成領域２の全
面を覆い、且つ記憶回路形成領域１に記憶素子のゲート
電極形成用パターンを有するレジストパターン８１を形
成する。その後、レジストパターン８１をマスクとし
て、第１の絶縁膜１３、第１のゲート形成膜１４、第２
の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁
膜３７に対して異方性のドライエッチングを行なって、
記憶回路形成領域１に、第１の絶縁膜１３からなるトン
ネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮
遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶
縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲー
ト電極１７ａ及び第４の絶縁膜３７からなる第１の保護
絶縁膜３７ａを形成する。ここでも、トンネル絶縁膜１
３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制
御ゲート電極１７ａからなるゲート電極部を記憶素子用
ゲート電極１８と呼ぶ。

【０１８９】続いて、レジストパターン８１をマスクと
し、半導体基板１１に対してドーズ量が２×１０¹⁵ｃｍ
^-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注
入することにより、半導体基板１１の記憶回路形成領域
１における記憶素子用ゲート電極１８の側方部分に記憶
素子用ソース拡散層１９と記憶素子用ドレイン拡散層２
０とを選択的に形成する。この後、レジストパターン８
１を除去した後、トンネル絶縁膜１３ａのイオン注入に
よる膜質の劣化を回復させてその物理特性を改善するた
めに、記憶素子用ソース拡散層１９及びドレイン拡散層
２０が形成された半導体基板１１に対して約９００℃の
熱処理を行なう。

【０１９０】次に、図２２（ｂ）に示すように、ＣＶＤ
法により、半導体基板１１上に全面にわたってシリコン
窒化膜を堆積し且つエッチバックを行なうことにより、
記憶素子用ゲート電極１８のゲート長方向の側面に、窒
化シリコンからなる記憶素子用側壁絶縁膜３５を形成す
る。

【０１９１】次に、図２２（ｃ）に示すように、ＣＶＤ
法、蒸着法又はスパッタ法により、半導体基板１１上の
記憶素子用ゲート電極１８を含む全面に膜厚が約１５０
ｎｍのタングステンからなる導電膜２２を堆積する。続
いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化
シリコンからなる第５の絶縁膜３６を堆積する。

【０１９２】次に、図２２（ｄ）に示すように、半導体
基板１１上に、記憶回路形成領域１の全面を覆い、且
つ、論理回路形成領域２に論理素子のゲート電極形成用
パターンを持つレジストパターン８８を形成する。この
レジストパターン８８をマスクとして、第５の絶縁膜３
６に対してドライエッチングを行なうことにより、論理
回路形成領域２に、電極形成パターン形状を有する第２
の保護絶縁膜３６ａを形成し、記憶回路形成領域１には
全面に第２の保護絶縁膜３６ｃを形成する。

【０１９３】次に、図２３（ａ）に示すように、レジス
トパターン８８を除去した後、第２の保護絶縁膜３６ａ
及び３６ｃをマスクとして、第３の絶縁膜１６、第２の
ゲート形成膜１７及び導電膜２２に対して異方性のドラ
イエッチングを行なう。このエッチングによって、論理
回路形成領域２には、第３の絶縁膜１６からなるゲート
絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲ
ート電極１７ｂ、導電膜２２からなる上部ゲート電極２
２ａを形成する。このとき、記憶回路形成領域１は、そ
の全面に第２の保護絶縁膜３６ｃが形成されているた
め、導電膜２２等がエッチングされない。以下、論理回
路形成領域２に形成された、ゲート絶縁膜１６ａ、下部
ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲ
ート電極部を論理素子用ゲート電極２４と呼ぶ。

【０１９４】次に、図２３（ｂ）に示すように、半導体
基板１１上に、記憶素子用ゲート電極１８の上側に開口
部８９ａを持つレジストパターン８９を形成した後、レ
ジストパターン８９をマスクとして、第１の保護絶縁膜
３７ａ、導電膜２２及び第２の保護絶縁膜３６ｃに対し
て異方性のドライエッチングを行ない、制御ゲート電極
１７ａを露出する。このエッチングによって、記憶回路
形成領域１には、導電膜２２からなり、記憶素子用ソー
ス拡散層１９及びドレイン拡散層２０と電気的に接続さ
れたコンタクトパッド２２Ａと、コンタクトパッド２２
Ａ上に第５の絶縁膜３６からなる第２の保護絶縁膜３６
ｂとが形成される。このコンタクトパッド２２Ａは、記
憶素子用ソース拡散層１９及びドレイン拡散層２０の各
上面から記憶素子用ゲート電極１８の側面及び上端部に
跨って形成される。

【０１９５】次に、図２３（ｃ）に示すように、レジス
トパターン８９を除去した後、半導体基板１１上の記憶
回路形成領域１をマスクするレジストパターン８５を形
成する。その後、形成したレジストパターン８５及び第
２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４
をマスクとして、半導体基板１１に対してドーズ量が１
×１０¹⁵ｃｍ^-2程度で注入エネルギーが約１０ｋｅＶの
砒素イオンを注入することにより、論理回路形成領域２
に論理素子用ＬＤＤソース拡散層２５と論理素子用ＬＤ
Ｄドレイン拡散層２６とを形成する。

【０１９６】次に、図２３（ｄ）に示すように、レジス
トパターン８５を除去した後、半導体基板１１上に全面
にわたってシリコン酸化膜を堆積し且つエッチバックを
行なって、コンタクトパッド２２Ａの端部側面に酸化シ
リコンからなるパッド用側壁絶縁膜２７Ｃを形成すると
共に、論理素子用ゲート電極２４の側面に酸化シリコン
からなる論理素子用側壁絶縁膜２７Ｂを形成する。続い
て、半導体基板１１上の記憶回路形成領域１をマスクす
るレジストパターン８６を形成した後、レジストパター
ン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲー
ト電極２４及び論理素子用側壁絶縁膜２７Ｂをマスクと
して、半導体基板１１に対してドーズ量が３×１０¹⁵ｃ
ｍ^-2程度で注入エネルギーが約３０ｋｅＶの砒素イオン
を注入することにより、論理回路形成領域２に比較的高
濃度の論理素子用ソース拡散層２９と論理素子用ドレイ
ン拡散層３０とを形成する。

【０１９７】次に、図２４（ａ）に示すように、レジス
トパターン８６を除去した後、蒸着法又はスパッタ法等
により、半導体基板１１上の全面にわたって、コバルト
膜を堆積する。続いて、半導体基板１１及び制御ゲート
電極１７ａのシリコンの露出部分とコバルト膜との間に
シリサイド化反応が生じる程度の熱処理を行なうことに
より、記憶素子用ゲート電極１８の制御ゲート電極１７
ａ、論理素子用ソース拡散層２９及びドレイン拡散層３
０の各上部にコバルトシリサイド層３１を選択的に形成
する。

【０１９８】次に、図２４（ｂ）に示すように、半導体
基板１１上の全面に、例えば酸化シリコンからなる層間
絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶
素子用ゲート電極１８上のコバルトシリサイド層３１、
論理素子用ソース拡散層２９及びドレイン拡散層３０上
のコバルトシリサイド層３１を露出する第１の開口部３
２ａを形成する。続いて、層間絶縁膜３２にコンタクト
パッド２２Ａを露出する第２の開口部３２ｂを形成す
る。

【０１９９】次に、図２４（ｃ）に示すように、層間絶
縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂ
に、蒸着法又はスパッタ法により、例えばタングステン
からなる金属膜を充填して、制御ゲート電極１７ａ、記
憶素子用ソース拡散層１９及び記憶素子用ドレイン拡散
層２０、並びに論理素子用ソース拡散層２９及び論理素
子用ドレイン拡散層３０とそれぞれ電気的な接続を取る
コンタクト３３を形成する。このとき、制御ゲート電極
１７ａ、論理素子用ソース拡散層２９及びドレイン拡散
層３０は、コバルトシリサイド層３１を介してコンタク
ト３３に接続される。また、記憶素子用ソース拡散層１
９及びドレイン拡散層２０は、コンタクトパッド２２Ａ
を介してコンタクト３３に接続される。

【０２００】以上説明したように、第６の実施形態に係
る半導体記憶装置の製造方法は、第４の実施形態と同様
の効果を得られる上に、第１の保護絶縁膜３７ａに酸化
シリコンを用い、且つ、記憶素子用側壁絶縁膜３５に窒
化シリコンを用いることを特徴とする。これにより、図
２３（ｂ）に示す制御ゲート電極１７ａの露出工程にお
いて、コンタクトパッド２２Ａを形成する際のマスクの
位置合わせのマージンを拡大できる。ここで、マスクの
位置合わせのマージンを拡大できる効果を図面に基づい
て説明する。

【０２０１】図２５（ａ）は第６の実施形態に係る半導
体記憶装置の記憶素子用のコンタクトパッドのパターニ
ング工程を模式的に表わしており、図２５（ｂ）は比較
用のパターニング工程を表わしている。なお、図２５
（ａ）及び図２５（ｂ）において、図２３（ａ）〜図２
３（ｄ）に示す構成部材と同一の構成部材には同一の符
号を付すことにより説明を省略する。

【０２０２】まず、図２３（ｂ）に示すパターニング工
程において、図２５（ａ）に示すように、マスク位置が
図面の右方向にずれたとする。しかしながら、本実施形
態においては、記憶素子用壁絶縁膜３５と、制御ゲート
電極１７ａ上の第１の保護絶縁膜３７ａとは、膜の組成
の違いによってエッチングレートが異なるため、第１の
保護絶縁膜３７ａの除去時に記憶素子用側壁絶縁膜３５
が除去されることがなく、コンタクトパッド２２Ａを形
成する際のマスク合わせのマージンが拡大することにな
る。

【０２０３】一方、図２５（ｂ）に示すように、記憶素
子用側壁絶縁膜３５Ｂと第１の保護絶縁膜３７ａとが同
一の組成であるような場合、例えば共に酸化シリコンか
らなる場合には、両者のエッチングレートは共に等し
い。その結果、第１の保護絶縁膜３７ａを除去するのと
同時に記憶素子用側壁絶縁膜３５Ｂも除去されてしまう
ため、不具合の原因となる。

【０２０４】なお、第２〜第６の各実施形態において
も、記憶素子用側壁絶縁膜と、制御ゲート電極１７ａ上
の第１の保護絶縁膜との組成をエッチング選択比が大き
い構成とすることにより、第６の実施形態と同等の効果
を得ることができる。

【０２０５】（第７の実施形態）以下、本発明の第７の
実施形態について図面を参照しながら説明する。

【０２０６】図２６〜図２９は本発明の第７の実施形態
に係る半導体記憶装置の製造方法の工程順の断面構成を
示している。ここでも、第１の実施形態と同様に、論理
回路形成領域のトランジスタをＮチャネルトランジスタ
のみとし、Ｐチャネルトランジスタを省略する。

【０２０７】第７の実施形態は、記憶素子及び論理素子
を覆う絶縁膜と層間絶縁膜とのエッチング選択比を大き
くすることにより、セルフアラインコンタクト（ＳＡ
Ｃ）構造を可能とすることを特徴とする。

【０２０８】まず、図２６（ａ）に示すように、シリコ
ンからなる半導体基板１１上に、酸化シリコンが埋め込
まれてなる素子分離領域１２によって、記憶回路形成領
域１と論理回路形成領域２とに区画する。その後、半導
体基板１１上の全面に、例えば熱酸化法により膜厚が約
９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積
し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２
５０ｎｍの多結晶シリコンからなる第１のゲート形成膜
１４を堆積する。

【０２０９】次に、図２６（ｂ）に示すように、第１の
ゲート形成膜１４の上に全面にわたってシリコン酸化
膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわ
ゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５
を形成する。その後、第２の絶縁膜１５上に記憶回路形
成領域１を覆うレジストパターン８０を形成した後、レ
ジストパターン８０をマスクとして、論理回路形成領域
２に形成されている第１の絶縁膜１３、第１のゲート形
成膜１４及び第２の絶縁膜１５を除去する。

【０２１０】次に、図２６（ｃ）に示すように、レジス
トパターン８０を除去した後、半導体基板１１上の論理
回路形成領域２に、例えば熱酸化法により膜厚が１０ｎ
ｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形
成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５
及び第３の絶縁膜１６上に全面にわたって膜厚が約１０
０ｎｍの多結晶シリコンからなる第２のゲート形成膜１
７を堆積する。その後、第２のゲート形成膜１７にドー
ズ量が約５×１０¹⁵ｃｍ^-2の燐（Ｐ）イオンを注入し
て、該第２のゲート形成膜１７にＮ型の導電性を持たせ
る。なお、この燐イオン注入の際、Ｐチャネルトランジ
スタ領域の第２のゲート形成膜（図示せず）上はレジス
トマスクで覆っておき、別工程でＰ型の不純物を注入し
てＰ型の導電性を持たせても良い。

【０２１１】次に、図２６（ｄ）に示すように、例えば
ＣＶＤ法により、第２のゲート形成膜１７上に全面にわ
たって、膜厚が約２００ｎｍの窒化シリコンからなる第
４の絶縁膜３４を堆積する。

【０２１２】次に、図２６（ｅ）に示すように、第４の
絶縁膜３４上に、記憶回路形成領域１をマスクするレジ
ストパターン８２を形成した後、レジストパターン８２
をマスクとして論理回路形成領域２に含まれる第４の絶
縁膜３４を除去する。

【０２１３】次に、図２７（ａ）に示すように、レジス
トパターン８２を除去した後、論理回路形成領域２の全
面を覆い、且つ記憶回路形成領域１に記憶素子のゲート
電極形成用パターンを有するレジストパターン８１を形
成する。その後、レジストパターン８１をマスクとし
て、第１の絶縁膜１３、第１のゲート形成膜１４、第２
の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁
膜３４に対して異方性のドライエッチングを行なって、
記憶回路形成領域１に、第１の絶縁膜１３からなるトン
ネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮
遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶
縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲー
ト電極１７ａ及び第４の絶縁膜３４からなる第１の保護
絶縁膜３４ａを形成する。ここでも、トンネル絶縁膜１
３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制
御ゲート電極１７ａからなるゲート電極部を記憶素子用
ゲート電極１８と呼ぶ。

【０２１４】続いて、レジストパターン８１をマスクと
し、半導体基板１１に対してドーズ量が２×１０¹⁵ｃｍ
^-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注
入することにより、半導体基板１１の記憶回路形成領域
１における記憶素子用ゲート電極１８の側方部分に記憶
素子用ソース拡散層１９と記憶素子用ドレイン拡散層２
０とを選択的に形成する。この後、レジストパターン８
１を除去した後、トンネル絶縁膜１３ａのイオン注入に
よる膜質の劣化を回復させてその物理特性を改善するた
めに、記憶素子用ソース拡散層１９及びドレイン拡散層
２０が形成された半導体基板１１に対して約９００℃の
熱処理を行なう。

【０２１５】次に、図２７（ｂ）に示すように、ＣＶＤ
法により、半導体基板１１上に全面にわたってシリコン
窒化膜を堆積し且つエッチバックを行なうことにより、
記憶素子用ゲート電極１８のゲート長方向の側面に、窒
化シリコンからなる記憶素子用側壁絶縁膜３５を形成す
る。

【０２１６】次に、図２７（ｃ）に示すように、ＣＶＤ
法、蒸着法又はスパッタ法により、半導体基板１１上の
記憶素子用ゲート電極１８を含む全面に膜厚が約１５０
ｎｍのタングステンからなる導電膜２２を堆積する。続
いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化
シリコンからなる第５の絶縁膜３６を堆積する。

【０２１７】次に、図２７（ｄ）に示すように、半導体
基板１１上に、記憶回路形成領域１の全面を覆い、且
つ、論理回路形成領域２に論理素子のゲート電極形成用
パターンを持つレジストパターン８８を形成する。この
レジストパターン８８をマスクとして、第５の絶縁膜３
６に対してドライエッチングを行なうことにより、論理
回路形成領域２に、電極形成パターン形状を有する第２
の保護絶縁膜３６ａを形成し、記憶回路形成領域１には
全面に第２の保護絶縁膜３６ｃを形成する。

【０２１８】次に、図２８（ａ）に示すように、レジス
トパターン８８を除去した後、第２の保護絶縁膜３６ａ
及び３６ｃをマスクとして、第３の絶縁膜１６、第２の
ゲート形成膜１７及び導電膜２２に対して異方性のドラ
イエッチングを行なう。このエッチングによって、論理
回路形成領域２には、第３の絶縁膜１６からなるゲート
絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲ
ート電極１７ｂ、導電膜２２からなる上部ゲート電極２
２ａを形成する。このとき、記憶回路形成領域１は、そ
の全面に第２の保護絶縁膜３６ｃが形成されているた
め、導電膜２２等がエッチングされない。以下、論理回
路形成領域２に形成された、ゲート絶縁膜１６ａ、下部
ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲ
ート電極部を論理素子用ゲート電極２４と呼ぶ。

【０２１９】次に、図２８（ｂ）に示すように、半導体
基板１１上に、記憶素子用ゲート電極１８の上側に開口
部８９ａを持つレジストパターン８９を形成した後、レ
ジストパターン８９をマスクとして、第１の保護絶縁膜
３４ａ、導電膜２２及び第２の保護絶縁膜３６ｃに対し
て異方性のドライエッチングを行ない、制御ゲート電極
１７ａを露出する。このエッチングによって、記憶回路
形成領域１には、導電膜２２からなり、記憶素子用ソー
ス拡散層１９及びドレイン拡散層２０と電気的に接続さ
れたコンタクトパッド２２Ａと、コンタクトパッド２２
Ａ上に第５の絶縁膜３６からなる第２の保護絶縁膜３６
ｂとが形成される。このコンタクトパッド２２Ａは、記
憶素子用ソース拡散層１９及びドレイン拡散層２０の各
上面から記憶素子用ゲート電極１８の側面及び上端部に
跨って形成される。

【０２２０】次に、図２８（ｃ）に示すように、レジス
トパターン８９を除去した後、半導体基板１１上の記憶
回路形成領域１をマスクするレジストパターン８５を形
成する。その後、レジストパターン８５及び第２の保護
絶縁膜３６ａを含む論理素子用ゲート電極２４をマスク
として、半導体基板１１に対してドーズ量が１×１０ ¹⁵
ｃｍ^-2程度で注入エネルギーが約１０ｋｅＶの砒素イオ
ンを注入することにより、論理回路形成領域２に論理素
子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイ
ン拡散層２６とを形成する。

【０２２１】次に、図２８（ｄ）に示すように、レジス
トパターン８５を除去した後、半導体基板１１上に全面
にわたってシリコン窒化膜を堆積し且つエッチバックを
行なって、コンタクトパッド２２Ａの端部側面に窒化シ
リコンからなるパッド用側壁絶縁膜４０Ａを形成すると
共に、論理素子用ゲート電極２４の側面に窒化シリコン
からなる論理素子用側壁絶縁膜４０Ｂを形成する。続い
て、半導体基板１１上の記憶回路形成領域１をマスクす
るレジストパターン８６を形成した後、レジストパター
ン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲー
ト電極２４及び論理素子用側壁絶縁膜４０Ｂをマスクと
して、半導体基板１１に対してドーズ量が３×１０¹⁵ｃ
ｍ^-2程度で注入エネルギーが約３０ｋｅＶの砒素イオン
を注入することにより、論理回路形成領域２に比較的高
濃度の論理素子用ソース拡散層２９と論理素子用ドレイ
ン拡散層３０とを形成する。

【０２２２】次に、図２９（ａ）に示すように、レジス
トパターン８６を除去した後、蒸着法又はスパッタ法等
により、半導体基板１１上の全面にわたって、コバルト
膜を堆積する。続いて、半導体基板１１及び制御ゲート
電極１７ａのシリコンの露出部分とコバルト膜との間に
シリサイド化反応が生じる程度の熱処理を行なうことに
より、記憶素子用ゲート電極１８の制御ゲート電極１７
ａ、論理素子用ソース拡散層２９及びドレイン拡散層３
０の各上部にコバルトシリサイド層３１を形成する。

【０２２３】次に、図２９（ｂ）に示すように、半導体
基板１１上の全面に、例えば酸化シリコンからなる層間
絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶
素子用ゲート電極１８上のコバルトシリサイド層３１、
論理素子用ソース拡散層２９及びドレイン拡散層３０上
のコバルトシリサイド層３１を露出する第１の開口部３
２ａを形成する。続いて、層間絶縁膜３２に、コンタク
トパッド２２Ａを露出する第２の開口部３２ｂを形成す
る。

【０２２４】次に、図２９（ｃ）に示すように、層間絶
縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂ
に、蒸着法又はスパッタ法により、例えばタングステン
からなる金属膜を充填して、制御ゲート電極１７ａ、記
憶素子用ソース拡散層１９及び記憶素子用ドレイン拡散
層２０、並びに論理素子用ソース拡散層２９及び論理素
子用ドレイン拡散層３０とそれぞれ電気的な接続を取る
コンタクト３３を形成する。このとき、制御ゲート電極
１７ａ、論理素子用ソース拡散層２９及びドレイン拡散
層３０は、コバルトシリサイド層３１を介してコンタク
ト３３に接続される。また、記憶素子用ソース拡散層１
９及びドレイン拡散層２０は、コンタクトパッド２２Ａ
を介してコンタクト３３に接続される。

【０２２５】このように、第７の実施形態は、第４の実
施形態と同様に、論理素子用ゲート電極２４はハードマ
スクである第１の保護絶縁膜３６ａによりパターニング
を行ない、コンタクトパッド２２Ａはレジストパターン
８９によりパターニングを行なうため、パターニングの
精度を向上できる。

【０２２６】その上、図２９（ｂ）に示すコンタクトホ
ール形成工程において、層間絶縁膜３２の論理素子形成
領域２に第１の開口部３２ａを形成する際に、論理素子
用ゲート電極２４は、上面が窒化シリコンからなる第２
の保護絶縁膜３６ａにより覆われ、且つ、側面が窒化シ
リコンからなる論理素子用側壁絶縁膜４０Ｂにより覆わ
れているため、第１の開口部３２ａを論理素子用ゲート
電極２４の側部と重なるように、すなわち自己整合的に
形成できる。

【０２２７】同様に、層間絶縁膜３２の記憶素子形成領
域１においても、コンタクトパッド２２Ａは、上面が窒
化シリコンからなる第２の保護絶縁膜３６ｂにより覆わ
れ、且つ、側面が窒化シリコンからなるパッド用側壁絶
縁膜４０Ａにより覆われているため、第１の開口部３２
ａをコンタクトパッド２２Ａの側部と重なるように形成
できる。従って、記憶回路形成領域１及び論理回路形成
領域２においてコンタクト３３のマスク合わせのマージ
ンを大幅に拡大でき、セルフアラインコンタクトとして
形成できるため、チップ面積をさらに縮小することがで
きる。

【０２２８】なお、第１〜７の各実施形態においても、
記憶素子及び論理素子の各ゲート電極の上面及び側面に
形成される絶縁膜と層間絶縁膜とに対して、互いに異な
る組成で且つエッチング選択比を大きくできる材料を用
いると、第７の実施形態と同様にチップ面積の縮小化が
容易となる。一例を挙げると、第２の実施形態におい
て、図７（ｃ）の論理素子用側壁絶縁膜２７Ｂ及びパッ
ド用側壁絶縁膜２７Ｃを共に窒化シリコンにより形成す
ればよい。

【０２２９】（第８の実施形態）以下、本発明の第８の
実施形態について図面を参照しながら説明する。

【０２３０】図３０〜図３３は本発明の第８の実施形態
に係る半導体記憶装置の製造方法の工程順の断面構成を
示している。ここでも、第１の実施形態と同様に、論理
回路形成領域のトランジスタをＮチャネルトランジスタ
のみとし、Ｐチャネルトランジスタを省略する。

【０２３１】第８の実施形態は、記憶素子及び論理素子
の各ゲート電極の上面及び側面に形成される絶縁膜と層
間絶縁膜との組成が異なることと、第２のゲート形成膜
と導電膜を用いて、ポリメタルゲートである論理素子用
ゲート電極２４と抵抗素子４２とを同一の工程で形成す
ることとを特徴とする。

【０２３２】まず、図３０（ａ）に示すように、シリコ
ンからなる半導体基板１１上に、酸化シリコンが埋め込
まれてなる素子分離領域１２によって、記憶回路形成領
域１と論理回路形成領域２とに区画する。その後、半導
体基板１１上の全面に、例えば熱酸化法により膜厚が約
９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積
し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２
５０ｎｍの多結晶シリコンからなる第１のゲート形成膜
１４を堆積する。

【０２３３】次に、図３０（ｂ）に示すように、第１の
ゲート形成膜１４の上に全面にわたってシリコン酸化
膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわ
ゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５
を形成する。その後、第２の絶縁膜１５上に記憶回路形
成領域１を覆うレジストパターン８０を形成した後、レ
ジストパターン８０をマスクとして、論理回路形成領域
２に形成されている第１の絶縁膜１３、第１のゲート形
成膜１４及び第２の絶縁膜１５を除去する。

【０２３４】次に、図３０（ｃ）に示すように、レジス
トパターン８０を除去した後、半導体基板１１上の論理
回路形成領域２に、例えば熱酸化法により膜厚が１０ｎ
ｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形
成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５
及び第３の絶縁膜１６上に全面にわたって膜厚が約１０
０ｎｍの多結晶シリコンからなる第２のゲート形成膜１
７を堆積する。その後、第２のゲート形成膜１７にドー
ズ量が約５×１０¹⁵ｃｍ^-2の燐（Ｐ）イオンを注入し
て、該第２のゲート形成膜１７にＮ型の導電性を持たせ
る。なお、この燐イオン注入の際、Ｐチャネルトランジ
スタ領域の第２のゲート形成膜（図示せず）上はレジス
トマスクで覆っておき、別工程でＰ型の不純物を注入し
てＰ型の導電性を持たせても良い。

【０２３５】次に、図３０（ｄ）に示すように、例えば
ＣＶＤ法により、第２のゲート形成膜１７上に全面にわ
たって、膜厚が約２００ｎｍの窒化シリコンからなる第
４の絶縁膜３４を堆積する。

【０２３６】次に、図３０（ｅ）に示すように、第４の
絶縁膜３４上に、記憶回路形成領域１及び論理回路形成
領域２内の素子分離領域１２における抵抗素子形成領域
をマスクするレジストパターン９１を形成した後、レジ
ストパターン９１をマスクとして第４の絶縁膜３４を除
去する。これにより、論理回路形成領域２内の素子分離
領域１２には第４の絶縁膜３４からなる抵抗保護絶縁膜
３４ｂが形成される。

【０２３７】次に、図３１（ａ）に示すように、レジス
トパターン９１を除去した後、論理回路形成領域２の全
面を覆い、且つ記憶回路形成領域１に記憶素子のゲート
電極形成用パターンを有するレジストパターン８１を形
成する。その後、レジストパターン８１をマスクとし
て、第１の絶縁膜１３、第１のゲート形成膜１４、第２
の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁
膜３４に対して異方性のドライエッチングを行なって、
記憶回路形成領域１に第７の実施形態と同様な構成を持
つ記憶素子用ゲート電極１８を形成する。

【０２３８】続いて、レジストパターン８１をマスクと
し、半導体基板１１に対してドーズ量が２×１０¹⁵ｃｍ
^-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注
入することにより、半導体基板１１の記憶回路形成領域
１における記憶素子用ゲート電極１８の側方部分に記憶
素子用ソース拡散層１９と記憶素子用ドレイン拡散層２
０とを選択的に形成する。この後、レジストパターン８
１を除去した後、トンネル絶縁膜１３ａのイオン注入に
よる膜質の劣化を回復させてその物理特性を改善するた
めに、記憶素子用ソース拡散層１９及びドレイン拡散層
２０が形成された半導体基板１１に対して約９００℃の
熱処理を行なう。

【０２３９】次に、図３１（ｂ）に示すように、ＣＶＤ
法により、半導体基板１１上に全面にわたってシリコン
窒化膜を堆積し且つエッチバックを行なうことにより、
記憶素子用ゲート電極１８のゲート長方向の側面に、窒
化シリコンからなる記憶素子用側壁絶縁膜３５を形成す
る。このとき、抵抗保護絶縁膜３４ｂの側面にも窒化シ
リコンからなる側壁絶縁膜３５ａが形成される。

【０２４０】次に、図３１（ｃ）に示すように、ＣＶＤ
法、蒸着法又はスパッタ法により、半導体基板１１上の
記憶素子用ゲート電極１８及び抵抗保護絶縁膜３４ｂを
含む全面に膜厚が約１５０ｎｍのタングステンからなる
導電膜２２を堆積する。続いて、該導電膜２２の上に、
膜厚が約１００ｎｍの窒化シリコンからなる第５の絶縁
膜３６を堆積する。

【０２４１】次に、図３１（ｄ）に示すように、半導体
基板１１上に、記憶回路形成領域１の全面を覆い、且
つ、論理回路形成領域２に論理素子のゲート電極形成用
パターンと、抵抗素子の端子形成用パターンであって抵
抗保護絶縁膜３４ｂの両端部の上方をそれぞれ跨ぐパタ
ーンとを有するレジストパターン９２を形成する。この
レジストパターン９２をマスクとして、第５の絶縁膜３
６に対してドライエッチングを行なうことにより、論理
回路形成領域２に、電極形成パターン形状を有する第２
の保護絶縁膜３６ａと抵抗端子形成パターンを有する第
２の保護絶縁膜３６ｄとを形成し、記憶回路形成領域１
には全面に第２の保護絶縁膜３６ｃを形成する。

【０２４２】次に、図３２（ａ）に示すように、レジス
トパターン９２を除去した後、第２の保護絶縁膜３６
ａ、３６ｃ及び３６ｄをマスクとして、第３の絶縁膜１
６、第２のゲート形成膜１７及び導電膜２２に対して異
方性のドライエッチングを行なう。このエッチングによ
って、論理回路形成領域２には、第７の実施形態と同様
な構成を持つ論理素子用ゲート電極２４を形成すると共
に、第２のゲート形成膜１７からなる抵抗素子本体１７
ｃ及び該抵抗素子本体１７ｃの両端部とそれぞれ接触す
る導電膜２２からなる抵抗端子２２ｃにより構成された
抵抗素子４２を形成する。

【０２４３】次に、図３２（ｂ）に示すように、半導体
基板１１上に、記憶素子用ゲート電極１８の上側に開口
部８９ａを持つレジストパターン８９を形成した後、レ
ジストパターン８９をマスクとして、第１の保護絶縁膜
３４ａ、導電膜２２及び第２の保護絶縁膜３６ｃに対し
て異方性のドライエッチングを行ない、制御ゲート電極
１７ａを露出する。このエッチングによって、記憶回路
形成領域１には、導電膜２２からなり、記憶素子用ソー
ス拡散層１９及びドレイン拡散層２０と電気的に接続さ
れたコンタクトパッド２２Ａと、コンタクトパッド２２
Ａ上に第５の絶縁膜３６からなる第２の保護絶縁膜３６
ｂとが形成される。このコンタクトパッド２２Ａは、記
憶素子用ソース拡散層１９及びドレイン拡散層２０の各
上面から記憶素子用ゲート電極１８の側面及び上端部に
跨って形成される。

【０２４４】次に、図３２（ｃ）に示すように、レジス
トパターン８９を除去した後、半導体基板１１上の記憶
回路形成領域１をマスクするレジストパターン８５を形
成する。その後、レジストパターン８５及び第２の保護
絶縁膜３６ａを含む論理素子用ゲート電極２４をマスク
として、半導体基板１１に対してドーズ量が１×１０ ¹⁵
ｃｍ^-2程度で注入エネルギーが約１０ｋｅＶの砒素イオ
ンを注入することにより、論理回路形成領域２に論理素
子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイ
ン拡散層２６とを形成する。

【０２４５】次に、図３２（ｄ）に示すように、レジス
トパターン８５を除去した後、半導体基板１１上に全面
にわたってシリコン窒化膜を堆積し且つエッチバックを
行なって、コンタクトパッド２２Ａの端部側面に窒化シ
リコンからなるパッド用側壁絶縁膜４０Ａを形成すると
共に、論理素子用ゲート電極２４の側面に窒化シリコン
からなる論理素子用側壁絶縁膜４０Ｂを形成する。続い
て、半導体基板１１上の記憶回路形成領域１をマスクす
るレジストパターン８６を形成した後、レジストパター
ン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲー
ト電極２４及び論理素子用側壁絶縁膜４０Ｂをマスクと
して、半導体基板１１に対してドーズ量が３×１０¹⁵ｃ
ｍ^-2程度で注入エネルギーが約３０ｋｅＶの砒素イオン
を注入することにより、論理回路形成領域２に比較的高
濃度の論理素子用ソース拡散層２９と論理素子用ドレイ
ン拡散層３０とを形成する。

【０２４６】次に、図３３（ａ）に示すように、レジス
トパターン８６を除去した後、蒸着法又はスパッタ法等
により、半導体基板１１上の全面にわたって、コバルト
膜を堆積する。続いて、半導体基板１１及び制御ゲート
電極１７ａのシリコンの露出部分とコバルト膜との間に
シリサイド化反応が生じる程度の熱処理を行なうことに
より、記憶素子用ゲート電極１８の制御ゲート電極１７
ａ、論理素子用ソース拡散層２９及びドレイン拡散層３
０の各上部にコバルトシリサイド層３１を形成する。

【０２４７】次に、図３３（ｂ）に示すように、半導体
基板１１上の全面に、例えば酸化シリコンからなる層間
絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶
素子用ゲート電極１８上のコバルトシリサイド層３１、
論理素子用ソース拡散層２９及びドレイン拡散層３０上
のコバルトシリサイド層３１を露出する第１の開口部３
２ａを形成する。続いて、層間絶縁膜３２に、コンタク
トパッド２２Ａと抵抗端子２２ｃとを露出する第２の開
口部３２ｂを形成する。

【０２４８】次に、図３３（ｃ）に示すように、層間絶
縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂ
に、蒸着法又はスパッタ法により、例えばタングステン
からなる金属膜を充填して、制御ゲート電極１７ａ、記
憶素子用ソース拡散層１９、ドレイン拡散層２０、論理
素子用ソース拡散層２９、論理素子用ドレイン拡散層３
０及び抵抗端子２２ｃとそれぞれ電気的な接続を取るコ
ンタクト３３を形成する。このとき、制御ゲート電極１
７ａ、論理素子用ソース拡散層２９及びドレイン拡散層
３０は、コバルトシリサイド層３１を介してコンタクト
３３に接続される。記憶素子用ソース拡散層１９及びド
レイン拡散層２０は、コンタクトパッド２２Ａを介して
コンタクト３３に接続される。さらに、抵抗素子本体１
７ｃは、抵抗端子２２ｃを介してコンタクト３３に接続
される。

【０２４９】このように、第８の実施形態によると、第
７の実施形態と同様のチップ面積の縮小化の効果を得ら
れる上に、図３２（ａ）のパターニング工程に示すよう
に、論理素子用ゲート電極２４として、多結晶シリコン
である第２のゲート形成膜１７からなる下部ゲート電極
１７ｂ上に、タングステンである導電膜２２からなる上
部ゲート電極２２ａが形成されたポリメタルゲートが形
成される。また、抵抗素子形成領域の第２のゲート形成
膜１７の上に第４の絶縁膜３４からなる抵抗保護絶縁膜
３４ｂ及び第５の絶縁膜３６からなる第２の保護絶縁膜
３６ｄを設けることにより、第２のゲート形成膜１７か
らなる抵抗素子本体１７ｃを形成できる。このとき、抵
抗保護絶縁膜３４ｂは、抵抗素子本体１７ｃ上に導電膜
２２が堆積されることを防ぐマスクとしても機能する。
従って、ポリメタルゲートと該ポリメタルゲートを構成
する多結晶シリコンのみからなる抵抗素子４２を同一の
工程で形成できるので、抵抗素子４２から導電膜２２を
除去する工程が不要となる。

【０２５０】なお、第８の実施形態においては、抵抗素
子４２を論理回路領域２に形成したが、記憶回路形成領
域１の素子分離領域に形成してもよい。

【０２５１】また、第１〜第８の各実施形態において、
第１のゲート形成膜１４又は第２のゲート形成膜１７に
多結晶シリコンを用いたが、多結晶シリコンの代わりに
非晶質シリコンを用いてもよい。

【０２５２】また、第１〜第８の各実施形態において、
論理回路形成領域２に論理素子用ＬＤＤソース拡散層２
５と論理素子用ＬＤＤドレイン拡散層２６とを形成した
が、これらの拡散層２５、２６に代えて、より高濃度の
論理素子用エクステンションソース拡散層と論理素子用
エクステンションドレイン拡散層とをそれぞれ形成して
もよい。

【０２５３】また、コンタクトパッド２２Ａ及び論理素
子用ゲート電極２４を同時に形成するための導電膜２２
としてタングステンを用いたが、これに限られず、例え
ば、チタンや窒化チタンでもよく、タングステン又はチ
タンを含む合金であってもよい。また、金属シリサイド
膜であってもよい。

【０２５４】また、コバルトシリサイド層３１のコバル
トの代わりに、チタンやニッケルを用いてもよい。

【０２５５】

【発明の効果】本発明に係る半導体記憶装置及びその製
造方法によると、記憶素子がシリコンからなる第１及び
第２のゲート形成膜から構成されており、金属膜を含ま
ないため、トンネル絶縁膜に対する膜質改善用の熱処理
を行なえる。その結果、記憶素子と論理素子との混載型
の半導体記憶装置であっても、記憶素子のトンネル絶縁
膜の信頼性を向上することができる。

【０２５６】また、論理素子のゲート電極が、記憶回路
部のコンタクトパッドを構成する導電膜と同一の組成を
持つため、工程を増加させることなく記憶素子と論理素
子との低抵抗化及び面積の縮小化を実現できる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。

【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。

【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。

【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図５】（ａ）〜（ｅ）は本発明の第２の実施形態に係
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。

【図６】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。

【図７】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。

【図８】（ａ）及び（ｂ）は本発明の第２の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図９】（ａ）〜（ｅ）は本発明の第３の実施形態に係
る半導体記憶装置の製造方法を示す工程順の構成断面図
である。

【図１０】（ａ）〜（ｄ）は本発明の第３の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図１１】（ａ）〜（ｄ）は本発明の第３の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図１２】（ａ）〜（ｃ）は本発明の第３の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図１３】（ａ）〜（ｅ）は本発明の第４の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図１４】（ａ）〜（ｄ）は本発明の第４の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図１５】（ａ）〜（ｄ）は本発明の第４の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図１６】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図１７】（ａ）〜（ｅ）は本発明の第５の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図１８】（ａ）〜（ｄ）は本発明の第５の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図１９】（ａ）〜（ｄ）は本発明の第５の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図２０】（ａ）〜（ｃ）は本発明の第５の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図２１】（ａ）〜（ｅ）は本発明の第６の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図２２】（ａ）〜（ｄ）は本発明の第６の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図２３】（ａ）〜（ｄ）は本発明の第６の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図２４】（ａ）〜（ｃ）は本発明の第６の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図２５】（ａ）及び（ｂ）は半導体記憶装置の製造方
法における記憶素子用のコンタクトパッドのパターニン
グ工程を模式的に示し、（ａ）は本発明の第６の実施形
態に係る構成断面図であり、（ｂ）は比較用の構成断面
図である。

【図２６】（ａ）〜（ｅ）は本発明の第７の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図２７】（ａ）〜（ｄ）は本発明の第７の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図２８】（ａ）〜（ｄ）は本発明の第７の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図２９】（ａ）〜（ｃ）は本発明の第７の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図３０】（ａ）〜（ｅ）は本発明の第８の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図３１】（ａ）〜（ｄ）は本発明の第８の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図３２】（ａ）〜（ｄ）は本発明の第８の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図３３】（ａ）〜（ｃ）は本発明の第８の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図３４】（ａ）〜（ｄ）は従来の半導体記憶装置の製
造方法を示す工程順の構成断面図である。

【図３５】（ａ）〜（ｄ）は半導体記憶装置の製造方法
を示す工程順の構成断面図である。

【図３６】（ａ）〜（ｄ）は従来の半導体記憶装置の製
造方法を示す工程順の構成断面図である。

【符号の説明】

１ 記憶回路形成領域（記憶回路部） ２ 論理回路形成領域（論理回路部） １１ 半導体基板 １２ 素子分離領域 １３ 第１の絶縁膜 １３ａ トンネル絶縁膜 １４ 第１のゲート形成膜 １４ａ 浮遊ゲート電極 １５ 第２の絶縁膜 １５ａ 容量絶縁膜 １６ 第３の絶縁膜 １６ａ ゲート絶縁膜 １７ 第２のゲート形成膜 １７ａ 制御ゲート電極 １７ｂ 下部ゲート電極 １７ｃ 抵抗素子本体 １８ 記憶素子用ゲート電極 １９ 記憶素子用ソース拡散層 ２０ 記憶素子用ドレイン拡散層 ２１ 第１の保護絶縁膜（第４の絶縁膜） ２１ａ 側壁保護絶縁膜 ２２ 導電膜（タングステン） ２２ａ 上部ゲート電極 ２２ｂ 導電膜の残渣 ２２ｃ 抵抗端子 ２２Ａ コンタクトパッド ２３ 第５の絶縁膜 ２３ａ 第２の保護絶縁膜 ２４ 論理素子用ゲート電極 ２４Ａ 論理素子用ゲート電極 ２５ 論理素子用ＬＤＤソース拡散層 ２６ 論理素子用ＬＤＤドレイン拡散層 ２７Ａ 記憶素子用側壁絶縁膜 ２７Ｂ 論理素子用側壁絶縁膜 ２７Ｃ パッド用側壁絶縁膜 ２８ 構成物 ２９ 論理素子用ソース拡散層 ３０ 論理素子用ドレイン拡散層 ３１ コバルトシリサイド層 ３２ 層間絶縁膜 ３３ コンタクト ３４ 第４の絶縁膜 ３４ａ 第１の保護絶縁膜 ３４ｂ 抵抗保護絶縁膜 ３５ 記憶素子用側壁絶縁膜 ３５ａ 側壁絶縁膜 ３５Ｂ 記憶素子用側壁絶縁膜 ３６ 第５の絶縁膜 ３６ａ 第２の保護絶縁膜 ３６ｂ 第２の保護絶縁膜 ３６ｃ 第２の保護絶縁膜 ３６ｄ 第２の保護絶縁膜 ３７ 第４の絶縁膜 ３７ａ 第１の保護絶縁膜 ３８ 記憶素子用側壁絶縁膜 ４０Ａ パッド用側壁絶縁膜 ４０Ｂ 論理素子用側壁絶縁膜 ４２ 抵抗素子 ８０ レジストパターン ８１ レジストパターン ８２ レジストパターン ８３ レジストパターン ８４ レジストパターン ８５ レジストパターン ８６ レジストパターン ８７ レジストパターン ８８ レジストパターン ８９ レジストパターン ９０ レジストパターン ９１ レジストパターン ９２ レジストパターン

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP02 EP23 EP55 GA02 GA09 JA04 JA35 JA39 MA03 MA06 MA16 MA19 NA01 PR03 PR06 PR10 PR28 PR36 PR43 PR53 PR57 ZA05 ZA06 ZA07 ZA12 5F101 BA01 BA07 BA29 BA36 BB05 BD02 BD24 BD27 BH13 BH14 BH19 BH21

Claims (27)

【特許請求の範囲】
1. 【請求項１】 一の半導体基板上に形成され、トンネル
   絶縁膜を有する記憶素子を含む記憶回路部と、論理素子
   を含む論理回路部とを備えた半導体記憶装置であって、 前記記憶素子は、ゲート形成膜からなる制御ゲート電極
   を含む記憶素子用ゲート電極を有し、 前記論理素子は、前記ゲート形成膜からなる下部ゲート
   電極と該下部ゲート電極上に形成された金属膜を含む導
   電膜からなる上部ゲート電極とにより構成される論理素
   子用ゲート電極を有し、 前記記憶素子用ゲート電極は、非金属膜により構成され
   ていることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、 前記記憶素子は、前記制御ゲート電極上にシリサイド膜
   を有していることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１または２に記載の半導体記憶装
   置において、 前記記憶素子は、ソース拡散層及びドレイン拡散層と、
   前記ソース拡散層及びドレイン拡散層とそれぞれ電気的
   に接続されたコンタクトパッドとを有しており、 前記コンタクトパッドは、前記上部ゲート電極と同一の
   前記導電膜からなることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１〜３のうちのいずれか１項に記
   載の半導体記憶装置において、 前記制御ゲート電極の上面には、第１の保護絶縁膜が形
   成されており、 前記制御ゲート電極の側面には、前記第１の保護絶縁膜
   に対してエッチング選択比が大きく且つエッチングレー
   トが小さい記憶素子用側壁絶縁膜が形成されていること
   を特徴とする半導体記憶装置。
5. 【請求項５】 請求項３又は４に記載の半導体記憶装置
   において、 前記記憶素子の前記ソース拡散層及びドレイン拡散層
   は、前記半導体基板における前記記憶素子用ゲート電極
   の側方部分に形成されており、 前記コンタクトパッドは、前記ソース拡散層及びドレイ
   ン拡散層の各上面から前記記憶素子用ゲート電極の側面
   及び上端部に跨って形成されていることを特徴とする半
   導体記憶装置。
6. 【請求項６】 請求項３〜５のうちのいずれか１項に記
   載の半導体記憶装置において、 前記コンタクトパッドの上面及び端部側面には、第２の
   保護絶縁膜及びパッド用側壁絶縁膜がそれぞれ形成され
   ており、 前記論理素子用ゲート電極の上面及び側面には、前記第
   ２の保護絶縁膜及び論理素子用側壁絶縁膜がそれぞれ形
   成されており、 前記第２の保護絶縁膜は第１の絶縁膜からなり、 前記パッド用側壁絶縁膜及び論理素子用側壁絶縁膜は、
   第２の絶縁膜からなることを特徴とする半導体記憶装
   置。
7. 【請求項７】 請求項６に記載の半導体記憶装置におい
   て、 前記半導体基板上には、第３の絶縁膜からなる層間絶縁
   膜が形成されており、 前記第１の絶縁膜と前記第２の絶縁膜とは、同一組成の
   絶縁膜であり且つ前記第３の絶縁膜に対してエッチング
   選択比が大きくエッチングレートが小さいことを特徴と
   する半導体記憶装置。
8. 【請求項８】 請求項１〜７のうちのいずれか１項に記
   載の半導体記憶装置において、 前記半導体基板に設けられた素子分離領域と、該素子分
   離領域の上に形成された抵抗素子とをさらに備え、 前記抵抗素子は、前記ゲート形成膜からなる抵抗素子本
   体と、前記抵抗素子本体の両端部とそれぞれ接触する前
   記導電膜からなる抵抗端子とを有していることを特徴と
   する半導体記憶装置。
9. 【請求項９】 請求項１〜８のうちのいずれか１項に記
   載の半導体記憶装置において、 前記導電膜は、一の金属膜又は複数の金属膜若しくはシ
   リサイド膜を含む積層体からなることを特徴とする半導
   体記憶装置。
10. 【請求項１０】 請求項１又は２に記載の半導体記憶装
    置において、 前記記憶素子用ゲート電極の側面上には、断面Ｌ字状の
    側壁保護絶縁膜と、該側壁保護絶縁膜上に形成された記
    憶素子用側壁絶縁膜とが形成されており、 前記論理素子用ゲート電極の側面上には、前記側壁保護
    絶縁膜は形成されておらず、前記記憶素子用側壁絶縁膜
    と同一組成の絶縁膜からなる論理素子用側壁絶縁膜が形
    成されていることを特徴とする半導体記憶装置。
11. 【請求項１１】 請求項１〜１０のうちのいずれか１項
    に記載の半導体記憶装置において、 前記記憶素子は、前記半導体基板と前記制御ゲート電極
    との間に基板側から上方に順次形成された、前記トンネ
    ル絶縁膜、浮遊ゲート電極及び容量絶縁膜を有している
    ことを特徴とする半導体記憶装置。
12. 【請求項１２】 記憶素子と論理素子とを備えた半導体
    記憶装置の製造方法であって、 半導体基板の主面を素子分離領域によって、前記記憶素
    子を形成するための記憶回路形成領域と前記論理素子を
    形成するための論理素子形成領域とに区画する工程
    （ａ）と、 前記半導体基板上の前記記憶回路形成領域に、第１の絶
    縁膜、シリコンからなる第１のゲート形成膜及び第２の
    絶縁膜を順次形成する工程（ｂ）と、 前記半導体基板上の前記論理素子形成領域に、第３の絶
    縁膜を形成する工程（ｃ）と、 前記第２の絶縁膜及び前記第３の絶縁膜の上にシリコン
    からなる第２のゲート形成膜を形成する工程（ｄ）と、 前記工程（ｄ）の後に、前記記憶回路形成領域に、選択
    的エッチングにより、前記第１の絶縁膜からなるトンネ
    ル絶縁膜と前記第１のゲート形成膜からなる浮遊ゲート
    電極と前記第２の絶縁膜からなる容量絶縁膜と前記第２
    のゲート形成膜からなる制御ゲート電極とを有する記憶
    素子用ゲート電極を形成する工程（ｅ）と、 前記工程（ｅ）の後に、前記半導体基板における前記記
    憶素子用ゲート電極の側方部分に不純物を選択的に注入
    して、記憶素子用ソース拡散層及びドレイン拡散層を形
    成する工程（ｆ）と、 前記工程（ｆ）の後に、前記半導体基板に熱処理を行な
    う工程（ｇ）と、 前記工程（ｇ）の後に、前記論理回路形成領域の前記第
    ２のゲート形成膜上を含む前記半導体基板の上に金属膜
    を含む導電膜を形成する工程（ｈ）と、 前記工程（ｈ）の後に、前記論理回路形成領域に、選択
    的エッチングにより、 前記第３の絶縁膜からなるゲート絶縁膜と前記第２のゲ
    ート形成膜からなる下部ゲート電極と前記導電膜からな
    る上部ゲート電極とを有する論理素子用ゲート電極を形
    成する工程（ｉ）とを備えていることを特徴とする半導
    体記憶装置の製造方法。
13. 【請求項１３】 請求項１２に記載の半導体記憶装置の
    製造方法において、前記半導体基板はシリコンからな
    り、前記第２のゲート形成膜は多結晶シリコン又は非晶
    質シリコンからなり、 前記工程（ｉ）よりも後に、前記半導体基板及び前記制
    御ゲート電極のシリコン露出部分をシリサイド化する工
    程をさらに備えていることを特徴とする半導体記憶装置
    の製造方法。
14. 【請求項１４】 請求項１２に記載の半導体記憶装置の
    製造方法において、 前記工程（ｄ）の後で且つ前記工程（ｅ）よりも前に、
    前記記憶回路形成領域の前記第２のゲート形成膜上に第
    ４の絶縁膜を形成する工程と、 前記工程（ｆ）の後で且つ前記工程（ｈ）よりも前に、
    前記記憶素子用ゲート電極の側面に記憶素子用側壁絶縁
    膜を形成する工程とをさらに備え、 前記工程（ｅ）は、前記記憶回路形成領域の前記制御ゲ
    ート電極上に前記第４の絶縁膜からなる第１の保護絶縁
    膜を形成する工程を含み、 前記工程（ｉ）は、前記前記論理素子用ゲート電極を形
    成すると同時に、前記記憶素子用ソース拡散層及びドレ
    イン拡散層と電気的に接続される前記導電膜からなるコ
    ンタクトパッドを形成する工程を含むことを特徴とする
    半導体記憶装置の製造方法。
15. 【請求項１５】 請求項１４に記載の半導体記憶装置の
    製造方法において、 前記コンタクトパッドは、前記記憶素子用ソース拡散層
    及びドレイン拡散層の各上面から前記記憶素子用ゲート
    電極の側面及び上端部に跨る領域に形成することを特徴
    とする半導体記憶装置の製造方法。
16. 【請求項１６】 請求項１４又は１５に記載の半導体記
    憶装置の製造方法において、 前記工程（ｈ）の後で且つ前記工程（ｉ）よりも前に、
    前記導電膜上に第５の絶縁膜を形成する工程をさらに備
    え、 前記工程（ｉ）は、前記上部ゲート電極及び前記コンタ
    クトパッドの各上面に前記第５の絶縁膜からなる第２の
    保護絶縁膜を形成する工程を含むことを特徴とする半導
    体記憶装置の製造方法。
17. 【請求項１７】 請求項１６に記載の半導体記憶装置の
    製造方法において、 前記工程（ｉ）では、前記導電膜上に前記論理素子のゲ
    ート電極パターン形状及び前記コンタクトパッド形状を
    有する前記第５の絶縁膜からなる前記第２の保護絶縁膜
    を形成した後、前記第２の保護絶縁膜をマスクとして前
    記導電膜、前記ゲート絶縁膜及び前記第１の保護絶縁膜
    を選択的にエッチングすることにより、前記論理素子用
    ゲート電極及び前記コンタクトパッドを形成することを
    特徴とする半導体記憶装置の製造方法。
18. 【請求項１８】 請求項１２に記載の半導体記憶装置の
    製造方法において、 前記工程（ｄ）の後で且つ前記工程（ｅ）よりも前に、
    前記記憶回路形成領域の前記第２のゲート形成膜上に第
    ４の絶縁膜を形成する工程と、 前記工程（ｆ）の後で且つ前記工程（ｈ）よりも前に、
    前記記憶素子用ゲート電極の側面に記憶素子用側壁絶縁
    膜を形成する工程と、 前記工程（ｈ）の後で且つ前記工程（ｉ）よりも前に、
    前記導電膜上に第５の絶縁膜を形成する工程と、前記第
    ５の絶縁膜を選択的にエッチングして、前記論理回路形
    成領域に論理素子のゲート電極形成パターン形状を有
    し、且つ前記記憶回路形成領域の全面を覆う第２の保護
    絶縁膜を形成する工程と、 前記工程（ｉ）よりも後に、前記記憶素子用ゲート電極
    の上側に開口部を持つレジストパターンをマスクとし
    て、前記第２の保護絶縁膜、前記導電膜及び前記第１の
    保護絶縁膜をエッチングすることによって、前記記憶素
    子用ソース拡散層及ぶドレイン拡散層と電気的に接続さ
    れた前記導電膜からなるコンタクトパッドを形成する工
    程とをさらに備え、 前記工程（ｅ）は、前記記憶回路形成領域の前記制御ゲ
    ート電極上に前記第４の絶縁膜からなる第１の保護絶縁
    膜を形成する工程を含み、 前記工程（ｉ）では、前記第２の保護絶縁膜をエッチン
    グマスクにして前記論理素子用ゲート電極を形成するこ
    とを特徴とする半導体記憶装置の製造方法。
19. 【請求項１９】 請求項１８に記載の半導体記憶装置の
    製造方法において、前記コンタクトパッドは、前記記憶
    素子用ソース拡散層及ぶドレイン拡散層の各上面から前
    記記憶素子用ゲート電極の側面及び上端部に跨る領域に
    形成することを特徴とする半導体記憶装置の製造方法。
20. 【請求項２０】 請求項１６〜１９のうちのいずれか１
    項に記載の半導体記憶装置の製造方法において、 前記第４の絶縁膜と前記第５の絶縁膜とは、互いの組成
    が異なることを特徴とする半導体記憶装置の製造方法。
21. 【請求項２１】 請求項１４〜２０のうちのいずれか１
    項に記載の半導体記憶装置の製造方法において、 前記半導体基板はシリコンからなり、前記第２のゲート
    形成膜は多結晶シリコン又は非晶質シリコンからなり、 前記コンタクトパッドを形成する工程よりも後に、前記
    半導体基板又は前記制御ゲート電極の露出部分をシリサ
    イド化する工程をさらに備えていることを特徴とする半
    導体記憶装置の製造方法。
22. 【請求項２２】 請求項１４〜２１のうちのいずれか１
    項に記載の半導体記憶装置の製造方法において、 前記第２のゲート形成膜は多結晶シリコン又は非晶質シ
    リコンからなり、 前記工程（ｈ）の前に、前記論理回路形成領域の前記第
    ２のゲート形成膜に不純物を注入する工程と、 前記コンタクトパッドを形成する工程よりも後に、前記
    論理素子用ゲート電極をマスクとして前記半導体基板の
    前記論理回路形成領域に不純物を注入することにより、
    論理素子用ソース拡散層及びドレイン拡散層を形成する
    と共に、前記制御ゲート電極に不純物注入を行なう工程
    とをさらに備えていることを特徴とする半導体記憶装置
    の製造方法。
23. 【請求項２３】 請求項１４〜２２のうちのいずれか１
    項に記載の半導体記憶装置の製造方法において、 前記第４の絶縁膜と前記記憶素子用側壁絶縁膜とは、互
    いに組成が異なることを特徴とする半導体記憶装置の製
    造方法。
24. 【請求項２４】 請求項１４〜２３のうちのいずれか１
    項に記載の半導体記憶装置の製造方法において、 前記工程（ｈ）よりも前に、前記抵抗素子形成領域の前
    記第２のゲート形成膜上に、抵抗素子本体をマスクする
    前記第４の絶縁膜からなる抵抗保護絶縁膜を形成する工
    程をさらに備え、 前記第２のゲート形成膜は、多結晶シリコン又は非晶質
    シリコンからなり、前記工程（ｄ）は、前記素子分離領
    域の抵抗素子形成領域にも前記第２のゲート形成膜を形
    成する工程を含み、 前記第４の絶縁膜を形成する工程は、前記抵抗素子形成
    領域の前記第２のゲート形成膜上にも前記第４の絶縁膜
    を形成する工程を含み、 前記工程（ｉ）は、少なくとも前記抵抗保護絶縁膜を用
    いて前記第２のゲート形成膜に対してエッチングを行な
    うことにより、前記抵抗素子形成領域に前記第２のゲー
    ト形成膜からなる抵抗素子本体を形成する工程を含むこ
    とを特徴とする半導体記憶装置の製造方法。
25. 【請求項２５】 請求項１４〜２４のうちのいずれか１
    項に記載の半導体記憶装置の製造方法において、 前記コンタクトパッドを形成する工程よりも後に、 前記論理素子用ゲート電極の側面及び前記コンタクトパ
    ッドのゲート長方向側の端部側面に、論理素子用側壁絶
    縁膜及びパッド側壁絶縁膜を形成する工程と、 前記論理素子用ゲート電極及び前記論理素子用側壁絶縁
    膜をマスクとして、前記半導体基板の前記論理回路形成
    領域に対して不純物注入を行なうことにより、論理素子
    用ソース拡散層及びドレイン拡散層を形成する工程と、 前記半導体基板上に全面にわたって前記論理素子用側壁
    絶縁膜及びパッド側壁絶縁膜に対して、エッチング選択
    比が大きく且つエッチングレートが大きい絶縁膜からな
    る層間絶縁膜を形成する工程と、 前記層間絶縁膜における前記コンタクトパッドの上側の
    領域、前記論理素子用ソース拡散層及びドレイン拡散層
    の上側の領域にコンタクトホールを自己整合的に形成す
    る工程とをさらに備えていることを特徴とする半導体記
    憶装置の製造方法。
26. 【請求項２６】 請求項１２〜２５のうちのいずれか１
    項に記載の半導体記憶装置の製造方法において、 前記導電膜は、一の金属膜又は複数の金属膜若しくはシ
    リサイド膜を含む積層体からなることを特徴とする半導
    体記憶装置の製造方法。
27. 【請求項２７】 請求項１２〜２５のうちのいずれか１
    項に記載の半導体記憶装置の製造方法において、 前記第２の絶縁膜は、酸化膜と窒化膜との積層体である
    ことを特徴とする半導体記憶装置の製造方法。