JP3773425B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、記憶回路と論理回路とが1つの基板上に形成された半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、半導体記憶装置の高速化及び高機能化を目的として、記憶回路と論理回路とが1つの基板上に形成された、いわゆる混載デバイスの開発が盛んに行なわれている。
【0003】
一方、トランジスタ素子のゲート電極を多結晶シリコンと金属との積層体として形成するポリメタルゲートは、半導体集積回路装置の微細化及び高集積化を進展する技術として重要視されており、ポリメタルゲートを用いた混載デバイスの実現が期待されている。
【0004】
以下、従来の半導体記憶装置の製造方法について図面を参照しながら説明する。
【0005】
図34〜図36は従来の、記憶回路部及び論理回路部にポリメタルゲートを用いた半導体記憶装置の工程順の断面構成を示している。
【0006】
まず、図34(a)に示すように、シリコンからなる半導体基板101上に、酸化シリコンが埋め込まれた素子分離領域102によって、記憶回路部100と論理回路部200とからなる活性領域を形成する。その後、半導体基板101上の全面に、膜厚が約9nmのトンネル絶縁膜103及び膜厚が約250nmの第1の多結晶シリコン膜104を堆積する。
【0007】
次に、図34(b)に示すように、第1の多結晶シリコン膜104の上に容量絶縁膜105を形成した後、トンネル絶縁膜103、第1の多結晶シリコン膜104及び容量絶縁膜105に対してその論理回路部200を除去するようにパターニングする。
【0008】
次に、図34(c)に示すように、半導体基板101上の論理回路部200にゲート絶縁膜106を形成し、続いて、半導体基板101上に全面にわたって膜厚が約100nmの第2の多結晶シリコン膜107を堆積する。その後、堆積した第2の多結晶シリコン膜107に対して燐イオンを注入する。
【0009】
次に、図34(d)に示すように、第2の多結晶シリコン膜107の上の全面に膜厚が約150nmのタングステンからなる金属膜108と、膜厚が約100nmの第1のシリコン酸化膜109とを順次堆積する。
【0010】
次に、図35(a)に示すように、記憶回路部100のゲート電極パターンを持ち、且つ論理回路部200を覆うレジストパターン110をマスクとして、トンネル絶縁膜103、第1の多結晶シリコン膜104、容量絶縁膜105、第2の多結晶シリコン膜107、金属膜108及び第1のシリコン酸化膜109に対してドライエッチを行なって、記憶素子用ゲート電極111を形成する。
【0011】
次に、図35(b)に示すように、レジストパターン110を除去した後、半導体基板101に対して、記憶素子用ゲート電極111をマスクとして記憶素子用ソース拡散層112と記憶素子用ドレイン拡散層113とを形成する。
【0012】
次に、図35(c)に示すように、論理回路部200のゲート電極パターンを持ち、且つ記憶回路部100を覆うレジストパターン114をマスクとして、ゲート絶縁膜106、第2の多結晶シリコン膜107、金属膜108及び第1のシリコン酸化膜109に対してドライエッチを行なって、論理素子用ゲート電極115を形成する。
【0013】
次に、図35(d)に示すように、レジストパターン114をマスクとして、半導体基板101に対して砒素イオンの注入を行なって、論理素子用LDDソース拡散層116と論理素子用LDDドレイン拡散層117とを形成する。
【0014】
次に、図36(a)に示すように、レジストパターン114を除去した後、半導体基板101上に全面にわたって第2のシリコン酸化膜を堆積し、堆積した第2のシリコン酸化膜に対してエッチバックを行なうことにより、第2のシリコン酸化膜からなる記憶素子用側壁絶縁膜118aと論理素子用側壁絶縁膜118bとを形成する。
【0015】
次に、図36(b)に示すように、記憶回路部100をマスクするレジストパターン119を形成した後、レジストパターン119、論理素子用ゲート電極115及び論理素子用側壁絶縁膜118bをマスクとして、半導体基板101に砒素イオンの注入を行なって、論理素子用ソース拡散層120と論理素子用ドレイン拡散層121とを形成する。
【0016】
次に、図36(c)に示すように、レジストパターン119を除去した後、半導体基板101上の全面にコバルト膜を堆積し熱処理を行なって、堆積したコバルトと半導体基板101の露出領域とを反応させることにより、該露出領域にシリサイド層122を形成する。
【0017】
次に、図36(d)に示すように、半導体基板101上の全面に酸化シリコンからなる層間絶縁膜123を堆積し、堆積した層間絶縁膜123に記憶素子用ソース拡散層112、記憶素子用ドレイン拡散層113、論理素子用ソース拡散層120及び論理素子用ドレイン拡散層121とそれぞれ電気的な接続を取るコンタクト124を形成して半導体記憶装置が完成する。
【0018】
【発明が解決しようとする課題】
ところで、前記従来の半導体記憶装置は、記憶素子用ゲート電極111のトンネル絶縁膜103の信頼性が劣化するという問題を有している。
【0019】
すなわち、図35(b)に示す工程において、記憶素子用ソース拡散層112と記憶素子用ドレイン拡散層113とを不純物のイオン注入により形成する際に、記憶素子用ゲート電極111の端部を不純物イオンが通過することにより、トンネル絶縁膜103に劣化が生じる。このため、記憶素子用ソース拡散層112及びドレイン拡散層113を形成した後に、トンネル絶縁膜103の劣化を回復させる熱処理が必須となる。
【0020】
しかしながら、前記従来の半導体記憶装置は、記憶素子用ゲート電極111に含まれる金属膜108の異常酸化や、さらには該金属膜108が剥がれてしまう虞があるため、回復用の熱処理を行なうことができず、劣化したトンネル絶縁膜103を回復させることができないので、半導体装置の高信頼性を実現することが困難である。
【0021】
また、図示はしていないが、第2の多結晶シリコン膜107からなる抵抗素子を論理回路部200に形成するような場合に、第2の多結晶シリコン膜107上には金属膜108が堆積しているため、金属膜108における第2の多結晶シリコン膜107の抵抗素子形成領域に属する部分を除去する工程が必要となり、工程数が増加するという問題をも有している。
【0022】
また、混載デバイスは、その構成からチップ面積が増大しやすいため、チップサイズの縮小化に逆行するという問題もある。
【0023】
本発明は前記従来の問題を解決し、記憶回路と論理回路とが1つの基板上に形成され且つ該論理回路部にポリメタルゲートを用いた半導体記憶装置において、トンネル絶縁膜の高信頼性を実現できるようにすることを第1の目的とし、チップ面積を確実に縮小化できるようにすることを第2の目的とし、工程数を増加することなく抵抗素子を形成できるようにすることを第3の目的とする。
【0024】
【課題を解決するための手段】
前記第1の目的を達成するため、本発明は、半導体記憶装置の製造方法を、記憶素子用ゲート電極を形成し且つ熱処理を行なった後に、論理素子用のポリメタルゲートを構成する金属膜を堆積する構成とする。
【0025】
前記第2の目的を達成するため、他の発明は、半導体記憶装置及びその製造方法を、記憶素子のコンタクトパッドを形成する金属膜と論理素子用ゲート電極を構成する金属膜とを同一の材料及び同一の工程で形成する構成とする。
【0026】
前記第3の目的を達成するため、さらに他の発明は、半導体記憶装置及びその製造方法を、記憶回路部におけるコンタクトパッドの端部側面の側壁絶縁膜と層間絶縁膜とを異なる材料で形成することにより、記憶素子用ゲート電極のコンタクトを自己整合的に形成する構成とする。
【0027】
具体的に、本発明に係る半導体記憶装置は、前記第1の目的が達成され、一の半導体基板上に形成され、トンネル絶縁膜を有する記憶素子を含む記憶回路部と、論理素子を含む論理回路部とを備えた半導体記憶装置を対象とし、記憶素子は、ゲート形成膜からなる制御ゲート電極を含む記憶素子用ゲート電極を有し、論理素子は、ゲート形成膜からなる下部ゲート電極と該下部ゲート電極上に形成された金属膜を含む導電膜からなる上部ゲート電極とにより構成される論理素子用ゲート電極を有し、記憶素子用ゲート電極は非金属膜により構成されている。
【0028】
本発明の半導体記憶装置によると、記憶素子用ゲート電極は非金属膜により構成されているため、トンネル絶縁膜の劣化を回復するための熱処理を行なえるので、トンネル絶縁膜の信頼性が向上する。また、論理素子は金属膜を含む導電膜からなる上部ゲート電極を有しているため、該ゲート電極は微細化されても低抵抗となる。
【0029】
本発明の半導体記憶装置において、記憶素子が制御ゲート電極上にシリサイド膜を有していることが好ましい。
【0030】
本発明の半導体記憶装置において、記憶素子が、ソース拡散層及びドレイン拡散層と、ソース拡散層及びドレイン拡散層とそれぞれ電気的に接続されたコンタクトパッドとを有しており、コンタクトパッドが上部ゲート電極と同一の導電膜からなることが好ましい。このようにすると、工程を増加させることなく記憶素子及び論理素子の低抵抗化と面積の縮小化とを実現できるため、前記第2の目的をも達成することができる。
【0031】
この場合に、記憶素子のソース拡散層及びドレイン拡散層が半導体基板における記憶素子用ゲート電極の側方部分に形成されており、コンタクトパッドがソース拡散層及びドレイン拡散層の各上面から記憶素子用ゲート電極の側面及び上端部に跨って形成されていることが好ましい。
【0032】
本発明の半導体記憶装置において、制御ゲート電極の上面には、第1の保護絶縁膜が形成されており、制御ゲート電極の側面には、第1の保護絶縁膜に対してエッチング選択比が大きく且つエッチングレートが小さい記憶素子用側壁絶縁膜が形成されていることが好ましい。
【0033】
また、コンタクトパッドの上面及び端部側面には、第2の保護絶縁膜及びパッド用側壁絶縁膜がそれぞれ形成されており、論理素子用ゲート電極の上面及び側面には、第2の保護絶縁膜及び論理素子用側壁絶縁膜がそれぞれ形成されており、第2の保護絶縁膜は第1の絶縁膜からなり、パッド用側壁絶縁膜及び論理素子用側壁絶縁膜は、第2の絶縁膜からなることが好ましい。
【0034】
さらに、この場合に、半導体基板上には、第3の絶縁膜からなる層間絶縁膜が形成されており、第1の絶縁膜と第2の絶縁膜とは、同一組成の絶縁膜であり且つ第3の絶縁膜に対してエッチング選択比が大きくエッチングレートが小さいこことが好ましい。
【0035】
本発明の半導体記憶装置は、半導体基板に設けられた素子分離領域と、該素子分離領域の上に形成された抵抗素子とをさらに備え、抵抗素子がゲート形成膜からなる抵抗素子本体と抵抗素子本体の両端部とそれぞれ接触する導電膜からなる抵抗端子とを有していることが好ましい。このようにすると、前記第3の目的をも達成することができる。
【0036】
本発明の半導体記憶装置において、導電膜が一の金属膜又は複数の金属膜若しくはシリサイド膜を含む積層体からなることが好ましい。
【0037】
本発明の半導体記憶装置において、記憶素子用ゲート電極の側面上には、断面L字状の側壁保護絶縁膜と、該側壁保護絶縁膜上に形成された記憶素子用側壁絶縁膜とが形成されており、論理素子用ゲート電極の側面上には、側壁保護絶縁膜は形成されておらず、記憶素子用側壁絶縁膜と同一組成の絶縁膜からなる論理素子用側壁絶縁膜が形成されていることが好ましい。
【0038】
本発明の半導体記憶装置において、記憶素子が、半導体基板と制御ゲート電極との間に基板側から上方に順次形成された、トンネル絶縁膜、浮遊ゲート電極及び容量絶縁膜を有していることが好ましい。
【0039】
本発明に係る半導体記憶装置の製造方法は、前記第1の目的が達成され、記憶素子と論理素子とを備えた半導体記憶装置の製造方法を対象とし、半導体基板の主面を素子分離領域によって、記憶素子を形成するための記憶回路形成領域と論理素子を形成するための論理素子形成領域とに区画する工程(a)と、半導体基板上の記憶回路形成領域に、第1の絶縁膜、シリコンからなる第1のゲート形成膜及び第2の絶縁膜を順次形成する工程(b)と、半導体基板上の論理素子形成領域に、第3の絶縁膜を形成する工程(c)と、第2の絶縁膜及び第3の絶縁膜の上にシリコンからなる第2のゲート形成膜を形成する工程(d)と、工程(d)の後に、記憶回路形成領域に、選択的エッチングにより、第1の絶縁膜からなるトンネル絶縁膜と第1のゲート形成膜からなる浮遊ゲート電極と第2の絶縁膜からなる容量絶縁膜と第2のゲート形成膜からなる制御ゲート電極とを有する記憶素子用ゲート電極を形成する工程(e)と、工程(e)の後に、半導体基板における記憶素子用ゲート電極の側方部分に不純物を選択的に注入して、記憶素子用ソース拡散層及びドレイン拡散層を形成する工程(f)と、工程(f)の後に、半導体基板に熱処理を行なう工程(g)と、工程(g)の後に、論理回路形成領域の第2のゲート形成膜上を含む半導体基板の上に金属膜を含む導電膜を形成する工程(h)と、工程(h)の後に、論理回路形成領域に、選択的エッチングにより、第3の絶縁膜からなるゲート絶縁膜と第2のゲート形成膜からなる下部ゲート電極と導電膜からなる上部ゲート電極とを有する論理素子用ゲート電極を形成する工程(i)とを備えている。
【0040】
本発明の半導体記憶装置の製造方法によると、記憶素子の制御ゲート電極をシリコンからなる第2のゲート形成膜から形成するため、該制御ゲート電極は金属膜を含まないので、第1の絶縁膜からなるトンネル絶縁膜に対する膜質改善用の熱処理を行なうことができる。
【0041】
本発明の半導体記憶装置の製造方法において、半導体基板はシリコンからなり、第2のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、工程(i)よりも後に、半導体基板及び制御ゲート電極のシリコン露出部分をシリサイド化する工程をさらに備えていることが好ましい。このようにすると、記憶素子及び論理素子の双方の電気的接続が安定する。
【0042】
本発明の半導体記憶装置の製造方法において、工程(d)の後で且つ工程(e)よりも前に、記憶回路形成領域の第2のゲート形成膜上に第4の絶縁膜を形成する工程と、工程(f)の後で且つ工程(h)よりも前に、記憶素子用ゲート電極の側面に記憶素子用側壁絶縁膜を形成する工程とをさらに備え、工程(e)は、記憶回路形成領域の制御ゲート電極上に第4の絶縁膜からなる第1の保護絶縁膜を形成する工程を含み、工程(i)は、論理素子用ゲート電極を形成すると同時に、記憶素子用ソース拡散層及びドレイン拡散層と電気的に接続される導電膜からなるコンタクトパッドを形成する工程を含むことが好ましい。
【0043】
このように、論理素子用ゲート電極を形成すると同時に、記憶素子用ソース拡散層及びドレイン拡散層と電気的に接続される導電膜からなるコンタクトパッドを形成するため、前記第2の目的をも達成される。その上、工程を増加させることなく低抵抗化と素子の面積の縮小化とを実現できる。
【0044】
この場合に、コンタクトパッドは、記憶素子用ソース拡散層及びドレイン拡散層の各上面から記憶素子用ゲート電極の側面及び上端部に跨る領域に形成することが好ましい。
【0045】
また、本発明の半導体記憶装置の製造方法は、工程(h)の後で且つ工程(i)よりも前に、導電膜上に第5の絶縁膜を形成する工程をさらに備え、工程(i)は、上部ゲート電極及びコンタクトパッドの各上面に第5の絶縁膜からなる第2の保護絶縁膜を形成する工程を含むことが好ましい。
【0046】
この場合に、工程(i)では、導電膜上に論理素子のゲート電極パターン形状及びコンタクトパッド形状を有する第5の絶縁膜からなる第2の保護絶縁膜を形成した後、第2の保護絶縁膜をマスクとして導電膜、ゲート絶縁膜及び第1の保護絶縁膜を選択的にエッチングすることにより、論理素子用ゲート電極及びコンタクトパッドを形成することが好ましい。一般に、レジストをマスクとして微細パターンを形成する場合には、レジスト膜から発生するポリマーに起因するマスクパターンの形状変化が顕著となり、微細化を図ることが困難となるが、本発明は、第5の絶縁膜を用いた、いわゆるハードマスクにより論理素子用ゲート電極をパターニングするため、微細加工を確実に行なうことができる。
【0047】
本発明の半導体記憶装置の製造方法において、工程(d)の後で且つ工程(e)よりも前に、記憶回路形成領域の第2のゲート形成膜上に第4の絶縁膜を形成する工程と、工程(f)の後で且つ工程(h)よりも前に、記憶素子用ゲート電極の側面に記憶素子用側壁絶縁膜を形成する工程と、工程(h)の後で且つ工程(i)よりも前に、導電膜上に第5の絶縁膜を形成する工程と、第5の絶縁膜を選択的にエッチングして、論理回路形成領域に論理素子のゲート電極形成パターン形状を有し、且つ記憶回路形成領域の全面を覆う第2の保護絶縁膜を形成する工程と、工程(i)よりも後に、記憶素子用ゲート電極の上側に開口部を持つレジストパターンをマスクとして、第2の保護絶縁膜、導電膜及び第1の保護絶縁膜をエッチングすることによって、記憶素子用ソース拡散層及ぶドレイン拡散層と電気的に接続された導電膜からなるコンタクトパッドを形成する工程とをさらに備え、工程(e)は、記憶回路形成領域の制御ゲート電極上に第4の絶縁膜からなる第1の保護絶縁膜を形成する工程を含み、工程(i)では、第2の保護絶縁膜をエッチングマスクにして論理素子用ゲート電極を形成することが好ましい。
【0048】
この場合に半導体記憶装置の製造方法において、コンタクトパッドは、記憶素子用ソース拡散層及ぶドレイン拡散層の各上面から記憶素子用ゲート電極の側面及び上端部に跨る領域に形成することが好ましい。
【0049】
また、第4の絶縁膜と第5の絶縁膜とは、互いの組成が異なることが好ましい。このようにすると、ゲート電極形成用のハードマスクとなる第5の絶縁膜と、エッチング対象の第4の絶縁膜とのエッチング選択比を大きくできるため、プロセスの安定性を大幅に向上できる。
【0050】
また、半導体基板がシリコンからなり、第2のゲート形成膜が多結晶シリコン又は非晶質シリコンからなり、コンタクトパッドを形成する工程よりも後に、半導体基板又は制御ゲート電極の露出部分をシリサイド化する工程をさらに備えていることが好ましい。
【0051】
また、第2のゲート形成膜が多結晶シリコン又は非晶質シリコンからなり、工程(h)の前に、論理回路形成領域の第2のゲート形成膜に不純物を注入する工程と、コンタクトパッドを形成する工程よりも後に、論理素子用ゲート電極をマスクとして半導体基板の論理回路形成領域に不純物を注入することにより、論理素子用ソース拡散層及びドレイン拡散層を形成すると共に、制御ゲート電極に不純物注入を行なう工程とをさらに備えていることが好ましい。
【0052】
このようにすると、論理回路形成領域のゲート電極に対して、N型トランジスタとP型トランジスタにおける多結晶シリコンからなる各ゲート電極にトランジスタの導電型と一致する導電型の不純物を注入する、いわゆるデュアルゲート注入方式を採用する場合に、各ゲート電極に注入されたN型不純物とP型不純物とが熱処理によって相互に拡散することにより、各トランジスタのしきい値電圧が変動する現象を、工程を増加させることなく防止することができる。具体的には、一般に、第2のゲート形成膜に対する不純物導入は工程の増加を回避するため、制御ゲート電極を形成するよりも前に記憶回路形成領域と論理回路形成領域とに対して同時に行なっている。一方、本発明は、第2のゲート形成膜に対する不純物の導入を、記憶回路形成領域と論理回路形成領域とに対してそれぞれ独立して行なう。すなわち、記憶素子用のコンタクトパッドと論理素子用ゲート電極とを形成するための導電膜を形成するよりも前に、第2のゲート形成膜の論理回路形成領域に不純物を注入し、さらに、コンタクトパッドを形成した後に、ゲート電極をマスクとして半導体基板の論理回路形成領域にソース/ドレイン用不純物を注入する。このように、論理素子用ソース/ドレイン拡散層を形成すると同時に記憶素子用の制御ゲート電極の不純物注入を行なっているため、工程の増加を防ぐことができる。
【0053】
また、第4の絶縁膜と記憶素子用側壁絶縁膜とは、互いに組成が異なることが好ましい。このようにすると、第4の絶縁膜と記憶素子用側壁絶縁膜とのエッチング選択比を大きくできるので、制御ゲート電極のコンタクトを確実に形成できるようになる。
【0054】
また、工程(h)よりも前に、抵抗素子形成領域の第2のゲート形成膜上に、抵抗素子本体をマスクする第4の絶縁膜からなる抵抗保護絶縁膜を形成する工程をさらに備え、第2のゲート形成膜は、多結晶シリコン又は非晶質シリコンからなり、工程(d)は、素子分離領域の抵抗素子形成領域にも第2のゲート形成膜を形成する工程を含み、第4の絶縁膜を形成する工程は、抵抗素子形成領域の第2のゲート形成膜上にも第4の絶縁膜を形成する工程を含み、工程(i)は、少なくとも抵抗保護絶縁膜を用いて第2のゲート形成膜に対してエッチングを行なうことにより、抵抗素子形成領域に第2のゲート形成膜からなる抵抗素子本体を形成する工程を含むことが好ましい。
【0055】
このようにすると、前記第3の目的をも達成することができる。すなわち、多結晶シリコン等からなる第2のゲート形成膜から抵抗素子を形成する場合に、導電膜を形成する工程よりも前に、第4の絶縁膜から第2のゲート形成膜の抵抗素子形成部をマスクする抵抗素子用マスクパターンを形成するため、第2のゲート形成膜に例えば金属からなる導電膜が形成されることがない。その結果、第2のゲート形成膜から抵抗素子を形成する場合に、ポリメタルゲートを構成する部材からメタル層を除去する工程が不要となる。さらに、第2のゲート形成膜をパターニングする工程において抵抗素子のパターニングをも行なうため、抵抗素子を形成する工程を新たに設ける必要がない。
【0056】
また、コンタクトパッドを形成する工程よりも後に、論理素子用ゲート電極の側面及びコンタクトパッドのゲート長方向側の端部側面に、論理素子用側壁絶縁膜及びパッド側壁絶縁膜を形成する工程と、論理素子用ゲート電極及び論理素子用側壁絶縁膜をマスクとして、半導体基板の論理回路形成領域に対して不純物注入を行なうことにより、論理素子用ソース拡散層及びドレイン拡散層を形成する工程と、半導体基板上に全面にわたって論理素子用側壁絶縁膜及びパッド側壁絶縁膜に対して、エッチング選択比が大きく且つエッチングレートが大きい絶縁膜からなる層間絶縁膜を形成する工程と、層間絶縁膜におけるコンタクトパッドの上側の領域、論理素子用ソース拡散層及びドレイン拡散層の上側の領域にコンタクトホールを自己整合的に形成する工程とをさらに備えていることが好ましい。
【0057】
このようにすると、コンタクトパッドと制御ゲート電極の上のコンタクトとのマスク合わせ用のマージンが大幅に拡大するため、記憶素子の面積をより一層小さくできる。
【0058】
本発明の半導体記憶装置の製造方法において、導電膜が一の金属膜又は複数の金属膜若しくはシリサイド膜を含む積層体からなることが好ましい。
【0059】
また、本発明の半導体記憶装置の製造方法において、第2の絶縁膜が酸化膜と窒化膜との積層体であることが好ましい。
【0060】
【発明の実施の形態】
(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
【0061】
図1〜図4は本発明の第1の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。なお、図面の都合上、論理回路形成領域のトランジスタをNチャネルトランジスタのみとし、Pチャネルトランジスタを省略する。
【0062】
まず、図1(a)に示すように、シリコンからなる半導体基板11上に、酸化シリコンが埋め込まれてなる素子分離領域12によって、複数の記憶素子を含む記憶回路を形成するための記憶回路形成領域1と、論理回路又は記憶素子の周辺回路を形成するための論理回路形成領域2とに区画する。その後、半導体基板11上の全面に、例えば熱酸化法により膜厚が約9nmのトンネル絶縁膜となる第1の絶縁膜13を堆積し、CVD法により第1の絶縁膜13の上に膜厚が約250nmの多結晶シリコンからなる第1のゲート形成膜14を堆積する。
【0063】
次に、図1(b)に示すように、第1のゲート形成膜14の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるONO膜構造を持つ容量絶縁膜となる第2の絶縁膜15を形成する。その後、第2の絶縁膜15上に記憶回路形成領域1を覆うレジストパターン80を形成した後、レジストパターン80をマスクとして、論理回路形成領域2に形成されている第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15を除去する。これによって、記憶回路形成領域1には、パターニングされた第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15が残存する。
【0064】
次に、図1(c)に示すように、レジストパターン80を除去した後、半導体基板11上の論理回路形成領域2に、例えば熱酸化法により膜厚が10nmのゲート絶縁膜となる第3の絶縁膜16を選択的に形成する。続いて、CVD法等により、第2の絶縁膜15及び第3の絶縁膜16上に全面にわたって膜厚が約100nmの多結晶シリコンからなる第2のゲート形成膜17を堆積する。その後、第2のゲート形成膜17にドーズ量が約5×1015cm-2の燐(P)イオンを注入して、該第2のゲート形成膜17にN型の導電性を持たせる。なお、この燐イオン注入の際、Pチャネルトランジスタ領域の第2のゲート形成膜(図示せず)上はレジストマスクで覆っておき、別工程でP型の不純物を注入してP型の導電性を持たせても良い。
【0065】
次に、図1(d)に示すように、論理回路形成領域2の全面を覆い、且つ記憶回路形成領域1に記憶素子のゲート電極形成用パターンを有するレジストパターン81を形成する。その後、レジストパターン81をマスクとして、第1の絶縁膜13、第1のゲート形成膜14、第2の絶縁膜15及び第2のゲート形成膜17に対して異方性のドライエッチングを行なって、記憶回路形成領域1に、第1の絶縁膜13からなるトンネル絶縁膜13a、第1のゲート形成膜14からなる浮遊ゲート電極14a、第2の絶縁膜15からなる容量絶縁膜15a及び第2のゲート形成膜17からなる制御ゲート電極17aを形成する。ここでは、トンネル絶縁膜13a、浮遊ゲート電極14a、容量絶縁膜15a及び制御ゲート電極17aからなるゲート電極部を記憶素子用ゲート電極18と呼ぶ。このとき、記憶素子形成領域1に、記憶素子のソース/ドレイン形成領域となる半導体基板11の表面が露出する。
【0066】
続いて、レジストパターン81をマスクとし、半導体基板11に対してドーズ量が2×1015cm-2程度で注入エネルギーが約30keVの燐イオンを注入することにより、半導体基板11における記憶回路形成領域1の記憶素子用ゲート電極18の側方の領域に記憶素子用ソース拡散層19と記憶素子用ドレイン拡散層20とを選択的に形成する。続いて、レジストパターン81を除去した後、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層19及びドレイン拡散層20が形成された半導体基板11に対して約900℃の熱処理を行なう。
【0067】
次に、図2(a)に示すように、CVD法等を用いて、半導体基板11上の全面にわたって、膜厚が約20nmの酸化シリコンからなる第4の絶縁膜を堆積し、その後、論理回路形成領域2に形成されている第4の絶縁膜を選択的に除去して、記憶回路形成領域1に第4の絶縁膜からなる第1の保護絶縁膜21を形成する。
【0068】
次に、図2(b)に示すように、CVD法、蒸着法又はスパッタ法により、半導体基板11上の記憶素子用ゲート電極18を含む全面に膜厚が約150nmのタングステン(W)からなる導電膜22を堆積する。続いて、該導電膜22の上に、膜厚が約100nmの酸化シリコンからなる第5の絶縁膜23を堆積する。
【0069】
次に、図2(c)に示すように、論理回路形成領域2に論理素子のゲート電極形成用パターンを持つレジストパターン83を形成した後、レジストパターン83をマスクとして、第5の絶縁膜23に対してエッチングを行なって、論理回路形成領域2のゲート電極形成部に第5の絶縁膜23からなる第2の保護絶縁膜23aを形成する。
【0070】
次に、図2(d)に示すように、レジストパターン83を除去した後、第2の保護絶縁膜23aをマスクにして、第3の絶縁膜16、第2のゲート形成膜17及び導電膜22に対して異方性のドライエッチングを行なうことにより、論理回路形成領域2に、第3の絶縁膜16からなるゲート絶縁膜16a、第2のゲート形成膜17からなる下部ゲート電極17b及び導電膜22からなる上部ゲート電極22aを形成する。このとき、記憶回路形成領域1は、第1の保護絶縁膜21で覆われているため、記憶素子用ゲート電極18がエッチングされることはないが、記憶素子用ゲート電極18の側面に導電膜22の残渣22bが残る。ここでは、タングステンからなる導電膜22のエッチャントに、例えば、六フッ化硫黄(SF6)と塩素(Cl2)との混合ガスを用いている。以下において、ゲート絶縁膜16a、下部ゲート電極17b及び上部ゲート電極22aからなるゲート電極部を論理素子用ゲート電極24と呼ぶ。
【0071】
次に、図3(a)に示すように、論理回路形成領域2をマスクするレジストパターン84をマスクとして、等方性のエッチングにより、記憶回路形成領域1及び素子分離領域12に残る残渣22bを除去する。
【0072】
次に、図3(b)に示すように、レジストパターン84を除去した後、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン85を形成し、形成したレジストパターン85及び第2の保護絶縁膜23aを含む論理素子用ゲート電極24をマスクとして、半導体基板11に対してドーズ量が1×1015cm-2程度で注入エネルギーが約10keVの砒素イオンを注入することにより、論理回路形成領域2に論理素子用LDDソース拡散層25と論理素子用LDDドレイン拡散層26とを形成する。
【0073】
次に、図3(c)に示すように、レジストパターン85を除去した後、半導体基板11上に全面にわたってシリコン酸化膜を堆積し、エッチバックを行なって、記憶素子用ゲート電極18の側面に酸化シリコンからなる記憶素子用側壁絶縁膜27Aを形成すると共に、論理素子用ゲート電極24の側面に酸化シリコンからなる論理素子用側壁絶縁膜27Bを形成する。このとき、記憶素子用ゲート電極18、記憶素子用ソース拡散層19及びドレイン拡散層20の上側部分に露出する第1の保護絶縁膜21をも除去する。これにより、記憶素子用ゲート電極18と記憶素子用側壁絶縁膜27Aとの間に、第1の保護絶縁膜21からなる断面L字状の側壁保護絶縁膜21aが形成される。
【0074】
次に、図3(d)に示すように、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン86を形成し、形成したレジストパターン86、第2の保護絶縁膜23aを含む論理素子用ゲート電極24及び論理素子用側壁絶縁膜27Bをマスクとして、半導体基板11に対してドーズ量が3×1015cm-2程度で注入エネルギーが約30keVの砒素イオンを注入することにより、論理回路形成領域2に比較的高濃度の論理素子用ソース拡散層29と論理素子用ドレイン拡散層30とを形成する。
【0075】
次に、図4(a)に示すように、レジストパターン86を除去した後、蒸着法又はスパッタ法等により、半導体基板11上の全面にわたって、コバルト(Co)膜を堆積する。続いて、半導体基板11及び制御ゲート電極17aのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極18の制御ゲート電極17a、記憶素子用ソース拡散層19及びドレイン拡散層20、並びに論理素子用ソース拡散層29及びドレイン拡散層30の各上部にコバルトシリサイド層31を選択的に形成する。
【0076】
次に、図4(b)に示すように、半導体基板11上の全面に、例えば酸化シリコンからなる層間絶縁膜32を堆積し、堆積した層間絶縁膜32に、制御ゲート電極17a、記憶素子用ソース拡散層19及びドレイン拡散層20、並びに論理素子用ソース拡散層29及びドレイン拡散層30とコバルトシリサイド層31を介してそれぞれ電気的な接続を取るコンタクト33を形成する。
【0077】
なお、素子分離領域12上に形成される構成物28は、記憶素子及び論理素子の各工程を経るごとに、各形成膜によって形成される構成物であって、半導体記憶装置の素子とは無関係である。以下の各実施形態においても同様である。
【0078】
このように、第1の実施形態によると、記憶回路形成領域1に形成される記憶素子用ゲート電極18は、浮遊ゲート電極14a及び制御ゲート電極17aが多結晶シリコンからなり、制御ゲート電極17aの上部にはコバルトシリサイド層31が形成された構成となる。従って、記憶素子用ゲート電極18には金属膜が含まれておらず、図1(d)に示すように、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復するための熱処理を行なえるので、トンネル絶縁膜13aの信頼性を向上することができる。
【0079】
また、論理回路形成領域2に形成される論理素子のゲート電極24は、タングステンからなる上部ゲート電極22aと多結晶シリコンからなる下部ゲート電極17bとで構成されたポリメタルゲートであるため、該ゲート電極24の低抵抗化を実現できる。従って、論理素子のゲート電極24には、金属膜であるタングステンからなる上部ゲート電極22aが形成されるのに対し、記憶素子のゲート電極18には、タングステンからなる金属膜は形成されない構成となる。
【0080】
なお、第1の実施形態では、図2(d)に示す工程で、論理回路形成領域2のソース/ドレイン領域上の第3の絶縁膜16を完全に除去して半導体基板11の表面を露出させたが、これに代えて、図2(d)に示す工程で、論理回路形成領域2のソース/ドレイン領域上に第3の絶縁膜16の一部を残存させ、図3(c)に示す工程で論理素子用LDDソース拡散層25及び論理素子用LDDドレイン拡散層26の上に残存する第3の絶縁膜16を除去してもよい。
【0081】
(第2の実施形態)
以下、本発明の第2の実施形態について図面を参照しながら説明する。
【0082】
図5〜図8は本発明の第2の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第1の実施形態と同様に、論理回路形成領域のトランジスタをNチャネルトランジスタのみとし、Pチャネルトランジスタを省略する。
【0083】
第2の実施形態は、論理素子用ゲート電極を構成する上部ゲート電極と、記憶回路形成領域1のコンタクトパッドとを、同一の導電膜を用いて同一の工程で形成することを特徴とする。なお、コンタクトパッドとは、ソース/ドレイン拡散層と外部との電気的な導通を図るコンタクトの接触抵抗を低減するために、ソース/ドレイン拡散層とコンタクトとの間に設ける電極パッドのことをいう。
【0084】
まず、図5(a)に示すように、シリコンからなる半導体基板11上に、酸化シリコンが埋め込まれてなる素子分離領域12によって、記憶回路形成領域1と論理回路形成領域2とに区画する。その後、半導体基板11上の全面に、例えば熱酸化法により膜厚が約9nmのトンネル絶縁膜となる第1の絶縁膜13を堆積し、CVD法により第1の絶縁膜13の上に膜厚が約250nmの多結晶シリコンからなる第1のゲート形成膜14を堆積する。
【0085】
次に、図5(b)に示すように、第1のゲート形成膜14の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるONO膜構造の容量絶縁膜となる第2の絶縁膜15を形成する。その後、第2の絶縁膜15上に記憶回路形成領域1を覆うレジストパターン80を形成した後、レジストパターン80をマスクとして、第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15をパターニングして、論理回路形成領域2の第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15を除去する。
【0086】
次に、図5(c)に示すように、レジストパターン80を除去した後、半導体基板11上の論理回路形成領域2に、例えば熱酸化法により膜厚が10nmのゲート絶縁膜となる第3の絶縁膜16を形成する。続いて、CVD法等により、第2の絶縁膜15及び第3の絶縁膜16上に全面にわたって膜厚が約100nmの多結晶シリコンからなる第2のゲート形成膜17を堆積する。その後、第2のゲート形成膜17にドーズ量が約5×1015cm-2の燐(P)イオンを注入して、該第2のゲート形成膜17にN型の導電性を持たせる。なお、この燐イオン注入の際、Pチャネルトランジスタ領域の第2のゲート形成膜(図示せず)上はレジストマスクで覆っておき、別工程でP型の不純物を注入してP型の導電性を持たせても良い。
【0087】
次に、図5(d)に示すように、例えばCVD法により、第2のゲート形成膜17上に全面にわたって、膜厚が約200nmの窒化シリコンからなる第4の絶縁膜34を堆積する。
【0088】
次に、図5(e)に示すように、第4の絶縁膜34上に、記憶回路形成領域1をマスクするレジストパターン82を形成した後、レジストパターン82をマスクとして論理回路形成領域2に含まれる第4の絶縁膜34を除去する。
【0089】
次に、図6(a)に示すように、レジストパターン82を除去した後、論理回路形成領域2の全面を覆い、且つ記憶回路形成領域1に記憶素子のゲート電極形成用パターンを有するレジストパターン81を形成する。その後、レジストパターン81をマスクとして、第1の絶縁膜13、第1のゲート形成膜14、第2の絶縁膜15、第2のゲート形成膜17及び第4の絶縁膜34に対して異方性のドライエッチングを行なって、記憶回路形成領域1に、第1の絶縁膜13からなるトンネル絶縁膜13a、第1のゲート形成膜14からなる浮遊ゲート電極14a、第2の絶縁膜15からなる容量絶縁膜15a、第2のゲート形成膜17からなる制御ゲート電極17a及び第4の絶縁膜34からなる第1の保護絶縁膜34aを形成する。ここでも、トンネル絶縁膜13a、浮遊ゲート電極14a、容量絶縁膜15a及び制御ゲート電極17aからなるゲート電極部を記憶素子用ゲート電極18と呼ぶ。
【0090】
続いて、レジストパターン81をマスクとし、半導体基板11に対してドーズ量が2×1015cm-2程度で注入エネルギーが約30keVの燐イオンを注入することにより、半導体基板11の記憶回路形成領域1における記憶素子用ゲート電極18の側方部分に記憶素子用ソース拡散層19と記憶素子用ドレイン拡散層20とを選択的に形成する。この後、レジストパターン81を除去した後、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層19及びドレイン拡散層20が形成された半導体基板11に対して約900℃の熱処理を行なう。
【0091】
次に、図6(b)に示すように、CVD法により、半導体基板11上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極18のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜35を形成する。
【0092】
次に、図6(c)に示すように、CVD法、蒸着法又はスパッタ法により、半導体基板11上の記憶素子用ゲート電極18を含む全面に膜厚が約150nmのタングステンからなる導電膜22を堆積する。続いて、該導電膜22の上に、膜厚が約100nmの窒化シリコンからなる第5の絶縁膜36を堆積する。
【0093】
次に、図6(d)に示すように、半導体基板11上に、記憶素子用ソース拡散層19及びドレイン拡散層20上を覆い、且つ、記憶素子用ゲート電極18の上側に開口部87aを有するコンタクトパッド形成用パターンと、論理素子のゲート電極形成用パターンとを持つレジストパターン87を形成する。このレジストパターン87をマスクとして、第3の絶縁膜16、第2のゲート形成膜17、導電膜22及び第5の絶縁膜36に対して異方性のドライエッチングを行なう。このエッチングよって、論理回路形成領域2には、第3の絶縁膜16からなるゲート絶縁膜16a、第2のゲート形成膜17からなる下部ゲート電極17b、導電膜22からなる上部ゲート電極22a及び第5の絶縁膜36からなる第2の保護絶縁膜36aを形成する。また、記憶回路形成領域1には、同時に、第5の絶縁膜36からなる第2の保護絶縁膜36bと、導電膜22からなり、記憶素子用ソース拡散層19及びドレイン拡散層20と電気的に接続されたコンタクトパッド22Aを自己整合的に形成する。このコンタクトパッド22Aは、記憶素子用ソース拡散層19及びドレイン拡散層20の各上面から記憶素子用ゲート電極18の側面及び上端部に跨って形成される。以下、論理回路形成領域2に形成された、ゲート絶縁膜16a、下部ゲート電極17b及び上部ゲート電極22aからなるゲート電極部を論理素子用ゲート電極24と呼ぶ。
【0094】
なお、タングステンからなる導電膜22をエッチングした後、記憶回路形成領域1においては窒化シリコンからなる第1の保護絶縁膜34aが露出し、また、論理回路形成領域2においては多結晶シリコンからなる第2のゲート形成膜17が露出する。ここで、多結晶シリコンのエッチングレートが窒化シリコンよりも大きいエッチャントを用いれば、第1の保護絶縁膜34aが保護膜となり記憶素子用ゲート電極18のエッチングを防止することできる。
【0095】
次に、図7(a)に示すように、レジストパターン87をマスクとして、記憶素子用ゲート電極18上に露出している第1の保護絶縁膜34aを除去することにより、制御ゲート電極17aの表面を露出する。このとき、記憶素子用ゲート電極18の上端部には、第1の保護絶縁膜34aが残存する。
【0096】
次に、図7(b)に示すように、レジストパターン87を除去した後、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン85を形成する。その後、レジストパターン85及び第2の保護絶縁膜36aを含む論理素子用ゲート電極24をマスクとして、半導体基板11に対してドーズ量が1×1015cm-2程度で注入エネルギーが約10keVの砒素イオンを注入することにより、論理回路形成領域2に論理素子用LDDソース拡散層25と論理素子用LDDドレイン拡散層26とを形成する。
【0097】
次に、図7(c)に示すように、レジストパターン85を除去した後、半導体基板11上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なって、コンタクトパッド22Aの端部側面に酸化シリコンからなるパッド用側壁絶縁膜27Cを形成すると共に、論理素子用ゲート電極24の側面に酸化シリコンからなる論理素子用側壁絶縁膜27Bを形成する。続いて、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン86を形成した後、レジストパターン86、第2の保護絶縁膜36aを含む論理素子用ゲート電極24及び論理素子用側壁絶縁膜27Bをマスクとして、半導体基板11に対してドーズ量が3×1015cm-2程度で注入エネルギーが約30keVの砒素イオンを注入することにより、論理回路形成領域2に比較的高濃度の論理素子用ソース拡散層29と論理素子用ドレイン拡散層30とを形成する。
【0098】
次に、図7(d)に示すように、レジストパターン86を除去した後、蒸着法又はスパッタ法等により、半導体基板11上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板11及び制御ゲート電極17aのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極18の制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30の各上部にコバルトシリサイド層31を選択的に形成する。
【0099】
次に、図8(a)に示すように、半導体基板11上の全面に、例えば酸化シリコンからなる層間絶縁膜32を堆積し、堆積した層間絶縁膜32に、記憶素子用ゲート電極18上のコバルトシリサイド層31、論理素子用ソース拡散層29及びドレイン拡散層30上のコバルトシリサイド層31を露出する第1の開口部32aを形成する。続いて、層間絶縁膜32に、コンタクトパッド22Aを露出する第2の開口部32bを形成する。このように、第1の開口部32aの形成工程は、層間絶縁膜32を構成する酸化シリコンに対するエッチング工程であり、第2の開口部32bの形成工程は、層間絶縁膜32を構成する酸化シリコン及び第2の保護絶縁膜36bを構成する窒化シリコンに対するエッチングである。
【0100】
次に、図8(b)に示すように、層間絶縁膜32の第1の開口部32a及び第2の開口部32bに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極17a、記憶素子用ソース拡散層19及びドレイン拡散層20、並びに論理素子用ソース拡散層29及びドレイン拡散層30とそれぞれ電気的な接続を取るコンタクト33を形成する。このとき、制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30は、コバルトシリサイド層31を介してコンタクト33に接続される。また、記憶素子用ソース拡散層19及びドレイン拡散層20は、コンタクトパッド22Aを介してコンタクト33に接続される。
【0101】
このように、第2の実施形態によると、記憶素子用ゲート電極18は、浮遊ゲート電極14a及び制御ゲート電極17aが多結晶シリコン膜からなり、制御ゲート電極17aの上側の一部にはコバルトシリサイド層31が形成された構成となる。従って、記憶素子用ゲート電極18には、論理素子用ゲート電極24を構成するタングステンからなる導電膜22を含まないように形成できるため、記憶素子用ソース拡散層19及びドレイン拡散層20を形成した後に、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復するための熱処理を行なえるようになり、トンネル絶縁膜の信頼性を向上できる。
【0102】
また、論理回路形成領域2に形成される論理素子用ゲート電極24は、タングステンからなる上部ゲート電極22aと多結晶シリコンからなる下部ゲート電極17bとで構成されたポリメタルゲートであるため、該ゲート電極24の低抵抗化を実現できる。
【0103】
その上、論理素子用ゲート電極24を構成する導電膜22を用いて、記憶素子用ソース拡散層19及びドレイン拡散層20の上にコンタクトパッド22Aを論理素子用ゲート電極24のパターニング工程と同一の工程で形成することができるため、工程を増加させることなく、記憶素子及び論理素子の低抵抗化と、記憶回路形成領域1の面積の縮小化とを実現できる。
【0104】
(第3の実施形態)
以下、本発明の第3の実施形態について図面を参照しながら説明する。
【0105】
図9〜図12は本発明の第3の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第1の実施形態と同様に、論理回路形成領域のトランジスタをNチャネルトランジスタのみとし、Pチャネルトランジスタを省略する。
【0106】
第3の実施形態は、論理素子用ゲート電極とコンタクトパッドとのパターニングに絶縁膜からなるハードマスクを用いる構成を特徴とする。
【0107】
まず、図9(a)に示すように、シリコンからなる半導体基板11上に、酸化シリコンが埋め込まれてなる素子分離領域12によって、記憶回路形成領域1と論理回路形成領域2とに区画する。その後、半導体基板11上の全面に、例えば熱酸化法により膜厚が約9nmのトンネル絶縁膜となる第1の絶縁膜13を堆積し、CVD法により第1の絶縁膜13の上に膜厚が約250nmの多結晶シリコンからなる第1のゲート形成膜14を堆積する。
【0108】
次に、図9(b)に示すように、第1のゲート形成膜14の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるONO膜構造の容量絶縁膜となる第2の絶縁膜15を形成する。その後、第2の絶縁膜15上に記憶回路形成領域1を覆うレジストパターン80を形成した後、レジストパターン80をマスクとして、第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15をパターニングして、論理回路形成領域2の第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15を除去する。
【0109】
次に、図9(c)に示すように、レジストパターン80を除去した後、半導体基板11上の論理回路形成領域2に、例えば熱酸化法により膜厚が10nmのゲート絶縁膜となる第3の絶縁膜16を形成する。続いて、CVD法等により、第2の絶縁膜15及び第3の絶縁膜16上に全面にわたって膜厚が約100nmの多結晶シリコンからなる第2のゲート形成膜17を堆積する。その後、第2のゲート形成膜17にドーズ量が約5×1015cm-2の燐(P)イオンを注入して、該第2のゲート形成膜17にN型の導電性を持たせる。なお、この燐イオン注入の際、Pチャネルトランジスタ領域の第2のゲート形成膜(図示せず)上はレジストマスクで覆っておき、別工程でP型の不純物を注入してP型の導電性を持たせても良い。
【0110】
次に、図9(d)に示すように、例えばCVD法により、第2のゲート形成膜17上に全面にわたって、膜厚が約200nmの酸化シリコンからなる第4の絶縁膜37を堆積する。
【0111】
次に、図9(e)に示すように、第4の絶縁膜37上に、記憶回路形成領域1をマスクするレジストパターン82を形成した後、レジストパターン82をマスクとして論理回路形成領域2に含まれる第4の絶縁膜37を除去する。
【0112】
次に、図10(a)に示すように、レジストパターン82を除去した後、論理回路形成領域2の全面を覆い、且つ記憶回路形成領域1に記憶素子のゲート電極形成用パターンを有するレジストパターン81を形成する。その後、レジストパターン81をマスクとして、第1の絶縁膜13、第1のゲート形成膜14、第2の絶縁膜15、第2のゲート形成膜17及び第4の絶縁膜37に対して異方性のドライエッチングを行なって、記憶回路形成領域1に、第1の絶縁膜13からなるトンネル絶縁膜13a、第1のゲート形成膜14からなる浮遊ゲート電極14a、第2の絶縁膜15からなる容量絶縁膜15a、第2のゲート形成膜17からなる制御ゲート電極17a及び第4の絶縁膜37からなる第1の保護絶縁膜37aを形成する。以下、トンネル絶縁膜13a、浮遊ゲート電極14a、容量絶縁膜15a及び制御ゲート電極17aからなるゲート電極部を記憶素子用ゲート電極18と呼ぶ。
【0113】
続いて、レジストパターン81をマスクとし、半導体基板11に対してドーズ量が2×1015cm-2程度で注入エネルギーが約30keVの燐イオンを注入することにより、半導体基板11の記憶回路形成領域1における記憶素子用ゲート電極18の側方部分に記憶素子用ソース拡散層19と記憶素子用ドレイン拡散層20とを選択的に形成する。この後、レジストパターン81を除去した後、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層19及びドレイン拡散層20が形成された半導体基板11に対して約900℃の熱処理を行なう。
【0114】
次に、図10(b)に示すように、CVD法により、半導体基板11上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極18のゲート長方向の側面に、シリコン酸化膜からなる記憶素子用側壁絶縁膜38を形成する。
【0115】
次に、図10(c)に示すように、CVD法、蒸着法又はスパッタ法により、半導体基板11上の記憶素子用ゲート電極18を含む全面に膜厚が約150nmのタングステンからなる導電膜22を堆積する。続いて、該導電膜22の上に、膜厚が約100nmの窒化シリコンからなる第5の絶縁膜36を堆積する。
【0116】
次に、図10(d)に示すように、半導体基板11上に、記憶素子用ソース拡散層19及びドレイン拡散層20上を覆い、且つ、記憶素子用ゲート電極18の上側に開口部87aを有するコンタクトパッド形成パターンと、論理素子のゲート電極形成用パターンとを持つレジストパターン87を形成する。このレジストパターン87をマスクとして、第5の絶縁膜36に対してドライエッチングを行なう。これによって、論理回路形成領域2には、第5の絶縁膜36からなる論理素子のゲート電極形成用パターンを有する第2の保護絶縁膜36aが形成される。また、記憶回路形成領域1には、第5の絶縁膜36からなるコンタクトパッド形成用パターンを有する第2の保護絶縁膜36bが形成される。
【0117】
次に、図11(a)に示すように、レジストパターン87を除去した後、第2の保護絶縁膜36a及び36bをマスクとして、第3の絶縁膜16、第2のゲート形成膜17及び導電膜22に対して異方性のドライエッチングを行なう。このエッチングにより、論理回路形成領域2には、第3の絶縁膜16からなるゲート絶縁膜16a、第2のゲート形成膜17からなる下部ゲート電極17b及び導電膜22からなる上部ゲート電極22aを形成する。また、同時に、記憶回路形成領域1には、導電膜22からなり、記憶素子用ソース拡散層19及びドレイン拡散層20と電気的に接続されたコンタクトパッド22Aを自己整合的に形成する。このコンタクトパッド22Aは、記憶素子用ソース拡散層19及びドレイン拡散層20の各上面から記憶素子用ゲート電極18の側面及び上端部に跨って形成される。以下、論理回路形成領域2に形成された、ゲート絶縁膜16a、下部ゲート電極17b及び上部ゲート電極22aからなるゲート電極部を論理素子用ゲート電極24と呼ぶ。
【0118】
なお、タングステンからなる導電膜22をエッチングした後、記憶回路形成領域1においては酸化シリコンからなる第1の保護絶縁膜37aが露出し、また、論理回路形成領域2においては多結晶シリコンからなる第2のゲート形成膜17が露出する。ここで、多結晶シリコンのエッチングレートが酸化シリコンよりも大きいエッチャントを用いれば、第1の保護絶縁膜37aが保護膜となり、記憶素子用ゲート電極18のエッチングを防止することできる。
【0119】
次に、図11(b)に示すように、第2の保護絶縁膜36bをマスクとして、記憶素子用ゲート電極18上に露出している第1の保護絶縁膜37aを除去することにより、制御ゲート電極17aの表面を露出する。このとき、記憶素子用ゲート電極18の上端部には、第1の保護絶縁膜37aが残存する。
【0120】
次に、図11(c)に示すように、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン85を形成する。その後、レジストパターン85及び第2の保護絶縁膜36aを含む論理素子用ゲート電極24をマスクとして、半導体基板11に対してドーズ量が1×1015cm-2程度で注入エネルギーが約10keVの砒素イオンを注入することにより、論理回路形成領域2に論理素子用LDDソース拡散層25と論理素子用LDDドレイン拡散層26とを形成する。
【0121】
次に、図11(d)に示すように、レジストパターン85を除去した後、半導体基板11上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なって、コンタクトパッド22Aの端部側面に酸化シリコンからなるパッド用側壁絶縁膜27Cを形成すると共に、論理素子用ゲート電極24の側面に酸化シリコンからなる論理素子用側壁絶縁膜27Bを形成する。続いて、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン86を形成した後、レジストパターン86、第2の保護絶縁膜36aを含む論理素子用ゲート電極24及び論理素子用側壁絶縁膜27Bをマスクとして、半導体基板11に対してドーズ量が3×1015cm-2程度で注入エネルギーが約30keVの砒素イオンを注入することにより、論理回路形成領域2に比較的高濃度の論理素子用ソース拡散層29と論理素子用ドレイン拡散層30とを形成する。
【0122】
次に、図12(a)に示すように、レジストパターン86を除去した後、蒸着法又はスパッタ法等により、半導体基板11上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板11及び制御ゲート電極17aのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極18の制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30の各上部にコバルトシリサイド層31を選択的に形成する。
【0123】
次に、図12(b)に示すように、半導体基板11上の全面に、例えば酸化シリコンからなる層間絶縁膜32を堆積し、堆積した層間絶縁膜32に、記憶素子用ゲート電極18上のコバルトシリサイド層31、論理素子用ソース拡散層29及びドレイン拡散層30上のコバルトシリサイド層31を露出する第1の開口部32aを形成する。続いて、層間絶縁膜32に、コンタクトパッド22Aを露出する第2の開口部32bを形成する。
【0124】
次に、図12(c)に示すように、層間絶縁膜32の第1の開口部32a及び第2の開口部32bに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極17a、記憶素子用ソース拡散層19及びドレイン拡散層20、並びに論理素子用ソース拡散層29及びドレイン拡散層30とそれぞれ電気的な接続を取るコンタクト33を形成する。このとき、制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30は、コバルトシリサイド層31を介してコンタクト33に接続される。また、記憶素子用ソース拡散層19及びドレイン拡散層20は、コンタクトパッド22Aを介してコンタクト33に接続される。
【0125】
このように、第3の実施形態によると、記憶素子用ゲート電極18は、浮遊ゲート電極14a及び制御ゲート電極17aが多結晶シリコン膜からなり、制御ゲート電極17aの上側の一部にはコバルトシリサイド層31が形成された構成となる。従って、記憶素子用ゲート電極18は、論理素子用ゲート電極24を構成するタングステンからなる導電膜22を含まないため、記憶素子用ソース拡散層19及びドレイン拡散層20を形成した後に、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復するための熱処理を行なえるようになり、トンネル絶縁膜の信頼性を向上できる。
【0126】
また、論理回路形成領域2に形成される論理素子用ゲート電極24は、タングステンからなる上部ゲート電極22aと多結晶シリコンからなる下部ゲート電極17bとで構成されたポリメタルゲートであるため、該ゲート電極24の低抵抗化を実現できる。
【0127】
その上、論理素子用ゲート電極24を構成する導電膜22を用いて、記憶素子用ソース拡散層19及びドレイン拡散層20の上にコンタクトパッド22Aを論理素子用ゲート電極24のパターニング工程と同一の工程で形成することができるため、工程を増加させることなく、記憶素子及び論理素子の低抵抗化と、記憶回路形成領域1の面積の縮小化とを実現できる。
【0128】
さらに、第3の実施形態の特徴として、図11(a)に示すように、論理素子用ゲート電極24及び記憶素子のコンタクトパッド22Aをパターニングする際に、窒化シリコンからなる第5の絶縁膜36から形成した第2の保護絶縁膜36a及び36bをマスクとしてエッチングを行なう。このため、レジスト膜から発生するポリマーによりゲートパターンの寸法が肥大して微細加工を困難にするという事態の発生を防止することができる。
【0129】
また、図11(b)に示す記憶素子用ゲート電極18の制御ゲート電極17aの露出工程において、マスクである第2の保護絶縁膜36bは窒化シリコンからなり、記憶素子用ゲート電極18上の第1の保護絶縁膜37aは酸化シリコンからなるため、第1の保護絶縁膜37aを確実に除去できるので、プロセスの安定性を確保できる。
【0130】
(第4の実施形態)
以下、本発明の第4の実施形態について図面を参照しながら説明する。
【0131】
図13〜図16は本発明の第4の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第1の実施形態と同様に、論理回路形成領域のトランジスタをNチャネルトランジスタのみとし、Pチャネルトランジスタを省略する。
【0132】
第4の実施形態は、論理素子用ゲート電極24のパターニングにハードマスクを用い、コンタクトパッド22Aのパターニングにレジストパターンを用いる構成を特徴とする。
【0133】
まず、図13(a)に示すように、シリコンからなる半導体基板11上に、酸化シリコンが埋め込まれてなる素子分離領域12によって、記憶回路形成領域1と論理回路形成領域2とに区画する。その後、半導体基板11上の全面に、例えば熱酸化法により膜厚が約9nmのトンネル絶縁膜となる第1の絶縁膜13を堆積し、CVD法により第1の絶縁膜13の上に膜厚が約250nmの多結晶シリコンからなる第1のゲート形成膜14を堆積する。
【0134】
次に、図13(b)に示すように、第1のゲート形成膜14の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるONO膜構造の容量絶縁膜となる第2の絶縁膜15を形成する。その後、第2の絶縁膜15上に記憶回路形成領域1を覆うレジストパターン80を形成した後、レジストパターン80をマスクとして、論理回路形成領域2に形成されている第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15を除去する。
【0135】
次に、図13(c)に示すように、レジストパターン80を除去した後、半導体基板11上の論理回路形成領域2に、例えば熱酸化法により膜厚が10nmのゲート絶縁膜となる第3の絶縁膜16を選択的に形成する。続いて、CVD法等により、第2の絶縁膜15及び第3の絶縁膜16上に全面にわたって膜厚が約100nmの多結晶シリコンからなる第2のゲート形成膜17を堆積する。その後、第2のゲート形成膜17にドーズ量が約5×1015cm-2の燐(P)イオンを注入して、該第2のゲート形成膜17にN型の導電性を持たせる。なお、この燐イオン注入の際、Pチャネルトランジスタ領域の第2のゲート形成膜(図示せず)上はレジストマスクで覆っておき、別工程でP型の不純物を注入してP型の導電性を持たせても良い。
【0136】
次に、図13(d)に示すように、例えばCVD法により、第2のゲート形成膜17上に全面にわたって、膜厚が約200nmの窒化シリコンからなる第4の絶縁膜34を堆積する。
【0137】
次に、図13(e)に示すように、第4の絶縁膜34上に、記憶回路形成領域1をマスクするレジストパターン82を形成した後、レジストパターン82をマスクとして論理回路形成領域2に含まれる第4の絶縁膜34を除去する。
【0138】
次に、図14(a)に示すように、レジストパターン82を除去した後、論理回路形成領域2の全面を覆い、且つ記憶回路形成領域1に記憶素子のゲート電極形成用パターンを有するレジストパターン81を形成する。その後、レジストパターン81をマスクとして、第1の絶縁膜13、第1のゲート形成膜14、第2の絶縁膜15、第2のゲート形成膜17及び第4の絶縁膜34に対して異方性のドライエッチングを行なって、記憶回路形成領域1に、第1の絶縁膜13からなるトンネル絶縁膜13a、第1のゲート形成膜14からなる浮遊ゲート電極14a、第2の絶縁膜15からなる容量絶縁膜15a、第2のゲート形成膜17からなる制御ゲート電極17a及び第4の絶縁膜34からなる第1の保護絶縁膜34aを形成する。ここでも、トンネル絶縁膜13a、浮遊ゲート電極14a、容量絶縁膜15a及び制御ゲート電極17aからなるゲート電極部を記憶素子用ゲート電極18と呼ぶ。
【0139】
続いて、レジストパターン81をマスクとし、半導体基板11に対してドーズ量が2×1015cm-2程度で注入エネルギーが約30keVの燐イオンを注入することにより、半導体基板11の記憶回路形成領域1における記憶素子用ゲート電極18の側方部分に記憶素子用ソース拡散層19と記憶素子用ドレイン拡散層20とを選択的に形成する。この後、レジストパターン81を除去した後、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層19及びドレイン拡散層20が形成された半導体基板11に対して約900℃の熱処理を行なう。
【0140】
次に、図14(b)に示すように、CVD法により、半導体基板11上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極18のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜35を形成する。
【0141】
次に、図14(c)に示すように、CVD法、蒸着法又はスパッタ法により、半導体基板11上の記憶素子用ゲート電極18を含む全面に膜厚が約150nmのタングステンからなる導電膜22を堆積する。続いて、該導電膜22の上に、膜厚が約100nmの窒化シリコンからなる第5の絶縁膜36を堆積する。
【0142】
次に、図14(d)に示すように、半導体基板11上に、記憶回路形成領域1の全面を覆い、且つ、論理回路形成領域2に論理素子のゲート電極形成用パターンを持つレジストパターン88を形成する。このレジストパターン88をマスクとして、第5の絶縁膜36に対してドライエッチングを行なうことにより、論理回路形成領域2に、電極形成パターン形状を有する第2の保護絶縁膜36aを形成し、記憶回路形成領域1には全面に第2の保護絶縁膜36cを形成する。
【0143】
次に、図15(a)に示すように、レジストパターン88を除去した後、第2の保護絶縁膜36a及び36cをマスクとして、第3の絶縁膜16、第2のゲート形成膜17及び導電膜22に対して異方性のドライエッチングを行なう。このエッチングによって、論理回路形成領域2には、第3の絶縁膜16からなるゲート絶縁膜16a、第2のゲート形成膜17からなる下部ゲート電極17b、導電膜22からなる上部ゲート電極22aを形成する。このとき、記憶回路形成領域1は、その全面に第2の保護絶縁膜36cが形成されているため、導電膜22等がエッチングされない。以下、論理回路形成領域2に形成された、ゲート絶縁膜16a、下部ゲート電極17b及び上部ゲート電極22aからなるゲート電極部を論理素子用ゲート電極24と呼ぶ。
【0144】
次に、図15(b)に示すように、半導体基板11上に、記憶素子用ゲート電極18の上側に開口部89aを持つレジストパターン89を形成した後、レジストパターン89をマスクとして、第1の保護絶縁膜34a、導電膜22及び第2の保護絶縁膜36cに対して異方性のドライエッチングを行ない、制御ゲート電極17aを露出する。このエッチングによって、記憶回路形成領域1には、第5の絶縁膜36からなる第2の保護絶縁膜36bと、導電膜22からなり、記憶素子用ソース拡散層19及びドレイン拡散層20と電気的に接続されたコンタクトパッド22Aを形成する。このコンタクトパッド22Aは、記憶素子用ソース拡散層19及びドレイン拡散層20の各上面から記憶素子用ゲート電極18の側面及び上端部に跨って形成される。
【0145】
次に、図15(c)に示すように、レジストパターン89を除去した後、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン85を形成する。その後、レジストパターン85及び第2の保護絶縁膜36aを含む論理素子用ゲート電極24をマスクとして、半導体基板11に対してドーズ量が1×1015cm-2程度で注入エネルギーが約10keVの砒素イオンを注入することにより、論理回路形成領域2に論理素子用LDDソース拡散層25と論理素子用LDDドレイン拡散層26とを形成する。
【0146】
次に、図15(d)に示すように、レジストパターン85を除去した後、半導体基板11上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なって、コンタクトパッド22Aの端部側面に酸化シリコンからなるパッド用側壁絶縁膜27Cを形成すると共に、論理素子用ゲート電極24の側面に酸化シリコンからなる論理素子用側壁絶縁膜27Bを形成する。続いて、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン86を形成した後、レジストパターン86、第2の保護絶縁膜36aを含む論理素子用ゲート電極24及び論理素子用側壁絶縁膜27Bをマスクとして、半導体基板11に対してドーズ量が3×1015cm-2程度で注入エネルギーが約30keVの砒素イオンを注入することにより、論理回路形成領域2に比較的高濃度の論理素子用ソース拡散層29と論理素子用ドレイン拡散層30とを形成する。
【0147】
次に、図16(a)に示すように、レジストパターン86を除去した後、蒸着法又はスパッタ法等により、半導体基板11上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板11及び制御ゲート電極17aのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極18の制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30の各上部にコバルトシリサイド層31を選択的に形成する。
【0148】
次に、図16(b)に示すように、半導体基板11上の全面に、例えば酸化シリコンからなる層間絶縁膜32を堆積し、堆積した層間絶縁膜32に、記憶素子用ゲート電極18上のコバルトシリサイド層31、論理素子用ソース拡散層29及びドレイン拡散層30上のコバルトシリサイド層31を露出する第1の開口部32aを形成する。続いて、層間絶縁膜32に、コンタクトパッド22Aを露出する第2の開口部32bを形成する。
【0149】
次に、図16(c)に示すように、層間絶縁膜32の第1の開口部32a及び第2の開口部32bに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極17a、記憶素子用ソース拡散層19及び記憶素子用ドレイン拡散層20、並びに論理素子用ソース拡散層29及び論理素子用ドレイン拡散層30とそれぞれ電気的な接続を取るコンタクト33を形成する。このとき、制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30は、コバルトシリサイド層31を介してコンタクト33に接続される。また、記憶素子用ソース拡散層19及びドレイン拡散層20は、コンタクトパッド22Aを介してコンタクト33に接続される。
【0150】
このように、第4の実施形態によると、記憶素子用ゲート電極18は、浮遊ゲート電極14a及び制御ゲート電極17aが多結晶シリコン膜からなり、制御ゲート電極17aの上側の一部にはコバルトシリサイド層31が形成された構成となる。従って、記憶素子用ゲート電極18は、論理素子用ゲート電極24を構成するタングステンからなる導電膜22を含まないため、記憶素子用ソース拡散層19及びドレイン拡散層20を形成した後に、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復するための熱処理を行なえるようになり、トンネル絶縁膜の信頼性を向上できる。
【0151】
また、論理回路形成領域2に形成される論理素子用ゲート電極24は、タングステンからなる上部ゲート電極22aと多結晶シリコンからなる下部ゲート電極17bとで構成されたポリメタルゲートであるため、該ゲート電極24の低抵抗化を実現できる。
【0152】
その上、論理素子用ゲート電極24を構成する導電膜22を用いて、記憶素子用ソース拡散層19及びドレイン拡散層20の上にコンタクトパッド22Aを形成するため、記憶素子及び論理素子の低抵抗化と、記憶回路形成領域1の面積の縮小化とを実現できる。
【0153】
さらに、第4の実施形態の特徴として、図15(a)に示すように、論理素子用ゲート電極24をパターニングする際に、窒化シリコンからなる第5の絶縁膜36から形成した第2の保護絶縁膜36aをマスクとしてエッチングを行なう。このため、レジスト膜から発生するポリマーによりゲートパターンの寸法が肥大して、微細加工が困難になるという事態の発生を防止することができる。
【0154】
また、図15(b)に示すように、記憶回路形成領域1のコンタクトパッド22Aのパターニングは、レジストパターン89をマスクとして用い、第1の保護絶縁膜34a、導電膜22及び第2の絶縁膜36cに対してエッチングを行なう。このため、第2の保護絶縁膜36bをマスクパターンに用いないので、第1の保護絶縁膜34a及び第2の保護絶縁膜36b同士のエッチング選択比を考慮する必要がなくなり、プロセスの自由度が大きくなると共にプロセスの安定度が向上する。
【0155】
(第5の実施形態)
以下、本発明の第5の実施形態について図面を参照しながら説明する。
【0156】
図17〜図20は本発明の第5の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第1の実施形態と同様に、論理回路形成領域のトランジスタをNチャネルトランジスタのみとし、Pチャネルトランジスタを省略する。
【0157】
第5の実施形態は、第2のゲート形成膜に対する不純物の導入を、記憶回路形成領域と論理回路形成領域とに対して、工程を増やすことなく独立した工程で行なうことを特徴とする。
【0158】
まず、図17(a)に示すように、シリコンからなる半導体基板11上に、酸化シリコンが埋め込まれてなる素子分離領域12によって、記憶回路形成領域1と論理回路形成領域2とに区画する。その後、半導体基板11上の全面に、例えば熱酸化法により膜厚が約9nmのトンネル絶縁膜となる第1の絶縁膜13を堆積し、CVD法により第1の絶縁膜13の上に膜厚が約250nmの多結晶シリコンからなる第1のゲート形成膜14とを順次形成する。
【0159】
次に、図17(b)に示すように、第1のゲート形成膜14の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるONO膜構造の容量絶縁膜となる第2の絶縁膜15を形成する。その後、第2の絶縁膜15上に記憶回路形成領域1を覆うレジストパターン80を形成した後、レジストパターン80をマスクとして、論理回路形成領域2に形成されている第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15を除去する。これによって、記憶回路形成領域1には、パターニングされた第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15が残存する。
【0160】
次に、図17(c)に示すように、レジストパターン80を除去した後、半導体基板11上の論理回路形成領域2に、例えば熱酸化法により膜厚が10nmのゲート絶縁膜となる第3の絶縁膜16を選択的に形成する。続いて、CVD法等により、第2の絶縁膜15及び第3の絶縁膜16上に全面にわたって膜厚が約100nmの多結晶シリコンからなる第2のゲート形成膜17と、該第2のゲート形成膜17の上に全面にわたって膜厚が約200nmの窒化シリコンからなる第4の絶縁膜34を堆積する。
【0161】
次に、図17(d)に示すように、第4の絶縁膜34上に、記憶回路形成領域1をマスクするレジストパターン82を形成した後、レジストパターン82をマスクとして論理回路形成領域2に含まれる第4の絶縁膜34を除去する。
【0162】
次に、図17(e)に示すように、レジストパターン82を除去した後、論理回路形成領域2の全面を覆い、且つ記憶回路形成領域1に記憶素子のゲート電極形成用パターンを有するレジストパターン81を形成する。その後、レジストパターン81をマスクとして、第1の絶縁膜13、第1のゲート形成膜14、第2の絶縁膜15、第2のゲート形成膜17及び第4の絶縁膜34に対して異方性のドライエッチングを行なって、記憶回路形成領域1に、第1の絶縁膜13からなるトンネル絶縁膜13a、第1のゲート形成膜14からなる浮遊ゲート電極14a、第2の絶縁膜15からなる容量絶縁膜15a、第2のゲート形成膜17からなる制御ゲート電極17a及び第4の絶縁膜34からなる第1の保護絶縁膜34aを形成する。ここでも、トンネル絶縁膜13a、浮遊ゲート電極14a、容量絶縁膜15a及び制御ゲート電極17aからなるゲート電極部を記憶素子用ゲート電極18と呼ぶ。
【0163】
続いて、レジストパターン81をマスクとし、半導体基板11に対してドーズ量が2×1015cm-2程度で注入エネルギーが約30keVの燐イオンを注入することにより、半導体基板11の記憶回路形成領域1における記憶素子用ゲート電極18の側方部分に記憶素子用ソース拡散層19と記憶素子用ドレイン拡散層20とを選択的に形成する。この後、レジストパターン81を除去した後、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層19及びドレイン拡散層20が形成された半導体基板11に対して約900℃の熱処理を行なう。
【0164】
次に、図18(a)に示すように、半導体基板11上に、記憶素子回路形成領域1をマスクするレジストパターン90を形成した後、レジストパターン90をマスクとして、ドーズ量が約5×1015cm-2の燐イオンを第2のゲート形成膜17の論理回路形成領域2のNチャネルトランジスタ領域に注入して、該第2のゲート形成膜17にN型の導電性を持たせる。なお、この燐イオン注入の際、Pチャネルトランジスタ領域の第2のゲート形成膜(図示せず)上はレジストマスクで覆っておき、別工程でP型の不純物を注入してP型の導電性を持たせても良い。
【0165】
次に、図18(b)に示すように、レジストパターン90を除去した後、CVD法により、半導体基板11上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極18のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜35を形成する。
【0166】
次に、図18(c)に示すように、CVD法、蒸着法又はスパッタ法により、半導体基板11上の記憶素子用ゲート電極18を含む全面に膜厚が約150nmのタングステンからなる導電膜22を堆積する。続いて、該導電膜22の上に、膜厚が約100nmの窒化シリコンからなる第5の絶縁膜36を堆積する。
【0167】
次に、図18(d)に示すように、半導体基板11上に、記憶回路形成領域1の全面を覆い、且つ論理回路形成領域2に論理素子のゲート電極形成用パターンを有するレジストパターン88を形成する。このレジストパターン88をマスクとして、第5の保護絶縁膜36に対してドライエッチングを行なうことにより、論理回路形成領域2に、電極形成パターン形状を有する第2の保護絶縁膜36aを形成し、記憶回路形成領域1には全面に第2の保護絶縁膜36cを形成する。
【0168】
次に、図19(a)に示すように、レジストパターン88を除去した後、第2の保護絶縁膜36a及び36cをマスクとして、第3の絶縁膜16、第2のゲート形成膜17及び導電膜22に対して異方性のドライエッチングを行なう。このエッチングによって、論理回路形成領域2には、第3の絶縁膜16からなるゲート絶縁膜16a、第2のゲート形成膜17からなる下部ゲート電極17b及び導電膜22からなる上部ゲート電極22aを形成する。このとき、記憶回路形成領域1は、その全面に第2の保護絶縁膜36cが形成されているため、導電膜22等がエッチングされない。以下、論理回路形成領域2に形成された、ゲート絶縁膜16a、下部ゲート電極17b及び上部ゲート電極22aからなるゲート電極部を論理素子用ゲート電極24と呼ぶ。
【0169】
次に、図19(b)に示すように、半導体基板11上に、記憶素子用ゲート電極18の上側に開口部89aを持つレジストパターン89を形成した後、レジストパターン89をマスクとして、第1の保護絶縁膜34a、導電膜22及び第2の保護絶縁膜36cに対して異方性のドライエッチングを行ない、制御ゲート電極17aを露出する。このエッチングによって、記憶回路形成領域1には、第5の絶縁膜36からなる第2の保護絶縁膜36bと、導電膜22からなり、記憶素子用ソース拡散層19及びドレイン拡散層20と電気的に接続されたコンタクトパッド22Aを形成する。このコンタクトパッド22Aは、記憶素子用ソース拡散層19及びドレイン拡散層20の各上面から記憶素子用ゲート電極18の側面及び上端部に跨って形成される。
【0170】
次に、図19(c)に示すように、レジストパターン89を除去した後、第2の保護絶縁膜36aを含む論理素子用ゲート電極24及び第2の保護絶縁膜36bをマスクとして、半導体基板11に対してドーズ量が1×1015cm-2程度で注入エネルギーが約10keVの砒素イオンを注入することにより、論理回路形成領域2に論理素子用LDDソース拡散層25と論理素子用LDDドレイン拡散層26とを形成する。このとき、記憶素子用ゲート電極18の上部の制御ゲート電極17aの表面が露出しているため、該制御ゲート電極17aの導電型がN型となる。
【0171】
次に、図19(d)に示すように、半導体基板11上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なって、コンタクトパッド22Aの端部側面に酸化シリコンからなるパッド用側壁絶縁膜27Cを形成すると共に、論理素子用ゲート電極24の側面に酸化シリコンからなる論理素子用側壁絶縁膜27Bを形成する。続いて、論理素子用ゲート電極24、論理素子用側壁絶縁膜27B、第2の保護絶縁膜36b及びパッド用側壁絶縁膜27Cをマスクとして、半導体基板11に対してドーズ量が3×1015cm-2程度で注入エネルギーが約30keVの砒素イオンを注入する。これにより、論理回路形成領域2には、比較的高濃度の論理素子用ソース拡散層29と論理素子用ドレイン拡散層30とを形成する。この場合も、制御ゲート電極17aの露出部分に、同時に砒素イオンが注入されるため、該制御ゲート電極17aは、その不純物濃度が大きくなり、より低抵抗となる。
【0172】
次に、図20(a)に示すように、蒸着法又はスパッタ法等により、半導体基板11上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板11及び制御ゲート電極17aのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極18の制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30の各上部にコバルトシリサイド層31を選択的に形成する。
【0173】
次に、図20(b)に示すように、半導体基板11上の全面に、例えば酸化シリコンからなる層間絶縁膜32を堆積し、堆積した層間絶縁膜32に、記憶素子用ゲート電極18上のコバルトシリサイド層31、論理素子用ソース拡散層29及びドレイン拡散層30上のコバルトシリサイド層31を露出する第1の開口部32aを形成する。続いて、層間絶縁膜32に、コンタクトパッド22Aを露出する第2の開口部32bを形成する。
【0174】
次に、図20(c)に示すように、層間絶縁膜32の第1の開口部32a及び第2の開口部32bに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極17a、記憶素子用ソース拡散層19及び記憶素子用ドレイン拡散層20、並びに論理素子用ソース拡散層29及び論理素子用ドレイン拡散層30とそれぞれ電気的な接続を取るコンタクト33を形成する。このとき、制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30は、コバルトシリサイド層31を介してコンタクト33に接続される。また、記憶素子用ソース拡散層19及びドレイン拡散層20は、コンタクトパッド22Aを介してコンタクト33に接続される。
【0175】
このように、第5の実施形態によると、記憶素子用ゲート電極18は、浮遊ゲート電極14a及び制御ゲート電極17aが多結晶シリコン膜からなり、制御ゲート電極17aの上側の一部にはコバルトシリサイド層31が形成された構成となる。従って、記憶素子用ゲート電極18は、論理素子用ゲート電極24を構成するタングステンからなる導電膜22を含まないため、記憶素子用ソース拡散層19及びドレイン拡散層20を形成した後に、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復するための熱処理を行なえるようになり、トンネル絶縁膜の信頼性を向上できる。
【0176】
また、論理回路形成領域2に形成される論理素子用ゲート電極24は、タングステンからなる上部ゲート電極22aと多結晶シリコンからなる下部ゲート電極17bとで構成されたポリメタルゲートであるため、該ゲート電極24の低抵抗化を実現できる。
【0177】
その上、論理素子用ゲート電極24を構成する導電膜22を用いて、記憶素子用ソース拡散層19及びドレイン拡散層20の上にコンタクトパッド22Aを形成するため、記憶素子及び論理素子の低抵抗化と、記憶回路形成領域1の面積の縮小化とを実現できる。
【0178】
さらに、第5の実施形態の特徴として、第2のゲート形成膜17に対して、記憶回路形成領域1と論理回路形成領域2とに分けて不純物の導入を行なう。具体的には、図18(a)に示すように、記憶素子用ソース拡散層19及びドレイン拡散層20に対する熱処理の後に、論理回路形成領域2の第2のゲート形成膜17に対してのみ不純物注入を行なう一方、図19(c)及び図19(d)に示すように、導電膜22を堆積した後、論理回路形成領域2におけるソース拡散層25、29及びドレイン拡散層26、30を形成する際に、記憶素子用ゲート電極18の制御ゲート電極17aに不純物注入を行なう。これにより、第2のゲート形成膜17における論理回路形成領域2に属する部分は熱処理を被る工程数が減るため、デュアルゲート方式であっても、N型不純物とP型不純物との相互拡散を抑制することができる。その上、記憶素子用ゲート電極18の制御ゲート電極17aに対する不純物注入は、論理回路形成領域2におけるソース・ドレイン拡散層の形成時に行なうため、工程数が増加しない。
【0179】
なお、第5の実施形態においては、論理素子用ゲート電極24のパターニングにハードマスクである第2の保護絶縁膜36aを用い、コンタクトパッド22Aの形成にレジストパターン89を用いたが、第2の実施形態のように、レジストパターン87で同時にパターニングしても良く、また、第3の実施形態のように、コンタクトパッド22Aに対してもハードマスクである第2の保護絶縁膜36bを用いても良い。但し、ハードマスクを用いてパターニングを行なう場合には、第4の絶縁膜34及び第5の絶縁膜36に、互いのエッチング選択比が大きい材料を選択する必要がある。
【0180】
(第6の実施形態)
以下、本発明の第6の実施形態について図面を参照しながら説明する。
【0181】
図21〜図24は本発明の第6の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第1の実施形態と同様に、論理回路形成領域のトランジスタをNチャネルトランジスタのみとし、Pチャネルトランジスタを省略する。
【0182】
第6の実施形態は、記憶素子用側壁絶縁膜と記憶素子用ゲート電極上に形成される第1の保護絶縁膜との組成をエッチング選択比が大きくなる構成とすることを特徴とする。
【0183】
まず、図21(a)に示すように、シリコンからなる半導体基板11上に、酸化シリコンが埋め込まれてなる素子分離領域12によって、記憶回路形成領域1と論理回路形成領域2とに区画する。その後、半導体基板11上の全面に、例えば熱酸化法により膜厚が約9nmのトンネル絶縁膜となる第1の絶縁膜13を堆積し、CVD法により第1の絶縁膜13の上に膜厚が約250nmの多結晶シリコンからなる第1のゲート形成膜14を堆積する。
【0184】
次に、図21(b)に示すように、第1のゲート形成膜14の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるONO膜構造の容量絶縁膜となる第2の絶縁膜15を形成する。その後、第2の絶縁膜15上に記憶回路形成領域1を覆うレジストパターン80を形成した後、レジストパターン80をマスクとして、論理回路形成領域2に形成されている第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15を除去する。
【0185】
次に、図21(c)に示すように、レジストパターン80を除去した後、半導体基板11上の論理回路形成領域2に、例えば熱酸化法により膜厚が10nmのゲート絶縁膜となる第3の絶縁膜16を選択的に形成する。続いて、CVD法等により、第2の絶縁膜15及び第3の絶縁膜16上に全面にわたって膜厚が約100nmの多結晶シリコンからなる第2のゲート形成膜17を堆積する。その後、第2のゲート形成膜17にドーズ量が約5×1015cm-2の燐(P)イオンを注入して、該第2のゲート形成膜17にN型の導電性を持たせる。なお、この燐イオン注入の際、Pチャネルトランジスタ領域の第2のゲート形成膜(図示せず)上はレジストマスクで覆っておき、別工程でP型の不純物を注入してP型の導電性を持たせても良い。
【0186】
次に、図21(d)に示すように、例えばCVD法により、第2のゲート形成膜17上に全面にわたって、膜厚が約200nmの酸化シリコンからなる第4の絶縁膜37を堆積する。
【0187】
次に、図21(e)に示すように、第4の絶縁膜37上に、記憶回路形成領域1をマスクするレジストパターン82を形成した後、レジストパターン82をマスクとして論理回路形成領域2に含まれる第4の絶縁膜37を除去する。
【0188】
次に、図22(a)に示すように、レジストパターン82を除去した後、論理回路形成領域2の全面を覆い、且つ記憶回路形成領域1に記憶素子のゲート電極形成用パターンを有するレジストパターン81を形成する。その後、レジストパターン81をマスクとして、第1の絶縁膜13、第1のゲート形成膜14、第2の絶縁膜15、第2のゲート形成膜17及び第4の絶縁膜37に対して異方性のドライエッチングを行なって、記憶回路形成領域1に、第1の絶縁膜13からなるトンネル絶縁膜13a、第1のゲート形成膜14からなる浮遊ゲート電極14a、第2の絶縁膜15からなる容量絶縁膜15a、第2のゲート形成膜17からなる制御ゲート電極17a及び第4の絶縁膜37からなる第1の保護絶縁膜37aを形成する。ここでも、トンネル絶縁膜13a、浮遊ゲート電極14a、容量絶縁膜15a及び制御ゲート電極17aからなるゲート電極部を記憶素子用ゲート電極18と呼ぶ。
【0189】
続いて、レジストパターン81をマスクとし、半導体基板11に対してドーズ量が2×1015cm-2程度で注入エネルギーが約30keVの燐イオンを注入することにより、半導体基板11の記憶回路形成領域1における記憶素子用ゲート電極18の側方部分に記憶素子用ソース拡散層19と記憶素子用ドレイン拡散層20とを選択的に形成する。この後、レジストパターン81を除去した後、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層19及びドレイン拡散層20が形成された半導体基板11に対して約900℃の熱処理を行なう。
【0190】
次に、図22(b)に示すように、CVD法により、半導体基板11上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極18のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜35を形成する。
【0191】
次に、図22(c)に示すように、CVD法、蒸着法又はスパッタ法により、半導体基板11上の記憶素子用ゲート電極18を含む全面に膜厚が約150nmのタングステンからなる導電膜22を堆積する。続いて、該導電膜22の上に、膜厚が約100nmの窒化シリコンからなる第5の絶縁膜36を堆積する。
【0192】
次に、図22(d)に示すように、半導体基板11上に、記憶回路形成領域1の全面を覆い、且つ、論理回路形成領域2に論理素子のゲート電極形成用パターンを持つレジストパターン88を形成する。このレジストパターン88をマスクとして、第5の絶縁膜36に対してドライエッチングを行なうことにより、論理回路形成領域2に、電極形成パターン形状を有する第2の保護絶縁膜36aを形成し、記憶回路形成領域1には全面に第2の保護絶縁膜36cを形成する。
【0193】
次に、図23(a)に示すように、レジストパターン88を除去した後、第2の保護絶縁膜36a及び36cをマスクとして、第3の絶縁膜16、第2のゲート形成膜17及び導電膜22に対して異方性のドライエッチングを行なう。このエッチングによって、論理回路形成領域2には、第3の絶縁膜16からなるゲート絶縁膜16a、第2のゲート形成膜17からなる下部ゲート電極17b、導電膜22からなる上部ゲート電極22aを形成する。このとき、記憶回路形成領域1は、その全面に第2の保護絶縁膜36cが形成されているため、導電膜22等がエッチングされない。以下、論理回路形成領域2に形成された、ゲート絶縁膜16a、下部ゲート電極17b及び上部ゲート電極22aからなるゲート電極部を論理素子用ゲート電極24と呼ぶ。
【0194】
次に、図23(b)に示すように、半導体基板11上に、記憶素子用ゲート電極18の上側に開口部89aを持つレジストパターン89を形成した後、レジストパターン89をマスクとして、第1の保護絶縁膜37a、導電膜22及び第2の保護絶縁膜36cに対して異方性のドライエッチングを行ない、制御ゲート電極17aを露出する。このエッチングによって、記憶回路形成領域1には、導電膜22からなり、記憶素子用ソース拡散層19及びドレイン拡散層20と電気的に接続されたコンタクトパッド22Aと、コンタクトパッド22A上に第5の絶縁膜36からなる第2の保護絶縁膜36bとが形成される。このコンタクトパッド22Aは、記憶素子用ソース拡散層19及びドレイン拡散層20の各上面から記憶素子用ゲート電極18の側面及び上端部に跨って形成される。
【0195】
次に、図23(c)に示すように、レジストパターン89を除去した後、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン85を形成する。その後、形成したレジストパターン85及び第2の保護絶縁膜36aを含む論理素子用ゲート電極24をマスクとして、半導体基板11に対してドーズ量が1×1015cm-2程度で注入エネルギーが約10keVの砒素イオンを注入することにより、論理回路形成領域2に論理素子用LDDソース拡散層25と論理素子用LDDドレイン拡散層26とを形成する。
【0196】
次に、図23(d)に示すように、レジストパターン85を除去した後、半導体基板11上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なって、コンタクトパッド22Aの端部側面に酸化シリコンからなるパッド用側壁絶縁膜27Cを形成すると共に、論理素子用ゲート電極24の側面に酸化シリコンからなる論理素子用側壁絶縁膜27Bを形成する。続いて、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン86を形成した後、レジストパターン86、第2の保護絶縁膜36aを含む論理素子用ゲート電極24及び論理素子用側壁絶縁膜27Bをマスクとして、半導体基板11に対してドーズ量が3×1015cm-2程度で注入エネルギーが約30keVの砒素イオンを注入することにより、論理回路形成領域2に比較的高濃度の論理素子用ソース拡散層29と論理素子用ドレイン拡散層30とを形成する。
【0197】
次に、図24(a)に示すように、レジストパターン86を除去した後、蒸着法又はスパッタ法等により、半導体基板11上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板11及び制御ゲート電極17aのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極18の制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30の各上部にコバルトシリサイド層31を選択的に形成する。
【0198】
次に、図24(b)に示すように、半導体基板11上の全面に、例えば酸化シリコンからなる層間絶縁膜32を堆積し、堆積した層間絶縁膜32に、記憶素子用ゲート電極18上のコバルトシリサイド層31、論理素子用ソース拡散層29及びドレイン拡散層30上のコバルトシリサイド層31を露出する第1の開口部32aを形成する。続いて、層間絶縁膜32にコンタクトパッド22Aを露出する第2の開口部32bを形成する。
【0199】
次に、図24(c)に示すように、層間絶縁膜32の第1の開口部32a及び第2の開口部32bに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極17a、記憶素子用ソース拡散層19及び記憶素子用ドレイン拡散層20、並びに論理素子用ソース拡散層29及び論理素子用ドレイン拡散層30とそれぞれ電気的な接続を取るコンタクト33を形成する。このとき、制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30は、コバルトシリサイド層31を介してコンタクト33に接続される。また、記憶素子用ソース拡散層19及びドレイン拡散層20は、コンタクトパッド22Aを介してコンタクト33に接続される。
【0200】
以上説明したように、第6の実施形態に係る半導体記憶装置の製造方法は、第4の実施形態と同様の効果を得られる上に、第1の保護絶縁膜37aに酸化シリコンを用い、且つ、記憶素子用側壁絶縁膜35に窒化シリコンを用いることを特徴とする。これにより、図23(b)に示す制御ゲート電極17aの露出工程において、コンタクトパッド22Aを形成する際のマスクの位置合わせのマージンを拡大できる。ここで、マスクの位置合わせのマージンを拡大できる効果を図面に基づいて説明する。
【0201】
図25(a)は第6の実施形態に係る半導体記憶装置の記憶素子用のコンタクトパッドのパターニング工程を模式的に表わしており、図25(b)は比較用のパターニング工程を表わしている。なお、図25(a)及び図25(b)において、図23(a)〜図23(d)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【0202】
まず、図23(b)に示すパターニング工程において、図25(a)に示すように、マスク位置が図面の右方向にずれたとする。しかしながら、本実施形態においては、記憶素子用壁絶縁膜35と、制御ゲート電極17a上の第1の保護絶縁膜37aとは、膜の組成の違いによってエッチングレートが異なるため、第1の保護絶縁膜37aの除去時に記憶素子用側壁絶縁膜35が除去されることがなく、コンタクトパッド22Aを形成する際のマスク合わせのマージンが拡大することになる。
【0203】
一方、図25(b)に示すように、記憶素子用側壁絶縁膜35Bと第1の保護絶縁膜37aとが同一の組成であるような場合、例えば共に酸化シリコンからなる場合には、両者のエッチングレートは共に等しい。その結果、第1の保護絶縁膜37aを除去するのと同時に記憶素子用側壁絶縁膜35Bも除去されてしまうため、不具合の原因となる。
【0204】
なお、第2〜第6の各実施形態においても、記憶素子用側壁絶縁膜と、制御ゲート電極17a上の第1の保護絶縁膜との組成をエッチング選択比が大きい構成とすることにより、第6の実施形態と同等の効果を得ることができる。
【0205】
(第7の実施形態)
以下、本発明の第7の実施形態について図面を参照しながら説明する。
【0206】
図26〜図29は本発明の第7の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第1の実施形態と同様に、論理回路形成領域のトランジスタをNチャネルトランジスタのみとし、Pチャネルトランジスタを省略する。
【0207】
第7の実施形態は、記憶素子及び論理素子を覆う絶縁膜と層間絶縁膜とのエッチング選択比を大きくすることにより、セルフアラインコンタクト(SAC)構造を可能とすることを特徴とする。
【0208】
まず、図26(a)に示すように、シリコンからなる半導体基板11上に、酸化シリコンが埋め込まれてなる素子分離領域12によって、記憶回路形成領域1と論理回路形成領域2とに区画する。その後、半導体基板11上の全面に、例えば熱酸化法により膜厚が約9nmのトンネル絶縁膜となる第1の絶縁膜13を堆積し、CVD法により第1の絶縁膜13の上に膜厚が約250nmの多結晶シリコンからなる第1のゲート形成膜14を堆積する。
【0209】
次に、図26(b)に示すように、第1のゲート形成膜14の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるONO膜構造の容量絶縁膜となる第2の絶縁膜15を形成する。その後、第2の絶縁膜15上に記憶回路形成領域1を覆うレジストパターン80を形成した後、レジストパターン80をマスクとして、論理回路形成領域2に形成されている第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15を除去する。
【0210】
次に、図26(c)に示すように、レジストパターン80を除去した後、半導体基板11上の論理回路形成領域2に、例えば熱酸化法により膜厚が10nmのゲート絶縁膜となる第3の絶縁膜16を選択的に形成する。続いて、CVD法等により、第2の絶縁膜15及び第3の絶縁膜16上に全面にわたって膜厚が約100nmの多結晶シリコンからなる第2のゲート形成膜17を堆積する。その後、第2のゲート形成膜17にドーズ量が約5×1015cm-2の燐(P)イオンを注入して、該第2のゲート形成膜17にN型の導電性を持たせる。なお、この燐イオン注入の際、Pチャネルトランジスタ領域の第2のゲート形成膜(図示せず)上はレジストマスクで覆っておき、別工程でP型の不純物を注入してP型の導電性を持たせても良い。
【0211】
次に、図26(d)に示すように、例えばCVD法により、第2のゲート形成膜17上に全面にわたって、膜厚が約200nmの窒化シリコンからなる第4の絶縁膜34を堆積する。
【0212】
次に、図26(e)に示すように、第4の絶縁膜34上に、記憶回路形成領域1をマスクするレジストパターン82を形成した後、レジストパターン82をマスクとして論理回路形成領域2に含まれる第4の絶縁膜34を除去する。
【0213】
次に、図27(a)に示すように、レジストパターン82を除去した後、論理回路形成領域2の全面を覆い、且つ記憶回路形成領域1に記憶素子のゲート電極形成用パターンを有するレジストパターン81を形成する。その後、レジストパターン81をマスクとして、第1の絶縁膜13、第1のゲート形成膜14、第2の絶縁膜15、第2のゲート形成膜17及び第4の絶縁膜34に対して異方性のドライエッチングを行なって、記憶回路形成領域1に、第1の絶縁膜13からなるトンネル絶縁膜13a、第1のゲート形成膜14からなる浮遊ゲート電極14a、第2の絶縁膜15からなる容量絶縁膜15a、第2のゲート形成膜17からなる制御ゲート電極17a及び第4の絶縁膜34からなる第1の保護絶縁膜34aを形成する。ここでも、トンネル絶縁膜13a、浮遊ゲート電極14a、容量絶縁膜15a及び制御ゲート電極17aからなるゲート電極部を記憶素子用ゲート電極18と呼ぶ。
【0214】
続いて、レジストパターン81をマスクとし、半導体基板11に対してドーズ量が2×1015cm-2程度で注入エネルギーが約30keVの燐イオンを注入することにより、半導体基板11の記憶回路形成領域1における記憶素子用ゲート電極18の側方部分に記憶素子用ソース拡散層19と記憶素子用ドレイン拡散層20とを選択的に形成する。この後、レジストパターン81を除去した後、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層19及びドレイン拡散層20が形成された半導体基板11に対して約900℃の熱処理を行なう。
【0215】
次に、図27(b)に示すように、CVD法により、半導体基板11上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極18のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜35を形成する。
【0216】
次に、図27(c)に示すように、CVD法、蒸着法又はスパッタ法により、半導体基板11上の記憶素子用ゲート電極18を含む全面に膜厚が約150nmのタングステンからなる導電膜22を堆積する。続いて、該導電膜22の上に、膜厚が約100nmの窒化シリコンからなる第5の絶縁膜36を堆積する。
【0217】
次に、図27(d)に示すように、半導体基板11上に、記憶回路形成領域1の全面を覆い、且つ、論理回路形成領域2に論理素子のゲート電極形成用パターンを持つレジストパターン88を形成する。このレジストパターン88をマスクとして、第5の絶縁膜36に対してドライエッチングを行なうことにより、論理回路形成領域2に、電極形成パターン形状を有する第2の保護絶縁膜36aを形成し、記憶回路形成領域1には全面に第2の保護絶縁膜36cを形成する。
【0218】
次に、図28(a)に示すように、レジストパターン88を除去した後、第2の保護絶縁膜36a及び36cをマスクとして、第3の絶縁膜16、第2のゲート形成膜17及び導電膜22に対して異方性のドライエッチングを行なう。このエッチングによって、論理回路形成領域2には、第3の絶縁膜16からなるゲート絶縁膜16a、第2のゲート形成膜17からなる下部ゲート電極17b、導電膜22からなる上部ゲート電極22aを形成する。このとき、記憶回路形成領域1は、その全面に第2の保護絶縁膜36cが形成されているため、導電膜22等がエッチングされない。以下、論理回路形成領域2に形成された、ゲート絶縁膜16a、下部ゲート電極17b及び上部ゲート電極22aからなるゲート電極部を論理素子用ゲート電極24と呼ぶ。
【0219】
次に、図28(b)に示すように、半導体基板11上に、記憶素子用ゲート電極18の上側に開口部89aを持つレジストパターン89を形成した後、レジストパターン89をマスクとして、第1の保護絶縁膜34a、導電膜22及び第2の保護絶縁膜36cに対して異方性のドライエッチングを行ない、制御ゲート電極17aを露出する。このエッチングによって、記憶回路形成領域1には、導電膜22からなり、記憶素子用ソース拡散層19及びドレイン拡散層20と電気的に接続されたコンタクトパッド22Aと、コンタクトパッド22A上に第5の絶縁膜36からなる第2の保護絶縁膜36bとが形成される。このコンタクトパッド22Aは、記憶素子用ソース拡散層19及びドレイン拡散層20の各上面から記憶素子用ゲート電極18の側面及び上端部に跨って形成される。
【0220】
次に、図28(c)に示すように、レジストパターン89を除去した後、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン85を形成する。その後、レジストパターン85及び第2の保護絶縁膜36aを含む論理素子用ゲート電極24をマスクとして、半導体基板11に対してドーズ量が1×1015cm-2程度で注入エネルギーが約10keVの砒素イオンを注入することにより、論理回路形成領域2に論理素子用LDDソース拡散層25と論理素子用LDDドレイン拡散層26とを形成する。
【0221】
次に、図28(d)に示すように、レジストパターン85を除去した後、半導体基板11上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なって、コンタクトパッド22Aの端部側面に窒化シリコンからなるパッド用側壁絶縁膜40Aを形成すると共に、論理素子用ゲート電極24の側面に窒化シリコンからなる論理素子用側壁絶縁膜40Bを形成する。続いて、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン86を形成した後、レジストパターン86、第2の保護絶縁膜36aを含む論理素子用ゲート電極24及び論理素子用側壁絶縁膜40Bをマスクとして、半導体基板11に対してドーズ量が3×1015cm-2程度で注入エネルギーが約30keVの砒素イオンを注入することにより、論理回路形成領域2に比較的高濃度の論理素子用ソース拡散層29と論理素子用ドレイン拡散層30とを形成する。
【0222】
次に、図29(a)に示すように、レジストパターン86を除去した後、蒸着法又はスパッタ法等により、半導体基板11上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板11及び制御ゲート電極17aのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極18の制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30の各上部にコバルトシリサイド層31を形成する。
【0223】
次に、図29(b)に示すように、半導体基板11上の全面に、例えば酸化シリコンからなる層間絶縁膜32を堆積し、堆積した層間絶縁膜32に、記憶素子用ゲート電極18上のコバルトシリサイド層31、論理素子用ソース拡散層29及びドレイン拡散層30上のコバルトシリサイド層31を露出する第1の開口部32aを形成する。続いて、層間絶縁膜32に、コンタクトパッド22Aを露出する第2の開口部32bを形成する。
【0224】
次に、図29(c)に示すように、層間絶縁膜32の第1の開口部32a及び第2の開口部32bに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極17a、記憶素子用ソース拡散層19及び記憶素子用ドレイン拡散層20、並びに論理素子用ソース拡散層29及び論理素子用ドレイン拡散層30とそれぞれ電気的な接続を取るコンタクト33を形成する。このとき、制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30は、コバルトシリサイド層31を介してコンタクト33に接続される。また、記憶素子用ソース拡散層19及びドレイン拡散層20は、コンタクトパッド22Aを介してコンタクト33に接続される。
【0225】
このように、第7の実施形態は、第4の実施形態と同様に、論理素子用ゲート電極24はハードマスクである第1の保護絶縁膜36aによりパターニングを行ない、コンタクトパッド22Aはレジストパターン89によりパターニングを行なうため、パターニングの精度を向上できる。
【0226】
その上、図29(b)に示すコンタクトホール形成工程において、層間絶縁膜32の論理素子形成領域2に第1の開口部32aを形成する際に、論理素子用ゲート電極24は、上面が窒化シリコンからなる第2の保護絶縁膜36aにより覆われ、且つ、側面が窒化シリコンからなる論理素子用側壁絶縁膜40Bにより覆われているため、第1の開口部32aを論理素子用ゲート電極24の側部と重なるように、すなわち自己整合的に形成できる。
【0227】
同様に、層間絶縁膜32の記憶素子形成領域1においても、コンタクトパッド22Aは、上面が窒化シリコンからなる第2の保護絶縁膜36bにより覆われ、且つ、側面が窒化シリコンからなるパッド用側壁絶縁膜40Aにより覆われているため、第1の開口部32aをコンタクトパッド22Aの側部と重なるように形成できる。従って、記憶回路形成領域1及び論理回路形成領域2においてコンタクト33のマスク合わせのマージンを大幅に拡大でき、セルフアラインコンタクトとして形成できるため、チップ面積をさらに縮小することができる。
【0228】
なお、第1〜7の各実施形態においても、記憶素子及び論理素子の各ゲート電極の上面及び側面に形成される絶縁膜と層間絶縁膜とに対して、互いに異なる組成で且つエッチング選択比を大きくできる材料を用いると、第7の実施形態と同様にチップ面積の縮小化が容易となる。一例を挙げると、第2の実施形態において、図7(c)の論理素子用側壁絶縁膜27B及びパッド用側壁絶縁膜27Cを共に窒化シリコンにより形成すればよい。
【0229】
(第8の実施形態)
以下、本発明の第8の実施形態について図面を参照しながら説明する。
【0230】
図30〜図33は本発明の第8の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第1の実施形態と同様に、論理回路形成領域のトランジスタをNチャネルトランジスタのみとし、Pチャネルトランジスタを省略する。
【0231】
第8の実施形態は、記憶素子及び論理素子の各ゲート電極の上面及び側面に形成される絶縁膜と層間絶縁膜との組成が異なることと、第2のゲート形成膜と導電膜を用いて、ポリメタルゲートである論理素子用ゲート電極24と抵抗素子42とを同一の工程で形成することとを特徴とする。
【0232】
まず、図30(a)に示すように、シリコンからなる半導体基板11上に、酸化シリコンが埋め込まれてなる素子分離領域12によって、記憶回路形成領域1と論理回路形成領域2とに区画する。その後、半導体基板11上の全面に、例えば熱酸化法により膜厚が約9nmのトンネル絶縁膜となる第1の絶縁膜13を堆積し、CVD法により第1の絶縁膜13の上に膜厚が約250nmの多結晶シリコンからなる第1のゲート形成膜14を堆積する。
【0233】
次に、図30(b)に示すように、第1のゲート形成膜14の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるONO膜構造の容量絶縁膜となる第2の絶縁膜15を形成する。その後、第2の絶縁膜15上に記憶回路形成領域1を覆うレジストパターン80を形成した後、レジストパターン80をマスクとして、論理回路形成領域2に形成されている第1の絶縁膜13、第1のゲート形成膜14及び第2の絶縁膜15を除去する。
【0234】
次に、図30(c)に示すように、レジストパターン80を除去した後、半導体基板11上の論理回路形成領域2に、例えば熱酸化法により膜厚が10nmのゲート絶縁膜となる第3の絶縁膜16を選択的に形成する。続いて、CVD法等により、第2の絶縁膜15及び第3の絶縁膜16上に全面にわたって膜厚が約100nmの多結晶シリコンからなる第2のゲート形成膜17を堆積する。その後、第2のゲート形成膜17にドーズ量が約5×1015cm-2の燐(P)イオンを注入して、該第2のゲート形成膜17にN型の導電性を持たせる。なお、この燐イオン注入の際、Pチャネルトランジスタ領域の第2のゲート形成膜(図示せず)上はレジストマスクで覆っておき、別工程でP型の不純物を注入してP型の導電性を持たせても良い。
【0235】
次に、図30(d)に示すように、例えばCVD法により、第2のゲート形成膜17上に全面にわたって、膜厚が約200nmの窒化シリコンからなる第4の絶縁膜34を堆積する。
【0236】
次に、図30(e)に示すように、第4の絶縁膜34上に、記憶回路形成領域1及び論理回路形成領域2内の素子分離領域12における抵抗素子形成領域をマスクするレジストパターン91を形成した後、レジストパターン91をマスクとして第4の絶縁膜34を除去する。これにより、論理回路形成領域2内の素子分離領域12には第4の絶縁膜34からなる抵抗保護絶縁膜34bが形成される。
【0237】
次に、図31(a)に示すように、レジストパターン91を除去した後、論理回路形成領域2の全面を覆い、且つ記憶回路形成領域1に記憶素子のゲート電極形成用パターンを有するレジストパターン81を形成する。その後、レジストパターン81をマスクとして、第1の絶縁膜13、第1のゲート形成膜14、第2の絶縁膜15、第2のゲート形成膜17及び第4の絶縁膜34に対して異方性のドライエッチングを行なって、記憶回路形成領域1に第7の実施形態と同様な構成を持つ記憶素子用ゲート電極18を形成する。
【0238】
続いて、レジストパターン81をマスクとし、半導体基板11に対してドーズ量が2×1015cm-2程度で注入エネルギーが約30keVの燐イオンを注入することにより、半導体基板11の記憶回路形成領域1における記憶素子用ゲート電極18の側方部分に記憶素子用ソース拡散層19と記憶素子用ドレイン拡散層20とを選択的に形成する。この後、レジストパターン81を除去した後、トンネル絶縁膜13aのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層19及びドレイン拡散層20が形成された半導体基板11に対して約900℃の熱処理を行なう。
【0239】
次に、図31(b)に示すように、CVD法により、半導体基板11上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極18のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜35を形成する。このとき、抵抗保護絶縁膜34bの側面にも窒化シリコンからなる側壁絶縁膜35aが形成される。
【0240】
次に、図31(c)に示すように、CVD法、蒸着法又はスパッタ法により、半導体基板11上の記憶素子用ゲート電極18及び抵抗保護絶縁膜34bを含む全面に膜厚が約150nmのタングステンからなる導電膜22を堆積する。続いて、該導電膜22の上に、膜厚が約100nmの窒化シリコンからなる第5の絶縁膜36を堆積する。
【0241】
次に、図31(d)に示すように、半導体基板11上に、記憶回路形成領域1の全面を覆い、且つ、論理回路形成領域2に論理素子のゲート電極形成用パターンと、抵抗素子の端子形成用パターンであって抵抗保護絶縁膜34bの両端部の上方をそれぞれ跨ぐパターンとを有するレジストパターン92を形成する。このレジストパターン92をマスクとして、第5の絶縁膜36に対してドライエッチングを行なうことにより、論理回路形成領域2に、電極形成パターン形状を有する第2の保護絶縁膜36aと抵抗端子形成パターンを有する第2の保護絶縁膜36dとを形成し、記憶回路形成領域1には全面に第2の保護絶縁膜36cを形成する。
【0242】
次に、図32(a)に示すように、レジストパターン92を除去した後、第2の保護絶縁膜36a、36c及び36dをマスクとして、第3の絶縁膜16、第2のゲート形成膜17及び導電膜22に対して異方性のドライエッチングを行なう。このエッチングによって、論理回路形成領域2には、第7の実施形態と同様な構成を持つ論理素子用ゲート電極24を形成すると共に、第2のゲート形成膜17からなる抵抗素子本体17c及び該抵抗素子本体17cの両端部とそれぞれ接触する導電膜22からなる抵抗端子22cにより構成された抵抗素子42を形成する。
【0243】
次に、図32(b)に示すように、半導体基板11上に、記憶素子用ゲート電極18の上側に開口部89aを持つレジストパターン89を形成した後、レジストパターン89をマスクとして、第1の保護絶縁膜34a、導電膜22及び第2の保護絶縁膜36cに対して異方性のドライエッチングを行ない、制御ゲート電極17aを露出する。このエッチングによって、記憶回路形成領域1には、導電膜22からなり、記憶素子用ソース拡散層19及びドレイン拡散層20と電気的に接続されたコンタクトパッド22Aと、コンタクトパッド22A上に第5の絶縁膜36からなる第2の保護絶縁膜36bとが形成される。このコンタクトパッド22Aは、記憶素子用ソース拡散層19及びドレイン拡散層20の各上面から記憶素子用ゲート電極18の側面及び上端部に跨って形成される。
【0244】
次に、図32(c)に示すように、レジストパターン89を除去した後、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン85を形成する。その後、レジストパターン85及び第2の保護絶縁膜36aを含む論理素子用ゲート電極24をマスクとして、半導体基板11に対してドーズ量が1×1015cm-2程度で注入エネルギーが約10keVの砒素イオンを注入することにより、論理回路形成領域2に論理素子用LDDソース拡散層25と論理素子用LDDドレイン拡散層26とを形成する。
【0245】
次に、図32(d)に示すように、レジストパターン85を除去した後、半導体基板11上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なって、コンタクトパッド22Aの端部側面に窒化シリコンからなるパッド用側壁絶縁膜40Aを形成すると共に、論理素子用ゲート電極24の側面に窒化シリコンからなる論理素子用側壁絶縁膜40Bを形成する。続いて、半導体基板11上の記憶回路形成領域1をマスクするレジストパターン86を形成した後、レジストパターン86、第2の保護絶縁膜36aを含む論理素子用ゲート電極24及び論理素子用側壁絶縁膜40Bをマスクとして、半導体基板11に対してドーズ量が3×1015cm-2程度で注入エネルギーが約30keVの砒素イオンを注入することにより、論理回路形成領域2に比較的高濃度の論理素子用ソース拡散層29と論理素子用ドレイン拡散層30とを形成する。
【0246】
次に、図33(a)に示すように、レジストパターン86を除去した後、蒸着法又はスパッタ法等により、半導体基板11上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板11及び制御ゲート電極17aのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極18の制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30の各上部にコバルトシリサイド層31を形成する。
【0247】
次に、図33(b)に示すように、半導体基板11上の全面に、例えば酸化シリコンからなる層間絶縁膜32を堆積し、堆積した層間絶縁膜32に、記憶素子用ゲート電極18上のコバルトシリサイド層31、論理素子用ソース拡散層29及びドレイン拡散層30上のコバルトシリサイド層31を露出する第1の開口部32aを形成する。続いて、層間絶縁膜32に、コンタクトパッド22Aと抵抗端子22cとを露出する第2の開口部32bを形成する。
【0248】
次に、図33(c)に示すように、層間絶縁膜32の第1の開口部32a及び第2の開口部32bに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極17a、記憶素子用ソース拡散層19、ドレイン拡散層20、論理素子用ソース拡散層29、論理素子用ドレイン拡散層30及び抵抗端子22cとそれぞれ電気的な接続を取るコンタクト33を形成する。このとき、制御ゲート電極17a、論理素子用ソース拡散層29及びドレイン拡散層30は、コバルトシリサイド層31を介してコンタクト33に接続される。記憶素子用ソース拡散層19及びドレイン拡散層20は、コンタクトパッド22Aを介してコンタクト33に接続される。さらに、抵抗素子本体17cは、抵抗端子22cを介してコンタクト33に接続される。
【0249】
このように、第8の実施形態によると、第7の実施形態と同様のチップ面積の縮小化の効果を得られる上に、図32(a)のパターニング工程に示すように、論理素子用ゲート電極24として、多結晶シリコンである第2のゲート形成膜17からなる下部ゲート電極17b上に、タングステンである導電膜22からなる上部ゲート電極22aが形成されたポリメタルゲートが形成される。また、抵抗素子形成領域の第2のゲート形成膜17の上に第4の絶縁膜34からなる抵抗保護絶縁膜34b及び第5の絶縁膜36からなる第2の保護絶縁膜36dを設けることにより、第2のゲート形成膜17からなる抵抗素子本体17cを形成できる。このとき、抵抗保護絶縁膜34bは、抵抗素子本体17c上に導電膜22が堆積されることを防ぐマスクとしても機能する。従って、ポリメタルゲートと該ポリメタルゲートを構成する多結晶シリコンのみからなる抵抗素子42を同一の工程で形成できるので、抵抗素子42から導電膜22を除去する工程が不要となる。
【0250】
なお、第8の実施形態においては、抵抗素子42を論理回路領域2に形成したが、記憶回路形成領域1の素子分離領域に形成してもよい。
【0251】
また、第1〜第8の各実施形態において、第1のゲート形成膜14又は第2のゲート形成膜17に多結晶シリコンを用いたが、多結晶シリコンの代わりに非晶質シリコンを用いてもよい。
【0252】
また、第1〜第8の各実施形態において、論理回路形成領域2に論理素子用LDDソース拡散層25と論理素子用LDDドレイン拡散層26とを形成したが、これらの拡散層25、26に代えて、より高濃度の論理素子用エクステンションソース拡散層と論理素子用エクステンションドレイン拡散層とをそれぞれ形成してもよい。
【0253】
また、コンタクトパッド22A及び論理素子用ゲート電極24を同時に形成するための導電膜22としてタングステンを用いたが、これに限られず、例えば、チタンや窒化チタンでもよく、タングステン又はチタンを含む合金であってもよい。また、金属シリサイド膜であってもよい。
【0254】
また、コバルトシリサイド層31のコバルトの代わりに、チタンやニッケルを用いてもよい。
【0255】
【発明の効果】
本発明に係る半導体記憶装置及びその製造方法によると、記憶素子がシリコンからなる第1及び第2のゲート形成膜から構成されており、金属膜を含まないため、トンネル絶縁膜に対する膜質改善用の熱処理を行なえる。その結果、記憶素子と論理素子との混載型の半導体記憶装置であっても、記憶素子のトンネル絶縁膜の信頼性を向上することができる。
【0256】
また、論理素子のゲート電極が、記憶回路部のコンタクトパッドを構成する導電膜と同一の組成を持つため、工程を増加させることなく記憶素子と論理素子との低抵抗化及び面積の縮小化を実現できる。
【図面の簡単な説明】
【図1】(a)〜(d)は本発明の第1の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図2】(a)〜(d)は本発明の第1の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図3】(a)〜(d)は本発明の第1の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図4】(a)及び(b)は本発明の第1の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図5】(a)〜(e)は本発明の第2の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図6】(a)〜(d)は本発明の第2の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図7】(a)〜(d)は本発明の第2の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図8】(a)及び(b)は本発明の第2の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図9】(a)〜(e)は本発明の第3の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図10】(a)〜(d)は本発明の第3の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図11】(a)〜(d)は本発明の第3の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図12】(a)〜(c)は本発明の第3の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図13】(a)〜(e)は本発明の第4の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図14】(a)〜(d)は本発明の第4の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図15】(a)〜(d)は本発明の第4の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図16】(a)〜(c)は本発明の第4の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図17】(a)〜(e)は本発明の第5の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図18】(a)〜(d)は本発明の第5の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図19】(a)〜(d)は本発明の第5の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図20】(a)〜(c)は本発明の第5の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図21】(a)〜(e)は本発明の第6の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図22】(a)〜(d)は本発明の第6の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図23】(a)〜(d)は本発明の第6の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図24】(a)〜(c)は本発明の第6の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図25】(a)及び(b)は半導体記憶装置の製造方法における記憶素子用のコンタクトパッドのパターニング工程を模式的に示し、(a)は本発明の第6の実施形態に係る構成断面図であり、(b)は比較用の構成断面図である。
【図26】(a)〜(e)は本発明の第7の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図27】(a)〜(d)は本発明の第7の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図28】(a)〜(d)は本発明の第7の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図29】(a)〜(c)は本発明の第7の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図30】(a)〜(e)は本発明の第8の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図31】(a)〜(d)は本発明の第8の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図32】(a)〜(d)は本発明の第8の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図33】(a)〜(c)は本発明の第8の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図34】(a)〜(d)は従来の半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図35】(a)〜(d)は半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図36】(a)〜(d)は従来の半導体記憶装置の製造方法を示す工程順の構成断面図である。
【符号の説明】
1 記憶回路形成領域(記憶回路部)
2 論理回路形成領域(論理回路部)
11 半導体基板
12 素子分離領域
13 第1の絶縁膜
13a トンネル絶縁膜
14 第1のゲート形成膜
14a 浮遊ゲート電極
15 第2の絶縁膜
15a 容量絶縁膜
16 第3の絶縁膜
16a ゲート絶縁膜
17 第2のゲート形成膜
17a 制御ゲート電極
17b 下部ゲート電極
17c 抵抗素子本体
18 記憶素子用ゲート電極
19 記憶素子用ソース拡散層
20 記憶素子用ドレイン拡散層
21 第1の保護絶縁膜(第4の絶縁膜)
21a 側壁保護絶縁膜
22 導電膜(タングステン)
22a 上部ゲート電極
22b 導電膜の残渣
22c 抵抗端子
22A コンタクトパッド
23 第5の絶縁膜
23a 第2の保護絶縁膜
24 論理素子用ゲート電極
24A 論理素子用ゲート電極
25 論理素子用LDDソース拡散層
26 論理素子用LDDドレイン拡散層
27A 記憶素子用側壁絶縁膜
27B 論理素子用側壁絶縁膜
27C パッド用側壁絶縁膜
28 構成物
29 論理素子用ソース拡散層
30 論理素子用ドレイン拡散層
31 コバルトシリサイド層
32 層間絶縁膜
33 コンタクト
34 第4の絶縁膜
34a 第1の保護絶縁膜
34b 抵抗保護絶縁膜
35 記憶素子用側壁絶縁膜
35a 側壁絶縁膜
35B 記憶素子用側壁絶縁膜
36 第5の絶縁膜
36a 第2の保護絶縁膜
36b 第2の保護絶縁膜
36c 第2の保護絶縁膜
36d 第2の保護絶縁膜
37 第4の絶縁膜
37a 第1の保護絶縁膜
38 記憶素子用側壁絶縁膜
40A パッド用側壁絶縁膜
40B 論理素子用側壁絶縁膜
42 抵抗素子
80 レジストパターン
81 レジストパターン
82 レジストパターン
83 レジストパターン
84 レジストパターン
85 レジストパターン
86 レジストパターン
87 レジストパターン
88 レジストパターン
89 レジストパターン
90 レジストパターン
91 レジストパターン
92 レジストパターン
Claims (16)
- 記憶素子と論理素子とを備えた半導体記憶装置の製造方法であって、
半導体基板の主面を素子分離領域によって、前記記憶素子を形成するための記憶回路形成領域と前記論理素子を形成するための論理素子形成領域とに区画する工程(a)と、
前記半導体基板上の前記記憶回路形成領域に、第1の絶縁膜、シリコンからなる第1のゲート形成膜及び第2の絶縁膜を順次形成する工程(b)と、
前記半導体基板上の前記論理素子形成領域に、第3の絶縁膜を形成する工程(c)と、
前記第2の絶縁膜及び前記第3の絶縁膜の上にシリコンからなる第2のゲート形成膜を形成する工程(d)と、
前記工程(d)の後に、前記記憶回路形成領域に、選択的エッチングにより、前記第1の絶縁膜からなるトンネル絶縁膜と前記第1のゲート形成膜からなる浮遊ゲート電極と前記第2の絶縁膜からなる容量絶縁膜と前記第2のゲート形成膜からなる制御ゲート電極とを有する記憶素子用ゲート電極を形成する工程(e)と、
前記工程(e)の後に、前記半導体基板における前記記憶素子用ゲート電極の側方部分に不純物を選択的に注入して、記憶素子用ソース拡散層及びドレイン拡散層を形成する工程(f)と、
前記工程(f)の後に、前記半導体基板に熱処理を行なう工程(g)と、
前記工程(g)の後に、前記論理回路形成領域の前記第2のゲート形成膜上を含む前記半導体基板の上に金属膜を含む導電膜を形成する工程(h)と、
前記工程(h)の後に、前記論理回路形成領域に、選択的エッチングにより、前記第3の絶縁膜からなるゲート絶縁膜と前記第2のゲート形成膜からなる下部ゲート電極と前記導電膜からなる上部ゲート電極とを有する論理素子用ゲート電極を形成する工程(i)とを備えていることを特徴とする半導体記憶装置の製造方法。 - 請求項1に記載の半導体記憶装置の製造方法において、
前記半導体基板はシリコンからなり、前記第2のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、
前記工程(i)よりも後に、前記半導体基板及び前記制御ゲート電極のシリコン露出部分をシリサイド化する工程をさらに備えていることを特徴とする半導体記憶装置の製造方法。 - 請求項1に記載の半導体記憶装置の製造方法において、
前記工程(d)の後で且つ前記工程(e)よりも前に、前記記憶回路形成領域の前記第2のゲート形成膜上に第4の絶縁膜を形成する工程と、
前記工程(f)の後で且つ前記工程(h)よりも前に、前記記憶素子用ゲート電極の側面に記憶素子用側壁絶縁膜を形成する工程とをさらに備え、
前記工程(e)は、前記記憶回路形成領域の前記制御ゲート電極上に前記第4の絶縁膜からなる第1の保護絶縁膜を形成する工程を含み、
前記工程(i)は、前記前記論理素子用ゲート電極を形成すると同時に、前記記憶素子用ソース拡散層及びドレイン拡散層と電気的に接続される前記導電膜からなるコンタクトパッドを形成する工程を含むことを特徴とする半導体記憶装置の製造方法。 - 請求項3に記載の半導体記憶装置の製造方法において、
前記コンタクトパッドは、前記記憶素子用ソース拡散層及びドレイン拡散層の各上面から前記記憶素子用ゲート電極の側面及び上端部に跨る領域に形成することを特徴とする半導体記憶装置の製造方法。 - 請求項3又は4に記載の半導体記憶装置の製造方法において、
前記工程(h)の後で且つ前記工程(i)よりも前に、前記導電膜上に第5の絶縁膜を形成する工程をさらに備え、
前記工程(i)は、前記上部ゲート電極及び前記コンタクトパッドの各上面に前記第5の絶縁膜からなる第2の保護絶縁膜を形成する工程を含むことを特徴とする半導体記憶装置の製造方法。 - 請求項5に記載の半導体記憶装置の製造方法において、
前記工程(i)では、前記導電膜上に前記論理素子のゲート電極パターン形状及び前記コンタクトパッド形状を有する前記第5の絶縁膜からなる前記第2の保護絶縁膜を形成した後、前記第2の保護絶縁膜をマスクとして前記導電膜、前記ゲート絶縁膜及び前記第1の保護絶縁膜を選択的にエッチングすることにより、前記論理素子用ゲート電極及び前記コンタクトパッドを形成することを特徴とする半導体記憶装置の製造方法。 - 請求項1に記載の半導体記憶装置の製造方法において、
前記工程(d)の後で且つ前記工程(e)よりも前に、前記記憶回路形成領域の前記第2のゲート形成膜上に第4の絶縁膜を形成する工程と、
前記工程(f)の後で且つ前記工程(h)よりも前に、前記記憶素子用ゲート電極の側面に記憶素子用側壁絶縁膜を形成する工程と、
前記工程(h)の後で且つ前記工程(i)よりも前に、前記導電膜上に第5の絶縁膜を形成する工程と、前記第5の絶縁膜を選択的にエッチングして、前記論理回路形成領域に論理素子のゲート電極形成パターン形状を有し、且つ前記記憶回路形成領域の全面を覆う第2の保護絶縁膜を形成する工程と、
前記工程(i)よりも後に、前記記憶素子用ゲート電極の上側に開口部を持つレジストパターンをマスクとして、前記第2の保護絶縁膜、前記導電膜及び前記第1の保護絶縁膜をエッチングすることによって、前記記憶素子用ソース拡散層及ぶドレイン拡散層と電気的に接続された前記導電膜からなるコンタクトパッドを形成する工程とをさらに備え、
前記工程(e)は、前記記憶回路形成領域の前記制御ゲート電極上に前記第4の絶縁膜からなる第1の保護絶縁膜を形成する工程を含み、
前記工程(i)では、前記第2の保護絶縁膜をエッチングマスクにして前記論理素子用ゲート電極を形成することを特徴とする半導体記憶装置の製造方法。 - 請求項7に記載の半導体記憶装置の製造方法において、
前記コンタクトパッドは、前記記憶素子用ソース拡散層及ぶドレイン拡散層の各上面から前記記憶素子用ゲート電極の側面及び上端部に跨る領域に形成することを特徴とする半導体記憶装置の製造方法。 - 請求項5〜8のうちのいずれか1項に記載の半導体記憶装置の製造方法において、
前記第4の絶縁膜と前記第5の絶縁膜とは、互いの組成が異なることを特徴とする半導体記憶装置の製造方法。 - 請求項3〜9のうちのいずれか1項に記載の半導体記憶装置の製造方法において、
前記半導体基板はシリコンからなり、前記第2のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、
前記コンタクトパッドを形成する工程よりも後に、前記半導体基板又は前記制御ゲート電極の露出部分をシリサイド化する工程をさらに備えていることを特徴とする半導体記憶装置の製造方法。 - 請求項3〜10のうちのいずれか1項に記載の半導体記憶装置の製造方法において、
前記第2のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、
前記工程(h)の前に、前記論理回路形成領域の前記第2のゲート形成膜に不純物を注入する工程と、
前記コンタクトパッドを形成する工程よりも後に、前記論理素子用ゲート電極をマスクとして前記半導体基板の前記論理回路形成領域に不純物を注入することにより、論理素子用ソース拡散層及びドレイン拡散層を形成すると共に、前記制御ゲート電極に不純物注入を行なう工程とをさらに備えていることを特徴とする半導体記憶装置の製造方法。 - 請求項3〜11のうちのいずれか1項に記載の半導体記憶装置の製造方法において、
前記第4の絶縁膜と前記記憶素子用側壁絶縁膜とは、互いに組成が異なることを特徴とする半導体記憶装置の製造方法。 - 請求項3〜12のうちのいずれか1項に記載の半導体記憶装置の製造方法において、
前記工程(h)よりも前に、前記抵抗素子形成領域の前記第2のゲート形成膜上に、抵抗素子本体をマスクする前記第4の絶縁膜からなる抵抗保護絶縁膜を形成する工程をさらに備え、
前記第2のゲート形成膜は、多結晶シリコン又は非晶質シリコンからなり、
前記工程(d)は、前記素子分離領域の抵抗素子形成領域にも前記第2のゲート形成膜を形成する工程を含み、
前記第4の絶縁膜を形成する工程は、前記抵抗素子形成領域の前記第2のゲート形成膜上にも前記第4の絶縁膜を形成する工程を含み、
前記工程(i)は、少なくとも前記抵抗保護絶縁膜を用いて前記第2のゲート形成膜に対してエッチングを行なうことにより、前記抵抗素子形成領域に前記第2のゲート形成膜からなる抵抗素子本体を形成する工程を含むことを特徴とする半導体記憶装置の製造方法。 - 請求項3〜13のうちのいずれか1項に記載の半導体記憶装置の製造方法において、
前記コンタクトパッドを形成する工程よりも後に、
前記論理素子用ゲート電極の側面及び前記コンタクトパッドのゲート長方向側の端部側面に、論理素子用側壁絶縁膜及びパッド側壁絶縁膜を形成する工程と、
前記論理素子用ゲート電極及び前記論理素子用側壁絶縁膜をマスクとして、前記半導体基板の前記論理回路形成領域に対して不純物注入を行なうことにより、論理素子用ソース拡散層及びドレイン拡散層を形成する工程と、
前記半導体基板上に全面にわたって前記論理素子用側壁絶縁膜及びパッド側壁絶縁膜に対して、エッチング選択比が大きく且つエッチングレートが大きい絶縁膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜における前記コンタクトパッドの上側の領域、前記論理素子用ソース拡散層及びドレイン拡散層の上側の領域にコンタクトホールを自己整合的に形成する工程とをさらに備えていることを特徴とする半導体記憶装置の製造方法。 - 請求項1〜14のうちのいずれか1項に記載の半導体記憶装置の製造方法において、
前記導電膜は、一の金属膜又は複数の金属膜若しくはシリサイド膜を含む積層体からなることを特徴とする半導体記憶装置の製造方法。 - 請求項1〜14のうちのいずれか1項に記載の半導体記憶装置の製造方法において、
前記第2の絶縁膜は、酸化膜と窒化膜との積層体であることを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001200399A JP3773425B2 (ja) | 2000-08-10 | 2001-07-02 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000242325 | 2000-08-10 | ||
JP2000-242325 | 2000-08-10 | ||
JP2001200399A JP3773425B2 (ja) | 2000-08-10 | 2001-07-02 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002124643A JP2002124643A (ja) | 2002-04-26 |
JP3773425B2 true JP3773425B2 (ja) | 2006-05-10 |
Family
ID=26597706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001200399A Expired - Fee Related JP3773425B2 (ja) | 2000-08-10 | 2001-07-02 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3773425B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004039866A (ja) | 2002-07-03 | 2004-02-05 | Toshiba Corp | 半導体装置及びその製造方法 |
US6841824B2 (en) * | 2002-09-04 | 2005-01-11 | Infineon Technologies Ag | Flash memory cell and the method of making separate sidewall oxidation |
JP4947931B2 (ja) | 2004-08-12 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN100573870C (zh) * | 2004-08-12 | 2009-12-23 | 株式会社瑞萨科技 | 双浅沟绝缘半导体装置及其制造方法 |
JP4558557B2 (ja) * | 2005-03-31 | 2010-10-06 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置 |
KR100672160B1 (ko) * | 2005-12-28 | 2007-01-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 레지스터 형성방법 |
KR101022580B1 (ko) | 2009-02-19 | 2011-03-16 | 이상윤 | 대용량 반도체 메모리 장치 및 그 제조 방법 |
JP5186664B2 (ja) * | 2010-03-19 | 2013-04-17 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置の製造方法 |
JP6299406B2 (ja) * | 2013-12-19 | 2018-03-28 | ソニー株式会社 | 半導体装置、半導体装置の製造方法、及び電子機器 |
-
2001
- 2001-07-02 JP JP2001200399A patent/JP3773425B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2002124643A (ja) | 2002-04-26 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050214 |
|
A131 | Notification of reasons for refusal |
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|
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|
A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120224 Year of fee payment: 6 |
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