KR100436729B1 - 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법 - Google Patents
베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법 Download PDFInfo
- Publication number
- KR100436729B1 KR100436729B1 KR10-2002-0025066A KR20020025066A KR100436729B1 KR 100436729 B1 KR100436729 B1 KR 100436729B1 KR 20020025066 A KR20020025066 A KR 20020025066A KR 100436729 B1 KR100436729 B1 KR 100436729B1
- Authority
- KR
- South Korea
- Prior art keywords
- channel
- buried
- rom
- poly
- region
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 39
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 20
- 238000000151 deposition Methods 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 230000008021 deposition Effects 0.000 claims abstract description 7
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 claims abstract description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 57
- 238000000059 patterning Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000000137 annealing Methods 0.000 abstract description 10
- 239000007943 implant Substances 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 46
- 239000002184 metal Substances 0.000 description 46
- 210000004027 cell Anatomy 0.000 description 39
- 230000004888 barrier function Effects 0.000 description 8
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 210000000170 cell membrane Anatomy 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법에 관한 것이다. 이를 위한 구성은, 먼저, 반도체 기판위에 N-채널 Vt 및 P-채널 Vt 마스크를 형성한 후 패터닝하여 이온주입을 실시하고, 로직 영역을 제외한 플랫 셀 블록 영역을 구현하기 위해 롬 마스크를 이용하여 패터닝한 후, 롬 펀치 및 롬 Vt 형성을 위한 이온주입에 의해 롬 블록 영역을 구현한다. 상기 롬 블록 영역에서 롬의 비트라인 역할 및 각 셀간의 아이솔레이션 역할을 하는 베리드 엔-채널 마스크를 이용하여 베리드 엔-채널 패턴을 구현하고, 패터닝된 베리드 엔-채널 막 위에 이온주입을 실시하며, 베리드 엔-채널 형성을 위한 포토레지스트를 제거하고, 상기 베리드 엔-채널 어닐 및 게이트 산화막을 형성한다. 그리고, 폴리를 증착하고, POCl3로 상기 폴리에 도핑한 이후에 텅스텐 실리사이드 증착 및 폴리 마스크 패턴을 용이하게 하기 위한 아크 옥시나이트라이드를 증착하며, 폴리 마스크로 로직 영역의 트랜지스터를 형성하고, 롬 블록 영역은 워드라인 방향으로 플랫 셀 라인이 형성된다. 상기 폴리를 식각하여 트랜지스터 패턴을 형성하고 폴리 포토레지스트를 제거한 후, BIP 캐패시터 영역에서 베리드 엔-채널 산화막이 성장된다.
Description
본 발명은 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법에 관한 것으로, 보다 상세하게는, 베리드 엔-채널을 이용하여 플랫 셀을 제조함에 있어서 베리드 엔-채널 공정을 이용함으로써 하나의 금속공정만으로 롬을 구현할 수 있도록 한베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법에 관한 것이다.
플랫 셀 제품(Flat Cell Device)은 PIP(Poly1-Insulator-Poly2) 또는 MIM(Metal1-Insulator-Metal2) 캐패시터를 제조하여 아날로그 또는 수동소자로 사용될 수 있으며, 진보된 아날로그 CMOS 기술, 특히 A/D 컨버터나 스위치식 캐패시터 필터, 혼합 신호, RF 소자 분야에서 요구되고 있다. 플랫 셀 제품은 주로 MCU(Micro Control Unit) 또는 컨트롤러에 주로 사용되므로 이들을 서로 접목시킴으로써 제품이 다양한 기능을 가질 수 있도록 설계한다. 플랫 셀은 다양한 제품에 사용 가능하며, 앞으로 MCU를 이용하는 스마트 카드나 PDA(Personal Digital Assistants)와 같은 무선통신 분야에서 무궁무진하게 이용될 수 있을 것이다.
제품의 특성상 공정의 단축을 위해 금속1 공정에서 진행 가능하게 설계하였으나, 디램(DRAM)과 달리 로직 디바이스는 각기 특성을 나타내는 유닛을 연결하는 금속라인이 있으므로 와이드 메탈(Wide Metal)이 무수하게 존재하게 된다.
먼저, 구체적으로 도시하지는 않았지만, 일단 웰(Well) 및 아이솔레이션(Isolation)을 형성한 이후에 로직(Logic) 및 페리(Peripheral) 영역의 기능을 갖추기 위해 NMOS 및 PMOS를 구현하는 기초작업인 채널 이온주입을 진행한다. 그 후 로직 영역을 제외한 플랫 셀 블록 영역을 구현하기 위해 롬 마스크를 이용하여 패터닝(Patterning) 하고, 펀치 쓰루 및 Vt 형성을 위한 이온주입을 실시하여 롬 블록 영역을 구현한다.
상기 롬 블록 영역에서 롬의 비트라인 역할 및 각 셀간의 절연 역할을 하는 베리드 엔-채널 패턴을 구현한다.
패터닝된 상기 베리드 엔-채널층 위에 이온주입을 실시하는데, 추후 베리드 엔-채널 어닐공정 또는 게이트 산화막 형성공정시 이온주입 아래 부분에 베리드 엔-채널을 형성하게 되어 마스크롬에서 구현한 금속막을 줄이는 효과를 얻게 되고 베리드 엔-채널을 통해서 Vcc와 그라운드 라인이 형성된다.
베리드 엔-채널 포토레지스트 스트립으로 포토레지스트를 제거하고, 베리드 엔-채널 어닐 및 게이트 산화막 형성 공정을 진행하며, 게이트 산화막 형성시 로직 액티브(Active) 및 캐패시터 액티브 영역은 약 100~120Å 사이로 산화된다. 그리고, 롬 블록 영역에서 베리드 엔-채널 이온주입된 부분이 이온주입시의 손상으로 인하여 산화현상을 일으키게 되는데 즉, 베리드 엔-채널 산화막이 0.5㎛ 플랫 셀 공정에서는 1200~1400Å, 0.6㎛ 플랫 셀 공정에서는 2200~2600Å 정도로 산화막이 성장된다.
폴리 증착 공정이 이루어지고, POCl3로 폴리 도핑한 이후에 WSiX증착 및 폴리 마스크 패턴을 용이하게 하기 위해 아크(Arc) 옥시나이트라이드가 증착된다. 폴리 마스크로 로직 영역의 트랜지스터가 형성되고, 롬 블록 영역에는 워드라인 방향으로 플랫 셀 라인이 형성된다.
폴리 식각공정으로 트랜지스터에 패턴을 형성하고, 폴리 포토레지스트 스트립으로 남은 포토레지스트를 제거한다. 또한, LDD, 스페이서 및 소오스/드레인(Source/Drain) 형성공정으로 트랜지스터 접합을 형성한다.
롬 블록 영역에 위치한 베리드 엔-채널과 플랫 셀을 롬 코딩하기 위해 코드 마스크를 사용하여 롬 코드 패턴을 만들고, 코드 이온주입 공정을 적용하여 플랫온오프 셀을 구분한다. 그리고, TEOS나 BPSG로 PMD(Pre-Metal Dielectric)층을 형성하고, BPSG를 어닐(플로우)에 의해 평탄화시킨다.
컨택 마스크를 진행한 후에 건식 및 습식에 의한 컨택 식각 공정으로 컨택홀을 형성하고, 컨택 포토레지스트 스트립으로 남은 포토레지스트를 제거한다. 베리어금속막을 형성한 후에 금속막을 형성하여 상기 배리어금속막이 BPSG막과 필드 산화막에 동시에 접촉하게 되고, 접촉면적도 증가하게 되어 접착이 향상된다.
Ti/TiN으로 증착한 베리어 금속 위에 베리어 금속 어닐을 진행하고, Al-Si으로 구성된 금속막을 증착하고, 금속 마스크 디파인(Define)이 잘 되게 하기 위해 아크 TiN을 증착한다. 그리고, 금속라인 패턴을 형성하기 위해 금속 마스크, 금속 식각을 통해 패턴을 형성한 후 금속 포토레지스트 스트립으로 포토레지스트를 제거한다.
또한, 패시베이션막을 USG층과 PE-나이트라이드 층으로 증착하고, 패시베이션막 증착시 금속스페이스 부분도 증착되며, 얼로이 공정으로 막을 보호하게 된다. 패드 패턴 형성을 위해 패드 마스크를 형성하고 식각함으로써 패드 패턴을 형성한다.
이와 같은 공정에 의해 형성되는 종래의 플랫 롬에서, 베리드 엔-채널을 형성하는 공정은 베리드 엔-채널 파티클이 많이 발생되어서 게이트 옥사이드에서 성장한 베리드 엔-채널 옥사이드의 BOI(BN Oxide Integrity) 품질이 그리 좋지 않다. 그래서 단순히 롬 코딩을 하는 롬 관련 디바이스에서만 사용할 수 밖에 없다.
도 1 내지 도 4와 같이 종래의 PIP 공정을 이용하면, 폴리1(14)과 폴리2(18)간의 토폴로지로 인한 폴리2(18) 식각 공정에 상당한 어려움이 있으며, 종래와 같이 PIP로 구현하면 프로세스 비용도 과다하게 소요되는 문제점이 있다.
즉, 필드 산화막(10)이 5200Å 정도의 큰 두께로 성장시켜야 하고, 두 개의 폴리(14, 18)를 형성한 후에 캐패시터를 형성하는 등 공정의 어려움과 더불어 비용도 소요되는 등의 어려움이 있다.
근래에는 롬 블록 영역에서 0.5㎛와 0.6㎛ 플랫 셀 제조시 베리드 엔-채널 옥사이드의 두께가 0.5㎛(1200~1400Å), 0.6㎛(2200~2600Å) 정도로 산화막이 성장된다. 만약 캐패시터를 형성한다면 C=1[㎊]로 가정하고 베리드 엔-채널 옥사이드 두께가 1200Å로 성장한다고 정하면, 베리드 엔-채널과 베리드 엔-산화막 위에 폴리를 구현하는 캐패시터를 구현하기 위해 폴리 및 베리드 엔-채널 영역이 3600㎛2정도, 즉 X=60㎛. Y=60㎛ 정도로 BIP 캐패시터가 구현된다. 그런데, 이는 사실상 불가능한 캐패시터 면적이다. 그리고, 현재 베리드 엔-채널 옥사이드는 롬 마스크를 구현하여 롬 펀치 및 롬 Vt 이온주입이 적용되고 있어서 실제 베리드 엔-채널 옥사이드가 더욱 더 높게 성장된다.
또한, 롬 블록 영역에서 베리드 엔-채널 옥사이드가 플랫 셀과 주변 셀 트랜지스터간의 아이솔레이션 역할까지 하고 있는데, 베리드 엔-채널 옥사이드 두께가 0.5㎛ 플랫 셀(1200~1400Å) 정도이면 베리드 엔-채널 옥사이드의 버즈 빅(Bird's beak)이 상대적으로 커져서 베리드 엔-채널 옥사이드 옆의 실제 셀 액티브 면적이 줄어들게 되어 셀 특성을 저하시키는 요인으로 작용하는 문제점이 있다.
이와 같은 문제점들을 해결하기 위한 본 발명의 목적은, 종래의 마스크롬에서 구현한 금속2 공정을 베리드 엔-채널 공정을 이용하여 금속1 공정만으로 롬 구현이 가능하도록 하는 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, BIP 캐패시터를 구현하기 위해 캐패시터 영역에 롬 마스크 패턴을 삭제하여 롬 펀치 및 롬 Vt 이온주입이 되지 않도록 하여 게이트 산화막 형성시 캐패시터 영역의 베리드 엔-채널 산화막 두께를 줄일 수 있도록 하기 위한 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 캐패시터 영역이나 롬 블록 영역에서 금속 마스크시 베리드 엔-채널과 같은 비트라인 방향으로 금속라인을 첨가하여 설계하여 컨택으로 도통시켜 표면저항으로 인한 베리드 엔-채널의 속도를 보상하기 위한 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법을 제공하는 것이다.
그리고, 본 발명의 또 다른 목적은, 롬 블록 영역에서 베리드 엔-채널 산화막 두께에 의해 플랫 셀 트랜지스터간의 아이솔레이션이 원활하게 이루어지도록 하기 위한 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법을 제공하는 것이다.
도 1 내지 도 4는 종래의 PIP 캐패시터의 형성과정을 특징적으로 보여주는 공정 단면도이다.
도 5 내지 도 7은 본 발명의 베리드 엔-채널 산화막을 이용한 캐패시터의 제조 과정을 특징적으로 보여주는 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : 필드 산화막 12, 102 : 게이트 산화막
14, 18, 110 : 폴리 16 : 인터폴리 산화막(IPO)
20, 22, 24 : 포토레지스트 100, 104 : 베리드 엔-채널 산화막
106, 108 : 베리드 엔-채널
상기 목적을 달성하기 위한 본 발명에 의한 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법은, 반도체 기판위에 N-채널 Vt 및 P-채널 Vt 마스크를 형성한 후 패터닝하여 이온주입이 이루어지는 단계와, 로직 영역을 제외한 플랫 셀 블록 영역을 구현하기 위해 롬 마스크를 이용하여 패터닝하고, 롬 펀치 및 롬 Vt 형성을위한 이온주입에 의해 롬 블록 영역을 구현하는 단계와, 상기 롬 블록 영역에서 롬의 비트라인 역할 및 각 셀간의 아이솔레이션 역할을 하는 베리드 엔-채널 마스크를 이용하여 베리드 엔-채널 패턴을 구현하는 단계와, 패터닝된 베리드 엔-채널 막 위에 0.5㎛ 플랫 셀 공정에서 As75, 0.5~1.5E15, 60keV로 적용하여 이온주입을 실시하는 단계와, 베리드 엔-채널 형성을 위한 포토레지스트를 제거하고, 상기 베리드 엔-채널 어닐 및 게이트 산화막을 형성하는 단계와, 폴리를 증착하는 단계와, POCl3로 상기 폴리에 도핑한 이후에 텅스텐 실리사이드(WSiX) 증착 및 폴리 마스크 패턴을 용이하게 하기 위한 아크(Arc) 옥시나이트라이드(Oxynitride)를 증착하는 단계와, 폴리 마스크로 로직 영역의 트랜지스터를 형성하고, 롬 블록 영역은 워드라인 방향으로 플랫 셀 라인이 형성되는 단계와, 상기 폴리를 식각하여 트랜지스터 패턴을 형성하고 폴리 포토레지스트를 제거하는 단계; 그리고, BIP 캐패시터 영역에서 베리드 엔-채널 산화막 두께가 0.5㎛ 플랫 셀에서 250~350Å으로 진행되어 산화막이 성장되는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 예에 의해, 상기 게이트 산화막 형성시 로직 영역 및 롬 블록 영역의 액티브는 100~150Å 두께로 산화되며, 상기 베리드 엔-채널 산화막이 250~350Å 두께로 성장되도록 하는 것이 바람직하다.
그리고, 상기 산화막이 성장되는 단계에서 상기 폴리 및 베리드 엔-채널 영역 면적이 900㎛2, 즉 X=30㎛, Y=30㎛ 이면, 캐패시터 용량이 C=1[㎊]인 비아이피(BIP) 캐패시터로 구현가능하다.
이하, 본 발명의 실시예에 대한 설명은 첨부된 도면을 참조하여 더욱 상세하게 설명한다. 아래에 기재된 본 발명의 실시예는 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것에 불과한 것으로, 본 발명의 권리범위가 여기에 한정되는 것으로 이해되어서는 안될 것이다. 아래의 실시예로부터 다양한 변형, 변경 및 수정이 가능함은 이 분야의 통상의 지식을 가진 자에게 있어서 명백한 것이다.
본 실시예는 제품의 특성상 공정의 단축을 위해 금속1 공정에서 진행될 수 있도록 설계하였으나, 디램과는 달리 로직 디바이스는 각기 특성을 나타내는 유닛을 연결하는 금속라인이 있으므로 와이드 메탈이 무수히 존재하게 된다. 그러므로, 베리드 엔-채널을 이용하여 플랫 셀 제품을 구현하는데, 기존에 마스크 롬에서 구현한 금속2 공정을 베리드 엔-채널 공정을 이용하여 금속1 공정만으로 롬 구현이 가능하게 되었다.
먼저, 도 5를 참조하면, 일단 웰 형성공정 및 아이솔레이션 공정을 진행한 이후에 로직 페리의 기능을 갖추어야 하지만, 베리드 엔-채널 산화막 공정시 발생되는 수많은 파티클로 인해 세정(Cleaning) 공정을 포함한 N-채널 Vt 및 P-채널 Vt 마스크, 그리고 이온주입 공정을 진행한다.
로직 영역을 제외한 플랫 셀 블록 영역을 구현하기 위해 롬 마스크를 이용하여 패터닝하고, 롬 펀치 이온주입 및 롬 Vt 이온주입을 이용하여 롬 블록 영역을 구현한다.
실제 라인에서 측정된 베리드 엔-채널 산화막 두께가 0.5㎛ 플랫 셀(1200~1400Å), 0.6㎛ 플랫 셀(2200~2600Å) 정도인데, 캐패시터를 구현하기 위해 베리드 엔-채널 산화막(104) 두께가 250~350Å 정도로 진행하면 BIP 캐패시터를 구현하는데 어려움이 없다. BIP 캐패시터를 구현하기 위해 캐패시터 영역에 롬 마스크 패턴을 삭제하여 캐패시터 영역에는 롬 펀치 및 롬 Vt 이온주입이 이루어지지 않도록 하여 게이트 산화막(102) 형성시 캐패시터 영역의 베리드 엔-채널 산화막(104) 두께를 줄일 수 있다.
롬 블록 영역에서 롬의 비트라인 역할 및 각 셀간의 아이솔레이션 역할을 하는 베리드 엔-채널 마스크를 이용하여 베리드 엔-채널 패턴을 구현한다.
패터닝된 베리드 엔-채널 막위에 이온주입을 적용하는데, 추후 어닐 공정 또는 게이트 산화막(102) 형성 공정시 이온주입 아래 부분에 베리드 엔-채널(106)을 형성하게 되어 마스크롬에서 구현한 금속막을 줄이는 효과를 갖게 되고 베리드 엔-채널을 통해서 Vcc와 접지라인을 형성한다.
롬 마스크 삭제로는 베리드 엔-채널 산화막 두께를 250~350Å으로 제어하기 어렵기 때문에 베리드 엔-채널 이온주입시 베리드 엔-채널 이온주입 도즈를 현재 0.5㎛ 플랫 셀 공정 베리드 엔-채널 이온주입 As75 3.0E15 70keV로 적용하는 것을 이온주입장비 호환성(Compatible)을 감안하여 As75 0.5~1.5E15 60keV로 적용하여 베리드 엔-채널 산화막(104) 두께를 250~350Å으로 줄일 수 있다.
이와 같이 베리드 엔-채널 이온주입을 적용하면 베리드 엔-채널 레지스턴스 값이 현재 0.5㎛ 플랫 셀에서 85+/-20Ω/?로 베리드 엔-채널 Rs값이 높아진다.
베리드 엔-채널 포토레지스트 스트립으로 포토레지스트를 제거하고, 베리드 엔-채널 어닐 및 게이트 산화막 형성 공정을 진행하는데, 게이트 산화막(102) 형성시 로직 영역 및 롬 블록 영역의 액티브는 약 100~120Å사이로 산화하게 된다. 상대적으로 베리드 엔-채널 이온주입된 부분이 이온주입시의 손상으로 인해 산화현상이 발생되며 베리드 엔-채널 산화막(104)이 약 250~350Å(0.5㎛ 플랫 셀) 정도로 산화막이 성장된다.
실제 BIP 캐패시터 구현 영역의 베리드 엔-채널 산화막(104)이 250~350Å으로 성장되는데, 롬 블록 영역에서의 베리드 엔-채널 산화막(100) 두께는 롬 펀치 및 롬 Vt 이온주입의 영향을 받아서 실제 베리드 엔-채널 산화막(100) 두께가 500~700Å로 진행될 것이기 때문에 플랫 셀 트랜지스터간의 아이솔레이션에 전혀 문제가 되지 않는다.
도 6을 참조하면, 폴리(110)를 증착하고, POCl3로 폴리 도핑한 이후에 WSiX증착 및 폴리 마스크 패턴을 용이하게 하기 위해 아크(Arc) 옥시나이트라이드(Oxynitride)를 증착한다. 상기 폴리(110)는 폴리실리콘이 1300 내지 1800Å과, 텅스텐 실리사이드가 1300 내지 1800Å, 그리고 버퍼역할을 하는 폴리실리콘이 500 내지 800Å 적층된 구조를 갖는다.
도 7을 참조하면, 폴리 마스크로 로직 영역의 트랜지스터를 형성하고, 롬 블록 영역은 워드라인 방향으로 플랫 셀 라인이 형성되는데, 고밀도의 롬 블록을 형성하는 추세에 따라 폴리 셀 피치가 작아지고 있으며 폴리 셀막도 엄격하게 관리된다.
폴리 식각으로 트랜지스터 패턴을 형성하고 폴리 포토레지스트를 제거한다.
BIP 캐패시터 영역에서 베리드 엔-채널 산화막(104) 두께가 0.5㎛ 플랫 셀에서 250~350Å으로 진행되어 산화막이 성장되고 만약에 캐패시터를 형성해서 C=1[㎊]으로 가정하면, 베리드 엔-채널과 베리드 엔-채널 산화막(104) 위에 폴리를 구현하는 캐패시터를 구현하기 위해 폴리 및 베리드 엔-채널 영역 면적이 900㎛2정도, 즉 X=30㎛, Y=30㎛ 정도로 BIP 캐패시터로 구현가능한 면적이다.
이후 도시되지는 않았지만, LDD, 스페이서 및 S/D 공정으로 트랜지스터 접합을 형성한다.
롬 블록 영역에 위치한 베리드 엔-채널과 플랫 셀을 롬 코딩하기 위해 코드 마스크를 사용하여 롬 코드 패턴을 만들고, 코드 이온주입을 적용하여 플랫 온오프 셀을 구분한다.
TEOS나 BPSG로 PMD(Pre-Metal Dielectric) 층을 형성하고, BPSG를 어닐(플로우)하여 평탄화시키며, 컨택 마스크를 형성한 후에 컨택 식각 공정으로 컨택 홀을 형성하고, 컨택 포토레지스트를 제거한다. 이때 BIP 캐패시터 영역 주변(Edge)을 둘러서 컨택홀이 형성되어 캐패시터 구조를 형성한다.
베리어 금속막을 형성한 후에 금속막을 형성하여 베리어 금속막이 BPSG 막과 필드 산화막에 동시에 접촉하게 되고, 접촉면적도 훨씬 증가하게 되어 접착이 좋아진다. Ti/TiN으로 증착한 베리어 금속 위에 베리어 금속 어닐을 진행하고, Al-Si으로 구성된 금속막을 증착하고, 금속 마스크 디파인이 잘되게 하기 위해 Arc TiN을 증착한다.
상술한 예에서 베리드 엔-채널 Rs값이 높아지는 것을 보상하기 위해 금속 마스크시 베리드 엔-채널과 같은 비트라인 방향으로 금속라인을 첨가하도록 설계하여컨택으로 도통시켜 저항이 높아서 감소되는 베리드 엔-채널의 속도를 보상할 수 있다.
금속라인을 패터닝하기 위해 금속 마스크, 금속 식각을 해서 패턴을 형성하게 되고, 패시베이션막을 USG층과 PE-나이트라이드층으로 증착하고 패시베이션막 증착시 금속 공간부분도 증착되며, 얼로이 공정으로 막을 보호하게 된다. 그리고, 패드 패턴 형성을 위해 패드 마스크, 패드 식각공정으로 패드 패턴을 형성하는 등의 일련의 공정이 진행된다.
따라서, 본 발명에 의하면, 현재 게이트 산화막 공정 이전에 진행하던 베리드 엔-채널 마스크 공정을 로직 트랜지스터의 채널을 형성하는 N,P-채널 Vt 이온주입 및 마스크 공정전에 진행함으로써, N,P-채널 마스크 공정시 세정공정들로 인해 베리드 엔-채널 이온주입시의 파티클이 저감되는 효과가 있다.
BIP 캐패시터를 구현하기 위해 캐패시터 영역에 롬 마스크 패턴을 삭제하여 롬 펀치 및 롬 Vt 이온주입이 되지 않도록 하여 게이트 산화막 형성시 캐패시터 영역의 베리드 엔-채널 산화막 두께를 줄일 수 있다. 즉, 베리드 엔-채널 이온주입시 베리드 엔-채널 이온주입 도즈를 현재 0.5㎛ 플랫 셀 공정에서 베리드 엔-채널 이온주입을, As75, 3.0E15, 70keV로 적용하는 것에서, As75, 0.5~1.5E15, 60keV로 적용하면 베리드 엔-채널 산화막의 두께가 250~350Å으로 축소되는 효과가 있다.
이와 같이 베리드 엔-채널 이온주입을 적용하면 베리드 엔-채널 레지스턴스 값이 현재 0.5㎛ 플랫 셀에서 85±20Ω/?로 베리드 엔-채널 Rs값이 높아진다. 이때 베리드 엔-채널 Rs값이 높아지는 것을 보상하기 위해 금속 마스크시 베리드 엔-채널과 같은 비트라인 방향으로 금속라인을 첨가 설계하여 컨택으로 도통시켜 저항이 높아서 감소되는 베리드 엔-채널의 속도를 보상할 수 있는 효과가 있다.
베리드 엔-채널을 이용하여 플랫 셀 디바이스를 구현하는데, 기존의 마스크 롬에서 구현한 금속2 공정을 베리드 엔-채널 공정을 이용하여 금속1 공정만으로 롬 구현이 가능한 효과가 있다.
패터닝된 베리드 엔-채널 막 위에 이온주입을 적용하는데, 추후 베리드 엔-채널 어닐 공정 또는 게이트 산화막 공정시 이온주입 아래 부분에 베리드 엔-채널을 형성하게 되어 마스크 롬에서 구현한 금속막을 줄이는 효과가 있다.
본 발명의 베리드 엔-채널 산화막을 이용한 BIP 캐패시터의 구현은, 폴리2에 대한 추가 적층물질 및 마스크, 식각, 포토레지스트 스트립 공정의 감소로 인하여 공정비용이 절감되는 효과가 있다.
Claims (5)
- 반도체 기판위에 N-채널 Vt 및 P-채널 Vt 마스크를 형성한 후 패터닝하여 이온주입이 이루어지는 단계와;로직 영역을 제외한 플랫 셀 블록 영역을 구현하기 위해 롬 마스크를 이용하여 패터닝하고, 롬 펀치 및 롬 Vt 형성을 위한 이온주입에 의해 롬 블록 영역을 구현하는 단계와;상기 롬 블록 영역에서 롬의 비트라인 역할 및 각 셀간의 아이솔레이션 역할을 하는 베리드 엔-채널 마스크를 이용하여 베리드 엔-채널 패턴을 구현하는 단계와;패터닝된 베리드 엔-채널 막 위에 이온주입을 실시하는 단계와;베리드 엔-채널 형성을 위한 포토레지스트를 제거하고, 상기 베리드 엔-채널 어닐 및 게이트 산화막을 형성하는 단계와;폴리를 증착하는 단계와;POCl3로 상기 폴리에 도핑한 이후에 텅스텐 실리사이드(WSiX) 증착 및 폴리 마스크 패턴을 용이하게 하기 위한 아크(Arc) 옥시나이트라이드(Oxynitride)를 증착하는 단계와;폴리 마스크로 로직 영역의 트랜지스터를 형성하고, 롬 블록 영역은 워드라인 방향으로 플랫 셀 라인이 형성되는 단계와;상기 폴리를 식각하여 트랜지스터 패턴을 형성하고 폴리 포토레지스트를 제거하는 단계; 그리고,BIP 캐패시터 영역에서 베리드 엔-채널 산화막이 성장되는 단계;를 포함하는 것을 특징으로 하는 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 패터닝된 베리드 엔-채널 막 위에 실시되는 이온주입은,0.5㎛ 플랫 셀 공정에서 As75, 0.5~1.5E15, 60keV로 적용하여 이루어지는 것을 특징으로 하는 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 게이트 산화막 형성시,로직 영역 및 롬 블록 영역의 액티브는 100~150Å 두께로 산화되며, 상기 베리드 엔-채널 산화막이 250~350Å 두께로 성장되는 것을 특징으로 하는 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 산화막이 성장되는 단계에서,상기 폴리 및 베리드 엔-채널 영역 면적이 900㎛2, 즉 X=30㎛, Y=30㎛ 이면, 캐패시터 용량이 C=1[㎊]인 비아이피(BIP) 캐패시터로 구현가능한 것을 특징으로하는 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 폴리는 폴리실리콘이 1300 내지 1800Å과, 텅스텐 실리사이드가 1300 내지 1800Å, 그리고 버퍼 폴리실리콘이 500 내지 800Å 적층된 구조를 갖는 것을 특징으로 하는 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0025066A KR100436729B1 (ko) | 2002-05-07 | 2002-05-07 | 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0025066A KR100436729B1 (ko) | 2002-05-07 | 2002-05-07 | 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030086862A KR20030086862A (ko) | 2003-11-12 |
| KR100436729B1 true KR100436729B1 (ko) | 2004-06-22 |
Family
ID=32381857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0025066A KR100436729B1 (ko) | 2002-05-07 | 2002-05-07 | 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100436729B1 (ko) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631481A (en) * | 1994-05-06 | 1997-05-20 | United Microelectronics Corporation | Flat-cell mask ROM integrated circuit |
| JPH1041476A (ja) * | 1996-07-26 | 1998-02-13 | Nec Corp | 半導体装置の製造方法 |
| KR19990048490A (ko) * | 1997-12-10 | 1999-07-05 | 구본준 | 반도체장치의 롬 제조방법 |
| KR100218330B1 (ko) * | 1996-11-08 | 1999-09-01 | 구본준 | 노아형 마스크 롬 및 그의 제조방법 |
| KR100249178B1 (ko) * | 1997-12-15 | 2000-03-15 | 김영환 | 마스크롬 셀 및 그 제조방법 |
| JP2001007224A (ja) * | 1999-06-22 | 2001-01-12 | Sharp Corp | 半導体装置及びその製造方法 |
-
2002
- 2002-05-07 KR KR10-2002-0025066A patent/KR100436729B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631481A (en) * | 1994-05-06 | 1997-05-20 | United Microelectronics Corporation | Flat-cell mask ROM integrated circuit |
| JPH1041476A (ja) * | 1996-07-26 | 1998-02-13 | Nec Corp | 半導体装置の製造方法 |
| KR100218330B1 (ko) * | 1996-11-08 | 1999-09-01 | 구본준 | 노아형 마스크 롬 및 그의 제조방법 |
| KR19990048490A (ko) * | 1997-12-10 | 1999-07-05 | 구본준 | 반도체장치의 롬 제조방법 |
| KR100249178B1 (ko) * | 1997-12-15 | 2000-03-15 | 김영환 | 마스크롬 셀 및 그 제조방법 |
| JP2001007224A (ja) * | 1999-06-22 | 2001-01-12 | Sharp Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030086862A (ko) | 2003-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6246084B1 (en) | Method for fabricating semiconductor device comprising capacitor and resistor | |
| US6962838B2 (en) | High mobility transistors in SOI and method for forming | |
| KR20050004681A (ko) | 불휘발성 메모리를 갖는 반도체 장치 및 그 제조 방법 | |
| US20020050634A1 (en) | Semiconductor device with stacked memory and logic substrates and method for fabricating the same | |
| US7417283B2 (en) | CMOS device with dual polycide gates and method of manufacturing the same | |
| US7057237B2 (en) | Method for forming devices with multiple spacer widths | |
| US6455374B1 (en) | Method of manufacturing flash memory device | |
| KR100470292B1 (ko) | 강유전체 메모리 트랜지스터의 제조방법 | |
| CA1191973A (en) | Process for making complementary transistors | |
| US5650346A (en) | Method of forming MOSFET devices with buried bitline capacitors | |
| US7329572B2 (en) | Method of forming PIP capacitor | |
| KR100436729B1 (ko) | 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법 | |
| US6509235B2 (en) | Method for making an embedded memory MOS | |
| KR100400250B1 (ko) | 반도체장치의 트랜지스터 형성방법 | |
| US6624079B2 (en) | Method for forming high resistance resistor with integrated high voltage device process | |
| US20040203213A1 (en) | Method for manufacturing an MOS varactor | |
| KR100372820B1 (ko) | 이중 실리콘 모스펫 및 그 제조방법 | |
| KR100475715B1 (ko) | Mml반도체소자 제조방법 | |
| KR100379510B1 (ko) | 반도체 소자 제조방법 | |
| JP2000353754A (ja) | 半導体装置の製造方法 | |
| KR100232228B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100404231B1 (ko) | 반도체 소자의 제조방법 | |
| KR100316059B1 (ko) | Mml반도체소자제조방법 | |
| KR101019696B1 (ko) | 트랜지스터 제조방법 | |
| KR20000021069A (ko) | 고집적 mml반도체소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |