KR100218330B1 - 노아형 마스크 롬 및 그의 제조방법 - Google Patents

노아형 마스크 롬 및 그의 제조방법 Download PDF

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Abstract

본 발명은 메모리 셀의 채널영역을 일정한 간격으로 형성된 트렌치의 측면부에 형성함으로써, 직접도 향상에 적당하도록 한 노아형 마스크 롬(NOR MASK ROM) 및 그의 제조 방법에 관한 것으로, 그 구조는, 실리콘기판에 평행하게 형성된 다수 트렌치들 사이로 정의되는 돌출부 및 그 각 트렌치의 하면부에 형성된 BN＋확산층 및 그 BN＋확산층 위에 형성된 BN 산화막과; 상기돌출부위의 BN＋확산층과 하면부의 BN＋확산층 사이로 정의되는 상기 트렌치의 측면부에 형성된 것으로, 소정의 코딩 마스크 패턴에 따라 그가 야기하게 되는 문턴전압이 조절된 채널영역과; 그 채널영역 위에 상기 BN 산호막과 연결되어 형성된 게이트산화막과; 그 게이트산화막 및 상기 BN 산화막위에 형성된 것으로, 상기 BN＋확산층과 교차하도록 형성된 게이트전극과; 그 위에 형성된 층간절연층 및 그 층간절연층을 관통해서 상기 게이트전극과 접속된 금속배선층을 포함하여 구성되는 것을 특징으로 하고, 그의 제조방법은, 실리콘기판위에 안정산화막을 소정 두께로 성장시킨 후, 그 안정산화막을 통해 제1불순물 이온(BN＋이온)을 주입함으로써, 상기 실리콘기판의 전면에 BN＋확산층을 형성하는 단계와; 그위에 질화막을 형성한 후, 포토리소그래피 및 연속적인 식각공정을 통해 상기 실리콘기판에 트렌치를 형성하는 단계와; 그 결과물의 전면에 상기 제1불순물 이온(BN＋이온)을 다시 주입함으로써, 상기 트렌치의 하부면에 BN＋확산층을 형성하는 단계와; 상기 트렌치를 형성하는데 이용된 질화막패턴 및 그 아래의 안정산화막패턴을 선택적으로 식각한 후, 그 결과물 위에 BN 산화막을 형성하는 단계와; 그 결과물의 전면에 문턴전압을 조절하기 위한 제2불순물 이온을 주입하는 단계와; 채널영역 위에 형성된 BN 산화막의 두께만큼 그 BN 산화막을 식각한 후, 그 채널영역 위에 게이트산화막을 형성하는 단계와; 그 위에 게이트전극을 형성한 후, 코딩 마스크 패턴에 따라 제3불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다. 이와 같은 본 발명은 노아형 마스크 롬의 집적도를 최대 44％까지 향상시킬 수 있는 효과가 있다.

Description

노아형 마스크 롬(NOR MASK ROM) 및 그의 제조방법
본 발명은 불휘발성 반도체 기억소자에 관한 것으로, 특히 메모리 셀의 채널영역을 일정한 간격으로 형성된 트렌치의 측면부에 형성함으로써, 집적도 향상에 적당하도록 한 노아형 마스크 롬(NOR MASK ROM) 및 그의 제조방법에 관한 것이다.
도1과 도2는 종래 기술에 따른 플랫 노아형 마스크 롬(FLAT NOR MASK ROM)의 대략적인 평면도 및 종단면도로서, 이에 도시된 바와 같이 일정한 간격을 두고 평행하게 형성된 다수의 매립된(Buried) 고농도 N형 영역(이하 'BN＋확산층'이라 한다.)(111a,111b) 및 그 각각의 BN＋확산층(111a,111b) 사이로 정의되는 채널영역(113a,113b)이 구비된 실리콘기판(110)과; 그 실리콘기판(110)의 상기 채널영역(113a,113b)위에 얇게 형성된 게이트산화막(121) 및 그 게이트산화막(121)과 연결되어 상기 BN＋확산층(11a1,111b)위로 두껍게 형성된 BN 산화막(122)과; 그 게이트산화막(121) 및 BN 산화막(122)위에 상기 BN＋확산층(111a,111h)과 교차하도록 형성된 다수의 평행한 게이트전극(131)으로 구성되었다. 이때, 상기 게이트전극(131)은 다결정실리콘층 위에 스피드 개선을 위한 실리사이드가 적층된 구조로 형성되고, 채널영역(113)은 소정의 코딩 데이터에 따라 그가 야기하는 문턱전압(VT)이 상승되도록 하는 소정의 불순물 이온(보론이온)이 주입된 것(113a)과 주입되지 않은 것(113b)으로 구분된다.
따라서, 상기와 같이 구성된 플랫 노아형 마스크 롬은, 실리콘기판(110)에 매립된 두 BN＋확산층(111a,111b) 및 그 사이의 채널영역(113a)과, 그 채널영역(113a) 위로 형성된 게이트산화막(121) 및 게이트전극(131)으로 구성되는 각각의 메모리 셀 트랜지스터가 매트릭스(Matrix)를 형성하는 것으로, 그들의 표면 높이가 같은 두 BN＋확산층(111a,111b) 사이의 평탄한 영역 위에 채널영역(113a)이 형성됨으로써, 도1의 하부에 표시된 바와 같이 2개의 메모리 셀 트랜지스터는 일방향의 크기가 2.7[㎛]되는 면적을 차지하였다.
그러나, 상기와 같이 각 메모리 셀 트랜지스터의 채널영역이 실리콘기판에 일정한 간격으로 형성된 BN＋확산층 사이의 평탄한 영역에 형성되는 종래 기술에 따른 플랫 노아형 마스크 롬은, 도1의 하부에 표시된 바와 같이, 2개의 메모리 셀 트랜지스터가 차지하는 일방향의 크기가 2.7[㎛]나 됨으로써 집적도에 불리하였다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 창안한 것으로, 각 메모리 셀 트랜지스터의 채널영역을 일정한 간격으로 형성된 트렌치의 측면부에 형성함으로써, 집적도가 향상될 수 있도록 한 노아형 마스크 롬 및 그의 제조방법을 제공함에 그 목적이 있다.
제1도 와 제2도는 종래 기술에 따른 플랫 노아형 마스크 롬(FLAT NOR MASK ROM)의 대략적인 평면도 및 종단면도.
제3a도 내지 제3g도는 본 발명에 따른 노아형 마스크 롬(NOR MASK ROM)의 공정 단면도.
제4도와 제5도는 본 발명에 따른 노아형 마스크 롬(NOR MASK ROM)의 대략적인 평면도 및 종단면도.
* 도면의 주요부분에 대한 부호의 설명
210 : 실리콘기판 221a, 221b : BN＋확산층
213a, 213b : 채널영역 219, 219a : 안전산화막
221 : 게이트 산화막 222, 224 : BN 산화막
231 : 폴리실리콘 232 : 폴리사이드
241 : 층간절연막 260A : 질화막
281 : 코딩마스크 패턴 291 : 트랜치
상기 목적을 달성하기 위한 본 발명에 따른 노아형 마스크 롬은, 실리콘기판에 평행하게 형성된 다수 트렌치들 사이로 정의되는 돌출부 및 그 각 트렌치의 하면부에 형성된 BN＋확산층 및 그 BN＋확산층 위에 형성된 BN 산화막과; 상기 돌출부 위의 BN＋확산층과 하면부의 BN＋확산층 사이로 정의되는 상기 트렌치의 측면부에 형성된 것으로, 소정의 코딩 마스크 패턴에 따라 그가 야기하게 되는 문턴전압이 조절된 채널영역과; 그 채널영역 위에 상기 BN 산화막과 연결되어 형성된 게이트산화막과; 그 게이트산화막 및 상기 BN 산화막 위에 형성된 것으로, 상기 BN＋확상층과 교차하도록 형성된 게이트 전극과; 그 위에 형성된 층간절연층 및 그 층간절연층을 관통해서 상기 게이트전극과 접속된 금속배선층을 포함하여 구성되는 것을 특징으로 한다.
그리고 상기와 같이 구성되는 본 발명에 따른 노아형 마스크 롬을 제조하는 방법은, 실리콘기판 위에 안정산화막을 소정 두께로 성장시킨 후, 그 안정산화막을 통해 제1불순물 이온(BN＋이온)을 주입함으로써, 상기 실리콘기판의 전면에 BN＋확산층을 형성하는 단계와; 그 위에 질화막을 형성한 후, 포토리소그래피 및 연속적인 식각공정을 통해 상기 실리콘기판에 트렌치를 형성하는 단계와; 그 결과물의 전면에 상기 제1불순물 이온(BN＋이온)을 다시 주입함으로써, 상기 트렌치의 하면부에 BN＋확산층을 형성하는 단계와; 상기 트렌치를 형성하는데 이용된 질화막패턴 및 그아래의 안정산화막패턴을 선택적으로 식각한 후, 그 결과물 위에 BN 산화막을 형성하는 단계와; 그 결과물의 전면에 문턴전압을 조절하기 위한 제2불순물 이온을 주입하는 단계와; 채널영역 위에 형성된 상기 BN 산화막을 식각한 후, 그 채널영역 위에 게이트산화막을 형성하는 단계와; 그 위에 게이트전극을 형성한 후, 코딩 마스크 패턴에 따라 제3불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 대해서 상세히 설명한다.
도3a 내지 도3g는 본 발명의 바람직한 실시예에 따른 노아형 마스크 롬의 공정 단면도로서, 이를 참조하여 설명하면 다음과 같다.
먼저, 도3a에 도시된 바와 같이 열산화공정으로 실리콘기판(210) 위에 안정산화막(Relief Oxide)(219)을 형성한 후, 그 전면에 BN＋이온을 주입함으로써 상기 안정산화막(219) 아래의 실리콘기판(210)에 BN＋확산층(211)을 형성하고, 그 위에 질화물(260)을 증착한다. 이어서 도3b에 도시된 바와 같이 포토리소그래피 및 식각공정으로 상기 질화막(260)을 패터닝한 후, 그 질화막패턴(260a)을 통해 상기 안정산화막(219)과 실리콘기판(210)을 순차적 식각함으로써, 서로가 평행한 다수의 트렌치(291)를 형성한다. 이때, 상기 BN＋확산층(211)을 형성하기 위한 BN＋이온주입단계는, 비소인온(As＋)을 6×1015[개/㎤](6E15)의 농도로 주입함으로써 달성한다. 그리고 상기 트렌치(291)는 그 측면부가 경사(slop)짐으로써 하면부의 폭이 입구의 폭 보다 작게 형성됨과 아울러 이후에 형성될 채널영역이 충분히 형성될 수 있는 적당한 길이로 형성되는 것이 바람직하다.
이후, 도3c에 도시된 바와 같이 상기 결과물의 전면에 다시 BN＋이온을 주입함으로써, 상기 트렌치(291)의 하면부에도 상기 이온주입단계를 통해 트렌치(291) 사이의 돌출부에 형성한 BN＋확산층(211b)과 같은 형태 및 농도의 BN＋확산층(211a)을 형성한 후, 도3d에 도시된 바와 같이 상기 트렌치(291)를 형성하기 위해 이용된 질화막패턴(260a)과 안정산화막패턴(219a)을 선택적으로 식각한 다음, 도3e에 도시된 바와 같이 열산화공정을 통해 상기 BN＋확산층(211a,211b) 위에는 1,300[Å] 정도로 성장되고, BN＋이온이 주입되지 않은 트렌치(291)의 경사 측면부에는 110[Å] 정도로 성장되는 BN 산화막(222,224)을 형성한다.
그리고, 도3f에 도시된 바와 같이 이후에 더 이상의 불순물 이온이 주입되지 않고 형성된 메모리 셀 트랜지스터의 문턱전압(VT)이 0.7[V] 정도가 되도록 하기 위해, 보론이온(B＋)을 9×1011[개/㎤]의 농도로 주입한 후, 그 이온주입공정에서 버퍼막으로 사용된 트렌치(291) 측면부의 BN 산화막(224)이 모두 식각될 때까지 그 BN 산화막(224)을 식각하고, 열산화공정으로 상기 식각을 통해 BN 산화막(224)이 완전히 식각된 트렌치(291) 측면부에 게이트산화막(221)을 120[Å]정도로 성장시킨 후, 그 위에 폴리실리콘(231)과 폴리사이드(232)를 각각 1,500[Å] 정도로 증착하고, 그를 패터닝하여 게이트전극(230)을 완성한다.
이후, 도3g에 도시된 바와 같이 주문자의 요구에 따른 데이터를 각 메모리 셀에 기입하기 위한 코딩 마스크 패턴(281)을 형성한 후, 그 코딩 마스크 패턴(281)을 통해 노출된 메모리 셀 트렌지스터의 문턱전압(VT)을 상승시킬 수 있는 불순물 이온(일례로, 보론이온)을 주입한다. 이때, 트랜지스터의 문턱전압을 상승시키기 위한 상기 보론이온(B＋)주입은 1.2×1014[개/㎤]의 농도로 주입됨과 아울러 트렌치(291)의 측면부에 균일하게 주입될 수 있도록 웨이퍼가 틸트(Tilt) 및 회전(Rotation)하는 조건하에서 이루어지는 것이 바람직하다.
마지막으로, 상기와 같은 공정이 끝난 후에 통상적인 금속배선공정을 수행하는데, 그 금속배선공정은 층간절연막(HLD BPSG)을 형성하는 단계와, 그 위에 알루미늄을 증착한 후, 그를 패터닝하는 단계와, 그 위에 패시베이션막을 형성하는 단계로 이루어진다.
이상에서 설명한 제조공정을 통해 형성된 노아형 마스크 롬은 도4와 도5에 도시된 바와 같이, 서로가 평행하게 형성된 다수의 트렌치들 사이의 돌출부 및 그 각 트렌치 하면부의 실리콘기판(210)에 각각 매립되어 형성된 BN＋확산층(211a,211b)과; 그 각각의 BN＋확산층(211a,211b)위에 1,300[Å] 정도로 두껍게 형성됨으로써, 그 위에 형성된 게이트전극(230)과 그 아래의 상기 BN＋확산층 (211a,211b)에 의한 기생용량을 감소시키는 BN 산화막(222)과; 상기 돌출부의 상부에 형성된 BN＋확산층(211b)과 트렌치의 하면부에 형성된 BN＋확산층(211a)사이로 정의되는 상기 트렌치의 측면부에 형성된 것으로, 소정의 코딩 마스크 패턴에 따라 문턱전압을 상승시키기 위한 보론이온(B＋)이 주입되거나 주입되지 않은 채널영역(213a,213b)과; 상기 채널영역(213a,213b) 위로 120[Å] 정도의 두께로 형성된 게이트산화막(221)과; 상기 트렌치 사이의 돌출부 및 그 각 트렌치의 측면부 및 하면부로 정의되는 굴곡면을 따라 상기 BN 산화막(222) 및 게이트산화막(221) 위에 형성된 것으로, 상기 각 BN＋확산층(211a,211b)과 수직으로 교차하는 게이트전극(230)과; 그 위에 형성된 층간절연층(241) 및 그 층간절연층(241)을 관통해서 상기 게이트전극(230)과 접속된 금속배선층(미도시)을 포함하여 구성된다. 이때, 소정의 코딩 데이터에 따라 1.2×1014[개/㎤] 농도의 보론이온이 주입되는 것과 주입되지 않은 것으로 구분되는 상기 채널영역(213a,213b)에는, 그 코딩공정에서 보론이온이 주입되지 않게 되더라도 0.7[V] 가량의 문턱전압을 야기할 수 있는 9×1011[개/㎤] 농도의 보론이온(B＋) 확산층이 형성된다. 그리고, 게이트전극(230)은 폴리실리콘(231)과 폴리사이드 (232)가 각각 1,500[Å] 정도로 적층되어 형성된다.
이와 같이 구성된 마스크 롬은, 도4의 평면도에 도시된 바와 같이 서로가 평행하게 형성된 트렌치들 사이의 돌출부 및 그 각 트렌치의 하면부의 실리콘기판(210)에 각각 매립되어 형성된 BN＋확산층(211a,211b)이 매우 밀접된 평면구조로 형성됨으로써, 종래와 같은 크기의 실리콘기판(210) 위에 최대 1.44배 가량의 BN＋확산층(211a,211b)을 형성할 수 있음을 알 수 있다. 즉, 메모리 셀의 집적도가 최대 44％가 증가하게 된다.
상술한 바와 같이, 서로가 평행한 다수의 BN＋확산층과, 그 BN＋확산층 사이로 정의되는 채널영역과, 상기 BN＋확산층을 교차하는 다수의 게이트산화막 및 게이트전극을 포함하여 구성되는 노아형 마스크 롬에 있어서, 상기 다수의 BN＋확산층은 일정한 간격을 두고 평행하게 형성된 트렌치의 하면부와 그 트렌치들 사이의 돌출부 위에 각각 교대로 형성하고, 채널영역은 돌출부에 형성된 BN＋확산층과 트렌치의 하면부에 형성된 BN＋확산층 사이로 한정되는 상기 트렌치의 측면부에 형성하며, 게이트산화막 및 게이트전극은 트렌치 구조에 따른 굴곡면을 따라 상기 BN＋확산층과 교차하도록 형성하도록 창안한 본 발명은, 도4의 하부에 표시된 바와 같이 2개의 메모리 셀 트랜지스터가 차지하느 일방향의 크기가 1.5[㎛]로 감소하게 됨으로써, 노아형 마스크 롬의 집적도가 종래 기술에 따른 플랫 노아형 마스크 롬 보다 대략 44％ 정도 향상된다.

Claims (12)

  1. 실리콘기판에 평행하게 형성된 다수 트렌치들 사이로 정의되는 돌출부 및 그 각 트렌치의 하면부에 형성된 BN＋확산층 및 그 BN＋확산층위에 형성된 BN 산화막과; 상기 돌출부위의 BN＋확산층과 하면부의 BN＋확산층 사이로 정의되는 상기 트렌치의 측면부에 형성된 것으로, 소정의 코딩 마스크 패턴에 따라 그가 야기하게 되는 문턴전압이 조절된 채널영역과; 그 채널영역 위에 상기 BN 산화막과 연결되어 형성된 게이트산화막과; 그 게이트산화막 및 상기 BN 산화막 위에 형성된 것으로, 상기 BN＋확산층과 교차하도록 형성된 게이트전극과; 그 위에 형성된 층간절연층 및 그 층간절연층을 관통해서 상기 게이트전극과 접속된 금속배선층을 포함하여 구성되는 것을 특징으로 노아형 마스크 롬(NOR MASK ROM).
  2. 제1항에 있어서, 상기 트렌치는 그의 측면부가 경사짐으로써 하면부의 폭이 입구의 폭 보다 작게 형성됨과 아울러 그 측면부에 채널영역이 형성될 수 있는 충분한 깊이로 형성된 것을 특징으로 하는 노아형 마스크 롬(NOR MASK ROM).
  3. 제1항에 있어서, 상기 BN＋확산층은 고농도의 비소이온(As＋) 확산층으로 구성된 것을 특징으로 하는 노아형 마스크 롬(NOR MASK ROM).
  4. 제1항에 있어서, 상기 BN＋확산층 위에 형성된 BN 산화막은 1,300[Å] 정도의 두께로 형성된 것을 특징으로 하는 노아형 마스크 롬(NOR MASK ROM).
  5. 제1항에 있어서, 상기 채널영역은 소정의 코딩 데이터에 따라 1.2×1014[개/㎤] 농도의 보론이온(B＋)이 주입된 것과 주입되지 않은 것으로 구분됨과 아울러 그 코딩공정에서 보론이온이 주입되지 않게 되더라도 0.7[V] 가량의 문턱전압을 야기할 수 있는 9×1011[개/㎤] 농도의 보론이온(B＋) 확산층이 형성된 것을 특징으로 하는 노아형 마스크 롬(NOR MASK ROM).
  6. 제1항에 있어서, 상기 게이트전극은 폴리실리콘과 폴리사이드이 각각 1,500[Å] 정도로 적층되어 형성된 것을 특징으로 하는 노아형 마스크 롬(NOR MASK ROM).
  7. 실리콘기판위에 안정산화막을 소정 두께로 성장시킨 후, 그 안정산화막을 통해 제1불순물 이온(BN＋이온)을 주입함으로써, 상기 실리콘기판의 전면에 BN＋확산층을 형성하는 단계와; 그 결과물 위에 질화막을 형성한 후, 포토리소그래피 및 연속적인 식각공정을 통해 상기 실리콘기판에 트렌치를 형성하는 단계와; 그 결과물의 전면에 상기 제1불순물 이온(BN＋이온)을 다시 주입함으로써, 상기 트렌치의 하면부에 BN＋확산층을 형성하는 단계와; 상기 트렌치를 형성하는데 이용된 질화막패턴 및 그 아래의 안정산화막패턴을 선택적으로 식각한 후, 그 결과물 위에 BN 산화막을 형성하는 단계와; 그 결과물의 전면에 문턴전압을 조절하기 위한 제2불순물 이온을 주입하는 단계와; 채널영역 위에 형선된 상기 BN 산화막을 식각한 후, 그 채널영역 위에 게이트산화막을 형성하는 단계와; 그 위에 게이트전극을 형성한 후, 코딩 마스크 패턴에 따라 제3불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 노아형 마스크롬(NOR MASK ROM) 제조방법.
  8. 제7항에 있어서, 상기 제1불순물 이온(BN＋이온)을 주입하여 BN＋확산층을 형성하는 단계는, 비소이온(As＋)을 6×1015[개/㎤)(6E15)의 농도로 주입함으로써 달성되는 것을 특징으로 하는 노아형 마스크 롬(NOR MASK ROM) 제조방법.
  9. 제7항에 있어서, 상기 트렌치의 형성은 질화막을 패터닝하여 트렌치패턴을 정의하는 단계와, 그 질화막 패턴을 하드 마스크로 하여 안정산화막과 길리콘기판을 순차적으로 식각하는 단계로 이루어지는 것을 특징으로 하는 노아형 마스크 롬(NOR MASK ROM) 제조방법.
  10. 제7항에 있어서, 상기 BN 산화막은 BN＋확산층 위에는 1,300[Å] 정도로 성장되고, BN＋이온이 주입되지 않은 트렌치의 경사 측면부에는 110[Å] 정도로 성장하도록 하는 열산화공정을 통해 형성되는 것을 특징으로 하는 노아형 마스크 롬(NOR MASK ROM) 제조방법.
  11. 제7항에 있어서, 상기 제2불순물 이온을 주입하는 단계는, 열산화공정을 통해 채널영역 위에 형성된 110[Å] 정도의 BN 산화막을 버퍼막으로 하여 보론이온(B＋)을 9×1011[개/㎤)의 농도로 주입하는 단계로 이루어지는 것을 특징으로 하는 노아형 마스크롬(NOR MASK ROM) 제조방법.
  12. 제7항에 있어서, 상기 제3불순물 이온을 주입하는 단계는, 보론이온(B＋)을 1.2×1014[개/㎤]의 농도로 주입함과 아울러 그 이온이 트렌치의 측면부에 균일하게 주입될 수 있도록 웨이퍼가 틸트(Tilt) 및 회전(Rotation)하는 조건하에서 이루어지는 것을 특징으로 하는 노아형 마스크 롬(NOR MASK ROM) 제조방법.
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