CN115701219A - 一种非易失性存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种非易失性存储器及其制造方法，该非易失性存储器包括衬底、浮栅结构、硅化阻挡层及孔刻蚀阻挡层，其中，浮栅结构位于衬底上，浮栅结构包括自下而上依次堆叠的栅介质层与多晶硅层，并包括位于栅介质层及多晶硅层侧面的侧墙；硅化阻挡层位于衬底上并覆盖浮栅结构，硅化阻挡层的厚度大于35nm；孔刻蚀阻挡层位于衬底上并覆盖硅化物阻挡层。本发明通过增加多晶浮栅与孔刻蚀阻挡层之间的硅化阻挡层的厚度，能够有效地抑制浮栅电荷通过顶部介质的漏电，从而提高非易失性存储器的数据保持时间，数据保持时间可达85度下保持10年。另外，本发明的方案具有工艺复杂度较低、工艺成本较低的优点。
Description
技术领域
本发明属于半导体集成电路技术领域，涉及一种非易失性存储器及其制造方法。
背景技术
基于单层多晶(Poly)的非易失性存储器(NVM)按照可编程次数分为一次可编程(OTP)、有限次可编程(FTP)和多次可编程(MTP)存储器，是采用浮栅(Floating Gate)存储电荷的机制。如图1所示是基于单层多晶的非易失性存储器示意图，包括位线端101、选择端102、控制端103、隧穿端104、浮栅(Floating Gate)105、控制管电容106、选择管107和浮栅晶体管108，浮栅晶体管108的衬底端、源端以及选择管107的衬底端相接到隧穿端104，浮栅晶体管108的漏端与选择管107的源端相连，可以通过热电子(HCI)或F-N隧穿进行编程，通过F-N隧穿进行擦除。
基于单层多晶的非易失性存储器是采用浮栅存储电荷的机制，只需要一层多晶，与标准CMOS工艺兼容。然而采用一般单层多晶的CMOS工艺制造的非易失性存储器，存储在浮栅上的电荷可能会通过浮栅周围介质漏电，其中，除了考虑浮栅底部栅氧的漏电，还要考虑浮栅顶部和侧壁的漏电，特别是浮栅顶部的漏电，浮栅上的电荷可通过电容耦合影响孔刻蚀阻挡层(CESL)的电荷分布，这会影响浮栅上电荷的保持，尤其是反向编码的时候，反向编码效应会加剧浮栅电荷泄漏。浮栅周围介质漏电会影响非易失性存储器的数据保持时间，从而不满足非易失性存储器对数据保持时间的要求。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种非易失性存储器及其制造方法，用于解决基于单层多晶的非易失性存储器中，存储在浮栅上的电荷容易通过浮栅周围介质漏电，影响非易失性存储器的数据保持时间的问题。
为实现上述目的及其他相关目的，本发明提供一种非易失性存储器，包括：
衬底；
浮栅结构，位于所述衬底上，所述浮栅结构包括自下而上依次堆叠的栅介质层与多晶硅层；
硅化阻挡层，位于所述衬底上并覆盖所述浮栅结构，所述硅化阻挡层的厚度大于35nm；
孔刻蚀阻挡层，位于所述衬底上并覆盖所述硅化物阻挡层。
可选地，所述硅化阻挡层的厚度大于100nm。
可选地，所述非易失性存储器包括硅化区域，所述硅化阻挡层围绕于所述硅化区域四周，所述孔刻蚀阻挡层中设有位于所述硅化区域的接触孔，所述接触孔的边界与所述硅化区域四周的所述硅化阻挡层的边界之间的间距大于0.15μm。
可选地，所述硅化阻挡层的材质包括氧化硅，所述孔刻蚀阻挡层的材质包括氮化硅及氮氧化硅中的至少一种。
本发明还提供一种非易失性存储器的制造方法，包括以下步骤：
提供一衬底，形成浮栅结构于所述衬底上，所述浮栅结构包括自下而上依次堆叠的栅介质层与多晶硅层；
对所述衬底进行离子注入以形成位于所述浮栅结构两侧的源区与漏区；
形成硅化阻挡层于所述衬底上，所述硅化阻挡层覆盖所述浮栅结构，所述硅化阻挡层的厚度大于35nm；
刻蚀所述硅化阻挡层以暴露硅化区域的所述衬底；
形成金属硅化物层于所述硅化区域；
形成孔刻蚀阻挡层于所述衬底上，所述孔刻蚀阻挡层覆盖所述硅化物阻挡层。
可选地，所述硅化阻挡层的厚度大于100nm。
可选地，还包括形成接触孔于所述孔刻蚀阻挡层中，所述接触孔的边界与所述硅化区域四周的所述硅化阻挡层的边界之间的间距大于0.15μm。
可选地，所述硅化阻挡层的材质包括氧化硅，所述孔刻蚀阻挡层的材质包括氮化硅及氮氧化硅中的至少一种。
如上所述，本发明的非易失性存储器及其制造方法通过增加多晶浮栅与孔刻蚀阻挡层之间的硅化阻挡层的厚度，能够有效地抑制浮栅电荷通过顶部介质的漏电，从而提高非易失性存储器的数据保持时间，数据保持时间可达85度下保持10年。另外，与通过改变孔刻蚀阻挡层的组成成分来减少存储在浮栅的电荷泄漏的方案相比，本发明的方案具有工艺复杂度较低、工艺成本较低的优点，且不会造成孔刻蚀阻挡层与硅化阻挡层刻蚀选择比降低而影响孔的刻蚀。
附图说明
图1显示为基于单层多晶的非易失性存储器的示意图。
图2显示为一种采用CMOS工艺制作的浮栅及其周围介质层结构。
图3显示为另一种浮栅及其周围介质层结构。
图4显示为一实施例中的非易失性存储器的浮栅及其周围介质层结构。
图5显示为一实施例中的非易失性存储器的存储单元的有源区、浮栅和硅化阻挡层的一种版图示意图。
图6显示为一实施例中的非易失性存储器的存储单元的有源区、硅化阻挡层及接触孔的一种版图示意图。
图7显示为一实施例中的非易失性存储器的制造方法的工艺流程图。
元件标号说明
101 线端
102 选择端
103 控制端
104 隧穿端
105 浮栅
106 控制管电容
107 选择管
108 浮栅晶体管
201、301 硅衬底
202、302 栅氧
203、303 多晶硅
204、304 侧墙
205、305 氧化层
206、306 孔刻蚀阻挡层
401 衬底
402 栅介质层
403 多晶硅层
404 侧墙
405 硅化阻挡层
406 孔刻蚀阻挡层
407 有源区
408 浮栅
409 接触孔
D1 横向间距
D2 纵向间距
S1～S6 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2所示，显示为一种采用CMOS工艺制作的浮栅及其周围介质层结构，包括，其中，侧墙204通常是氧化层、氮化硅和氧化层的三明治结构，所述孔刻蚀阻挡层206的材质采用氮化硅。多晶被绝缘介质包围形成浮栅，由于浮栅周围介质层存在缺陷，存储在浮栅中的电荷可能通过周围的介质层漏电，而对于非易失性存储器来说，即使是比较微弱的漏电，也会影响非易失性存储器的数据保持时间。对于CMOS工艺，浮栅底部的通过热生长的栅氧通常质量比较高，但是浮栅顶部的介质层缺陷密度相对较高，特别是孔刻蚀阻挡层，由于其采用氮化硅材质，缺陷密度高，浮栅电荷可能通过顶部的介质而漏电。
如图3所示，显示为另一种浮栅及其周围介质层结构，包括硅衬底301、栅氧302、多晶硅303、侧墙304、氧化层305及孔刻蚀阻挡层306，其中，所述氧化层305的厚度较薄，只有几十纳米，典型值为35纳米，所述孔刻蚀阻挡层306为氮氧化硅或氮氧化硅与氮化硅的复合结构。通过调整孔刻蚀阻挡层的组成成分，将孔刻蚀阻挡层的材质由氮化硅调整为氮氧化硅或氮氧化硅与氮化硅的复合结构，可以降低孔刻蚀阻挡层的缺陷密度，减少浮栅电荷的泄漏。但是这种方法中，需要有效的控制缺陷密度，缺陷密度低于一定水平才能将存储在浮栅的电荷泄漏控制在满足要求的范围，而通过调整孔刻蚀阻挡层的组成成分来控制缺陷的工艺较为复杂，增加了工艺成本；且调整孔刻蚀阻挡层的组成成分，对孔刻蚀阻挡层层与氧化层的蚀刻比有影响，这会影响孔的刻蚀。
因此，本发明还提供一种新的方案来减少存储在浮栅的电荷泄漏，以改善非易失性存储器的数据保持时间。下面通过具体的实施例来说明本发明的技术方案。
实施例一
本实施例中提供一种非易失性存储器，请参阅图4，显示为该非易失性存储器的浮栅及其周围介质层结构，包括衬底401、浮栅结构、硅化阻挡层405及孔刻蚀阻挡层406，其中，所述浮栅结构位于所述衬底401上，所述浮栅结构401包括自下而上依次堆叠的栅介质层402与多晶硅层403；所述硅化阻挡层403位于所述衬底401上并覆盖所述浮栅结构，所述硅化阻挡层403的厚度大于35nm；所述孔刻蚀阻挡层406位于所述衬底401上并覆盖所述硅化物阻挡层403。
作为示例，所述浮栅结构401还包括位于所述栅介质层402及所述多晶硅层403侧面的侧墙404。
作为示例，请参阅图5，显示为所述非易失性存储器的存储单元的有源区407、浮栅408和硅化阻挡层405的一种版图示意图，其中，非易失性存储器的浮栅被所述硅化阻挡层405包覆。
作为示例，所述衬底401包括但不限于硅、锗、锗硅、III-V化合物、SOI(绝缘体上硅)等常用半导体衬底，所述硅化阻挡层405的材质选用氧化硅，所述孔刻蚀阻挡层406的材质选用氮化硅，所述侧墙404选用ONO复合结构，即氧化硅-氮化硅-氧化硅复合结构。
具体的，通常的硅化阻挡层的厚度在几十纳米的厚度范围内，典型值为35nm，而本发明中，所述浮栅结构与所述孔刻蚀阻挡层406之间的所述硅化阻挡层403的厚度较厚，而本发明中，所述硅化阻挡层403的厚度显著增加了，厚度可大于100nm，例如，所述硅化阻挡层403的厚度可选自105nm、110nm、115nm、120nm、125nm及130nm中的一种，优选为120nm。显著增加的硅化阻挡层可以有效地抑制浮栅电荷通过顶部介质的漏电，从而提高非易失性存储器的数据保持时间，数据保持时间可达85度下保持10年。另外，与通过改变孔刻蚀阻挡层的组成成分来减少存储在浮栅的电荷泄漏的方案相比，本发明的方案具有工艺复杂度较低、工艺成本较低的优点，且不会造成孔刻蚀阻挡层与硅化阻挡层刻蚀选择比降低而影响孔的刻蚀。
当然，在另一实施例中，所述孔刻蚀阻挡层的材质也可选用氮氧化硅，或选用氮氧化硅与氮化硅的复合结构。由于增厚的硅化阻挡层已经改善了浮栅电荷的泄露，对于所述孔刻蚀阻挡层的缺陷密度控制的要求可以降低，相对于仅通过改变孔刻蚀阻挡层的组成成分来减少存储在浮栅的电荷泄漏的方案，本发明将增加多晶浮栅与孔刻蚀阻挡层之间的硅化阻挡层的厚度的方案与调整孔刻蚀阻挡层组成成分的方案同时使用仍然具有较低的工艺难度。
然而增加硅化物阻挡层的厚度来改善器件的数据保持性能，虽然不涉及改变孔刻蚀阻挡层的组成成分，不会影响孔刻蚀阻挡层层与氧化层的蚀刻比。这虽降低了工艺难度，但却带来了一个新的技术难题：因为硅化物阻挡层的厚度增加使得控制孔刻蚀难以精确，容易出现孔刻蚀不足，而孔刻蚀不足可直接导致器件失效。作为示例，请参阅图6，显示为所述非易失性存储器的存储单元的有源区407、硅化阻挡层405及接触孔409的一种版图示意图，其中，所述非易失性存储器包括硅化区域，所述硅化阻挡层406围绕于所述硅化区域四周，所述接触孔409位于所述孔刻蚀阻挡层中并位于所述硅化区域。通常，接触孔的边界到硅化阻挡层的边界之间的间距设置为0.15μm，本发明中为了避免因硅化阻挡层厚度的增加导致接触孔刻蚀不满足要求而带来的孔接触问题，可进一步设置所述接触孔409的边界与所述硅化区域四周的所述硅化阻挡层406的边界之间的间距大于0.15μm，其中，图6中示出了横向间距D1及纵向间距D2，横向间距D1与纵向间距D2可设置为相同的数值，也可设置为不同的数值，但均大于0.15μm。需要指出的是，增加的间距可根据具体的刻蚀工艺进行调整，只要满足增加的间距能够使得孔刻蚀充分且不过分过刻蚀即可。本实施例中，所述接触孔409的边界与所述硅化区域四周的所述硅化阻挡层406的边界之间的间距可选自0.18μm、0.19μm、0.2μm、0.21μm及0.22μm中的一种，优选为0.2μm。从而确保在避免出现孔刻蚀不足的前提下，有效改善器件的数据保持性能。
实施例二
本实施例中提供一种非易失性存储器的制造方法，请参阅图7，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一衬底，形成浮栅结构于所述衬底上，所述浮栅结构包括自下而上依次堆叠的栅介质层与多晶硅层；
S2：对所述衬底进行离子注入以形成位于所述浮栅结构两侧的源区与漏区；
S3：形成硅化阻挡层于所述衬底上，所述硅化阻挡层覆盖所述浮栅结构，所述硅化阻挡层的厚度大于35nm；
S4：刻蚀所述硅化阻挡层以暴露硅化区域的所述衬底；
S5：形成金属硅化物层于所述硅化区域；
S6：形成孔刻蚀阻挡层于所述衬底上，所述孔刻蚀阻挡层覆盖所述硅化物阻挡层。
具体的，在所述步骤S1中，形成所述浮栅结构包括以下步骤：采用化学气相沉积、物理气相沉积或其它合适的方法依次淀积栅介质层及多晶硅层，并采用干法刻蚀和/或湿法刻蚀图形化所述多晶硅层及所述栅介质层以得到所需形状的栅极结构。本实施例中，还进一步进行侧墙介质的淀积与刻蚀，得到位于所述栅介质层及所述多晶硅层侧面两侧的侧墙。
在所述步骤S4中，由于所述硅化阻挡层的厚度变化，针对所述硅化阻挡层的刻蚀菜单也需做相应调整，增加相应厚度的刻蚀量以暴露出所述衬底。
作为示例，所述硅化阻挡层的厚度大于100nm，例如所述硅化阻挡层的厚度可选自105nm、110nm、115nm、120nm、125nm及130nm中的一种。
作为示例，还包括形成接触孔于所述孔刻蚀阻挡层中的步骤，本发明中为了避免因硅化阻挡层厚度的增加导致接触孔刻蚀不满足要求而带来的孔接触问题，可进一步设置所述接触孔的边界与所述硅化区域四周的所述硅化阻挡层的边界之间的间距大于常规间距，例如大于0.15μm。需要指出的是，增加的间距可根据具体的刻蚀工艺进行调整，只要满足增加的间距能够使得孔刻蚀充分且不过分过刻蚀即可。本实施例中，所述接触孔与所述硅化区域四周的所述硅化阻挡层之间的间距可选自0.18μm、0.19μm、0.2μm、0.21μm及0.22μm中的一种。从而确保在避免出现孔刻蚀不足的前提下，有效改善器件的数据保持性能。
作为示例，所述硅化阻挡层的材质包括氧化硅，所述孔刻蚀阻挡层的材质包括氮化硅及氮氧化硅中的至少一种。
本实施例的非易失性存储器的制造方法通过增加多晶浮栅与孔刻蚀阻挡层之间的硅化阻挡层的厚度来抑制浮栅电荷通过顶部介质的漏电，只需增加沉积时间以增加硅化阻挡层的厚度，并在定义硅化区域时增加硅化阻挡层的刻蚀量即可，具有工艺复杂度较低、工艺成本较低的优点。此外，增加多晶浮栅与孔刻蚀阻挡层之间的硅化阻挡层的厚度的方案也可以与调整孔刻蚀阻挡层组成成分的方案同时使用，以达到更好的抑制浮栅电荷通过顶部介质漏电的效果。
综上所述，本发明的非易失性存储器及其制造方法通过增加多晶浮栅与孔刻蚀阻挡层之间的硅化阻挡层的厚度，能够有效地抑制浮栅电荷通过顶部介质的漏电，从而提高非易失性存储器的数据保持时间，数据保持时间可达85度下保持10年。另外，与通过改变孔刻蚀阻挡层的组成成分来减少存储在浮栅的电荷泄漏的方案相比，本发明的方案具有工艺复杂度较低、工艺成本较低的优点，且不会造成孔刻蚀阻挡层与硅化阻挡层刻蚀选择比降低而影响孔的刻蚀。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种非易失性存储器，其特征在于，包括：
衬底；
浮栅结构，位于所述衬底上，所述浮栅结构包括自下而上依次堆叠的栅介质层与多晶硅层；
硅化阻挡层，位于所述衬底上并覆盖所述浮栅结构，所述硅化阻挡层的厚度大于35nm；
孔刻蚀阻挡层，位于所述衬底上并覆盖所述硅化物阻挡层。
2.根据权利要求1所述的非易失性存储器，其特征在于：所述硅化阻挡层的厚度大于100nm。
3.根据权利要求2所述的非易失性存储器，其特征在于：所述硅化阻挡层的厚度选自105nm、110nm、115nm、120nm、125nm及130nm中的一种。
4.根据权利要求1所述的非易失性存储器，其特征在于：所述非易失性存储器包括硅化区域，所述硅化阻挡层围绕于所述硅化区域四周，所述孔刻蚀阻挡层中设有位于所述硅化区域的接触孔，所述接触孔的边界与所述硅化区域四周的所述硅化阻挡层的边界之间的间距大于0.15μm。
5.根据权利要求4所述的非易失性存储器，其特征在于：所述接触孔与所述硅化区域四周的所述硅化阻挡层之间的间距选自0.18μm、0.19μm、0.2μm、0.21μm及0.22μm中的一种。
6.根据权利要求1所述的非易失性存储器，其特征在于：所述硅化阻挡层的材质包括氧化硅，所述孔刻蚀阻挡层的材质包括氮化硅及氮氧化硅中的至少一种。
7.一种非易失性存储器的制造方法，其特征在于，包括以下步骤：
提供一衬底，形成浮栅结构于所述衬底上，所述浮栅结构包括自下而上依次堆叠的栅介质层与多晶硅层；
对所述衬底进行离子注入以形成位于所述浮栅结构两侧的源区与漏区；
形成硅化阻挡层于所述衬底上，所述硅化阻挡层覆盖所述浮栅结构，所述硅化阻挡层的厚度大于35nm；
刻蚀所述硅化阻挡层以暴露硅化区域的所述衬底；
形成金属硅化物层于所述硅化区域；
形成孔刻蚀阻挡层于所述衬底上，所述孔刻蚀阻挡层覆盖所述硅化物阻挡层。
8.根据权利要求7所述的非易失性存储器的制造方法，其特征在于：所述硅化阻挡层的厚度大于100nm。
9.根据权利要求7所述的非易失性存储器的制造方法，其特征在于：还包括形成接触孔于所述孔刻蚀阻挡层中，所述接触孔的边界与所述硅化区域四周的所述硅化阻挡层的边界之间的间距大于0.15μm。
10.根据权利要求7所述的非易失性存储器的制造方法，其特征在于：所述硅化阻挡层的材质包括氧化硅，所述孔刻蚀阻挡层的材质包括氮化硅及氮氧化硅中的至少一种。
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