DE102016121733A1 - Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung - Google Patents

Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung Download PDF

Info

Publication number
DE102016121733A1
DE102016121733A1 DE102016121733.6A DE102016121733A DE102016121733A1 DE 102016121733 A1 DE102016121733 A1 DE 102016121733A1 DE 102016121733 A DE102016121733 A DE 102016121733A DE 102016121733 A1 DE102016121733 A1 DE 102016121733A1
Authority
DE
Germany
Prior art keywords
film
area
layer
planned
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102016121733.6A
Other languages
English (en)
Inventor
Katsutoshi NARITA
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Publication of DE102016121733A1 publication Critical patent/DE102016121733A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)

Abstract

Ein Herstellungsverfahren einer Halbleitervorrichtung (10) umfasst: ein Ausbilden einer Markierung (50) auf einer Oberfläche (70a) eines Halbleiterwafers (70), wobei zumindest ein Teil der Markierung (50) in einem geplanten Peripheriebereich (76) angeordnet ist, wobei der geplante Peripheriebereich (76) um einen jeweiligen geplanten Elementbereich (78) herum angeordnet ist, in dem ein Halbleiterelement auszubilden ist; ein Ausbilden des Halbleiterelements in dem geplanten Elementbereich (78) unter Verwendung der Markierung (50); ein Ausbilden einer filmartigen Schicht (20, 14, 16), die sich über einen Bereich erstreckt, der den geplanten Elementbereich (78) oder den geplanten Peripheriebereich (76) in der Oberfläche (70a) umfasst, um zumindest einen Teil der Markierung (50) mit der filmartigen Schicht zu bedecken, nach einem Ausbilden des Halbleiterelements; und, nach einem Ausbilden der filmartigen Schicht (20), ein Schneiden des Halbleiterwafers (70) entlang eines Dicing-Bereichs (74), wobei der Dicing-Bereich (74) um den geplanten Peripheriebereich (76) herum angeordnet ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung betrifft eine Halbleitervorrichtung und ein Herstellungsverfahren einer Halbleitervorrichtung.
  • 2. Beschreibung des verwandten Standes der Technik
  • Bei der Herstellung von Halbleitervorrichtungen wird, nachdem mehrere Halbleitervorrichtungen einstückig bzw. integral in einem einzelnen Halbleiterwafer ausgebildet worden sind, der Halbleiterwafer entlang eines Trennschleifbereichs bzw. Dicing-Bereichs geschnitten, um die mehreren Halbleitervorrichtungen in einzelnen Stücken aus dem einzelnen Halbleiterwafer zu trennen. Üblicherweise werden Ausrichtungsmarkierungen und andere Markierungen in einem Dicing-Bereich angewendet. Die Markierungen dieses Typs sind konfiguriert, optisch lesbar zu sein, wobei sie in einer Verarbeitung zur Ausbildung von Halbleiterelementen in dem einzelnen Halbleiterwafer verwendet werden. Beispielsweise sind die Ausrichtungsmarkierungen Markierungen, die als eine Positionierungsreferenz verwendet werden, wobei auf der Grundlage der Positionen der gelesenen Ausrichtungsmarkierungen eine Bearbeitungsvorrichtung (beispielsweise eine Belichtungsmaske) in Bezug auf den Halbleiterwafer positioniert wird. In der japanischen Patentanmeldung Nr. JP 2014-126414 A ist ein Herstellungsverfahren von Halbleitervorrichtungen beschrieben, das Ausrichtungsmarkierungen verwendet.
  • KURZZUSAMMENFASSUNG DER ERFINDUNG
  • Bei einem Trennschleifen bzw. Dicing wird üblicherweise eine Trennschleifklinge bzw. Dicing-Klinge verwendet. Ein Schneiden eines Halbleiterwafers mit einer Dicing-Klinge kann ein Absplittern und Brüche bei geschnittenen Oberflächen des Halbleiterwafers (das heißt äußeren Umfangsoberflächen von Halbleitersubstraten, die in einzelne Teile getrennt sind) verursachen. Insbesondere kommt, wenn Markierungen in dem Trennschleifbereich bzw. Dicing-Bereich vorhanden sind, die Dicing-Klinge in Kontakt mit den Markierungen, sodass geschnittene Stücke der Markierungen ein Blockieren bzw. ein Verschmutzen der Dicing-Klinge verursachen können. Dementsprechend wird eine hohe Belastung an das Halbleitersubstrat in der Nähe der Markierungen aufgebracht, wobei Bruchstellen bei dem Halbleitersubstrat bei dieser Position verursacht werden können. Derartige Bruchstellen des Halbleitersubstrats werden nachstehend als von den Markierungen herrührende Bruchstellen bezeichnet. Ein Auftreten der von den Markierungen herrührenden Bruchstellen hat wahrscheinlich ein Herunterfallen der Markierungen von dem Halbleitersubstrat in nachfolgenden Verarbeitungen zur Folge, wobei die Markierungen, die heruntergefallen sind, große Fremdkörper werden, die Mängel bzw. Fehler verursachen können.
  • Die Erfindung stellt eine Technik zur Verhinderung, dass Markierungen sich von einem Halbleitersubstrat in nachfolgenden Verarbeitungen lösen, auch wenn von den Markierungen herrührende Bruchstellen bei einem Trennschleifen bzw. Dicing verursacht werden, bereit, wodurch eine Erzeugung von großen Fremdkörpern aufgrund des Herunterfallens der Markierungen verhindert wird.
  • Eine erste Ausgestaltung der vorliegenden Erfindung stellt ein Herstellungsverfahren einer Halbleitervorrichtung bereit. Ein Herstellungsverfahren einer Halbleitervorrichtung gemäß der ersten Ausgestaltung umfasst: ein Ausbilden einer Markierung auf einer Oberfläche eines Halbleiterwafers, wobei die Markierung ein Material umfasst, das von einem Material des Halbleiterwafers unterschiedlich ist, wobei zumindest ein Teil der Markierung in einem Bereich angeordnet ist, der in einem geplanten Peripheriebereich in der Oberfläche angeordnet ist, wobei der geplante Peripheriebereich um einen jeweiligen geplanten Elementbereich herum, in dem ein Halbleiterelement auszubilden ist, angeordnet ist; nach einer Ausbildung der Markierung ein Ausbilden des Halbleiterelements in dem geplanten Elementbereich unter Verwendung der Markierung; nach einer Ausbildung des Halbleiters ein Ausbilden einer filmartigen Schicht, die sich über einen Bereich erstreckt, der den geplanten Elementbereich oder den geplanten Peripheriebereich in der Oberfläche bedeckt, um zumindest einen Teil der Markierung mit der filmartigen Schicht zu bedecken; und nach der Ausbildung der filmartigen Schicht ein Schneiden des Halbleiterwafers entlang eines Dicing-Bereichs, wobei der Dicing-Bereich um den geplanten Peripheriebereich herum angeordnet ist.
  • In dem vorstehend genannten Herstellungsverfahren werden vor dem Dicing die Markierungen mit einer filmartigen Schutzschicht oder einer filmartigen Elektrodenschicht bedeckt. Dementsprechend wird, auch wenn eine von der Markierung herrührende Bruchstelle bei dem Dicing verursacht wird, diese Markierung durch die filmartige Schutzschicht festgehalten, wodurch verhindert wird, dass die Markierung von einem Halbleitersubstrat abgeht. Es ist unwahrscheinlicher, dass eine Bruchstelle bei einem Harzmaterial oder einem metallischen Material verursacht wird, als bei einem Halbleitermaterial, das das Halbleitersubstrat konfiguriert. Dementsprechend ist es schwierig anzunehmen, auch wenn die von der Markierung herrührende Bruchstelle bei dem Halbleitersubstrat verursacht wird, dass diese Bruchstelle zu der filmartigen Schutzschicht oder der filmartigen metallischen Schicht voranschreitet und entlang der filmartigen Schutzschicht oder der filmartigen Elektrodenschicht abgeht. Hierdurch wird, auch wenn die von der Markierung herrührende Bruchstelle bei dem Dicing verursacht wird, verhindert, dass eine jeweilige Markierung von dem Halbleitersubstrat abgeht, um in nachfolgenden Verarbeitungen große Fremdkörper zu werden.
  • In der ersten Ausgestaltung kann ein Schneiden des Halbleiterwafers ein Spezifizieren einer Position, bei der das Halbleiterelement angeordnet wird, auf der Grundlage der Markierung umfassen.
  • In der ersten Ausgestaltung kann ein Ausbilden der filmartigen Schicht ein Ausbilden der filmartigen Schicht über den Bereich umfassen, der sich von dem geplanten Elementbereich in den geplanten Peripheriebereich erstreckt.
  • In der ersten Ausgestaltung kann die filmartige Schicht zumindest eine aus einer filmartigen Schutzschicht, die aus einem Harzmaterial ausgebildet ist, und einer filmartigen Elektrodenschicht umfassen, die aus einem metallischen Material ausgebildet ist.
  • In der ersten Ausgestaltung kann bei der Ausbildung der filmartigen Schicht zumindest die filmartige Schutzschicht ausgebildet werden.
  • In der vorstehend genannten Ausgestaltung kann das Ausbilden der filmartigen Schicht umfassen: ein Ausbilden einer filmartigen Schicht des Harzmaterials, wobei die filmartige Schicht des Harzmaterials die filmartige Schutzschicht bildet, über einen Bereich, der sich von dem geplanten Elementbereich, dem geplanten Peripheriebereich durch den Dicing-Bereich in der Oberfläche des Halbleiterwafers erstreckt; und ein Entfernen eines Teils der filmartigen Schicht des Harzmaterials, der in dem Dicing-Bereich angeordnet ist, nachdem die filmartige Schicht des Harzmaterials ausgebildet worden ist.
  • In der ersten Ausgestaltung kann das Harzmaterial Polyimid sein.
  • Das Herstellungsverfahren gemäß der ersten Ausgestaltung kann vor einer Ausbildung der Markierung eine Bestimmung des geplanten Elementbereichs, des geplanten Peripheriebereichs und des Dicing-Bereichs in dem Halbleiterwafer umfassen.
  • Eine zweite Ausgestaltung der vorliegenden Erfindung stellt eine Halbleitervorrichtung bereit. Die Halbleitervorrichtung gemäß der zweiten Ausgestaltung umfasst: ein Halbleitersubstrat, das einen Elementbereich, in dem ein Halbleiterelement ausgebildet ist, und einen Peripheriebereich umfasst, der um den Elementbereich herum angeordnet ist; eine Markierung, die in einem Bereich angeordnet ist, der in dem Peripheriebereich in einer Oberfläche des Halbleitersubstrats angeordnet ist, wobei die Markierung ein Material umfasst, das von einem Material des Halbleitersubstrats unterschiedlich ist; und eine filmartige Schicht, die sich in einem Bereich erstreckt, der den Peripheriebereich in der Oberfläche umfasst, um zumindest einen Teil der Markierung zu bedecken.
  • In der Halbleitervorrichtung gemäß der zweiten Ausgestaltung wird jede Markierung, die in dem Peripheriebereich angeordnet ist, mit der filmartigen Schutzschicht oder der filmartigen Elektrodenschicht bedeckt. Gemäß dieser Konfiguration wird, auch wenn die von der Markierung herrührende Bruchstelle bei dem Halbleitersubstrat in dem Dicing verursacht wird, verhindert, dass die Markierung von dem Halbleitersubstrat abgeht. Hierdurch ist es bei einem Herstellungsverfahren eines Produkts, das die Halbleitervorrichtung verwendet, möglich zu verhindern, dass eine jeweilige Markierung von dem Halbleitersubstrat abgeht, um beispielsweise zu großen Fremdkörpern zu werden.
  • In der zweiten Ausgestaltung kann die filmartige Schicht über einem Bereich angeordnet sein, der sich von dem Elementbereich in den Peripheriebereich in der Oberfläche erstreckt.
  • In der zweiten Ausgestaltung kann die filmartige Schicht aus einem Harzmaterial hergestellt sein.
  • In der vorstehend genannten Ausgestaltung kann die filmartige Schicht aus Polyimid hergestellt sein.
  • In der zweiten Ausgestaltung kann die filmartige Schicht eine filmartige Elektrodenschicht sein, die aus einem metallischen Material hergestellt ist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Merkmale, Vorteile sowie eine technische und industrielle Bedeutung beispielhafter Ausführungsbeispiele der Erfindung werden nachstehend unter Bezugnahme auf die beigefügte Zeichnung beschrieben, in der gleiche Bezugszeichen gleiche Elemente bezeichnen. Es zeigen:
  • 1 eine Draufsicht einer Halbleitervorrichtung 10 gemäß einem Ausführungsbeispiel;
  • 2 eine Schnittdarstellung, die entlang einer Linie II-II in 1 entnommen ist;
  • 3 eine vergrößerte Darstellung eines Teils III in 2;
  • 4 eine vergrößerte Darstellung eines Teils IV in 2;
  • 5 eine Zeichnung, die schematisch zeigt, dass eine große Bruchstelle C bei einem Halbleitersubstrat 12 der Halbleitervorrichtung 10 verursacht wird;
  • 6 eine Zeichnung, die schematisch zeigt, dass eine kleine Bruchstelle C bei einem Halbleitersubstrat 12 der Halbleitervorrichtung 10 verursacht wird;
  • 7 eine Zeichnung mit Bezug auf eine bestimmte Verarbeitung, die schematisch geplante Elementbereiche 78, geplante Peripheriebereiche 76 und einen Dicing-Bereich 74 zeigt, die in einem Halbleiterwafer 70 bestimmt sind, wobei zur Klarstellung der Veranschaulichung weniger geplante Elementbereiche 78 als in Wirklichkeit gezeigt sind;
  • 8 eine vergrößerte Darstellung eines Teils VIII in 7;
  • 9 eine Zeichnung in Bezug auf eine Markierungsausbildungsverarbeitung, wobei Markierungen 50 gezeigt sind, die in dem geplanten Peripheriebereich 76 des Halbleiterwafers 70 ausgebildet werden;
  • 10 eine Schnittdarstellung, die entlang einer Linie X-X in 9 entnommen ist;
  • 11 eine Zeichnung mit Bezug auf eine Elementausbildungsverarbeitung, die schematisch zeigt, dass die Markierungen 50 ausgelesen werden und Halbleiterelemente in dem geplanten Elementbereich 78 ausgebildet werden;
  • 12 eine Zeichnung mit Bezug auf eine Filmartige-Schicht-Ausbildungsverarbeitung, die eine filmartige Schicht 19 aus einem filmartigen Schutzschichtmaterial zeigt, das auf einer oberen Oberfläche 70a des Halbleiterwafers 70 ausgebildet wird;
  • 13 eine Zeichnung mit Bezug auf eine Entfernungsverarbeitung, die zeigt, dass die filmartige Schicht 19 aus dem filmartigen Schutzschichtmaterial (das heißt eine ausgebildete filmartige Schutzschicht 20), von der ein Teil auf dem Dicing-Bereich 74 angeordnet ist, entfernt wird;
  • 14 eine Zeichnung mit Bezug auf eine Dicing-Verarbeitung, die zeigt, dass der Halbleiterwafer 70 entlang des Dicing-Bereichs 74 geschnitten wird (das heißt die Halbleitervorrichtungen 10 werden in einzelne Stücke getrennt);
  • 15 eine Zeichnung, die einen Hauptteil einer Halbleitervorrichtung 110 eines anderen Ausführungsbeispiels zeigt; und
  • 16 eine Zeichnung, die einen Hauptteil einer Halbleitervorrichtung 210 eines anderen Ausführungsbeispiels zeigt.
  • Ausführliche Beschreibung der Ausführungsbeispiele
  • Mit Bezug auf die Zeichnung wird eine Halbleitervorrichtung 10 gemäß einem Ausführungsbeispiel beschrieben. Die Halbleitervorrichtung 10 ist ein Typ einer Leistungshalbleitervorrichtung und wird für eine elektrische Leistungszufuhrschaltung verwendet, durch die beispielsweise ein Strom zu einer Last, wie beispielsweise einem Motor, fließt. Wie es in 1 und 2 gezeigt ist, umfasst die Halbleitervorrichtung 10 ein Halbleitersubstrat 12, eine obere Oberflächenelektrode 18, eine filmartige Schutzschicht 20 und eine untere Oberflächenelektrode 26. Die obere Oberflächenelektrode 18 und die filmartige Schutzschicht 20 sind auf einer Seite einer oberen Oberfläche 12a (nachstehend als eine obere Substratoberfläche 12a bezeichnet) des Halbleitersubstrats 12 angeordnet. Die untere Oberflächenelektrode 26 ist auf einer Seite einer unteren Oberfläche 12b (nachstehend als eine untere Substratoberfläche 12b bezeichnet) des Halbleitersubstrats 12 angeordnet. Obwohl es in der Zeichnung nicht gezeigt ist, sind mehrere Signalplättchen bzw. Signalpads, die ein Gateplättchen bzw. Gatepad umfassen, auf der Seite der oberen Substratoberfläche 12a bereitgestellt. Es ist anzumerken, dass die obere Substratoberfläche 12a und die untere Substratoberfläche 12b formuliert sind, um zum Zwecke der Beschreibung zwei Oberflächen auf entgegengesetzten Seiten in dem Halbleitersubstrat 12 zu unterscheiden. Somit sind die obere Substratoberfläche 12a und die untere Substratoberfläche 12b, auf die nachstehend Bezug genommen wird, nicht immer eine obere Oberfläche und eine untere Oberfläche der Halbleitervorrichtung 10 in der vertikalen Richtung, wenn die Halbleitervorrichtung 10 verwendet wird.
  • Das Halbleitersubstrat 12 ist ein Substrat, das ein Halbleitermaterial umfasst, wobei es unter Verwendung von Silizium (Si) oder Siliziumcarbid (SiC) konfiguriert sein kann. Das Halbleitersubstrat 12 umfasst einen Elementbereich 8 und einen Peripheriebereich 6. Der Elementbereich 8 ist ein Bereich, in dem mehrere Halbleiterelemente ausgebildet werden, wobei hauptsächlich Strom zwischen der oberen Oberflächenelektrode 18 und der unteren Oberflächenelektrode 26 fließt. Zusätzlich zu dem Bereich, in dem der Strom zwischen der oberen Oberflächenelektrode 18 und der unteren Oberflächenelektrode 26 fließt (Hauptbereich), kann der Elementbereich 8 ebenso eine Elementbeschädigungsnachweisstruktur aufweisen, die um den Hauptbereich herum bereitgestellt ist. Der Peripheriebereich 6 ist ein Bereich, der bei einem Umfang bzw. einer Peripherie des Elementbereichs 8 angeordnet ist, wobei er zwischen dem Elementbereich 8 und einer äußeren Peripherieoberfläche 12e des Halbleitersubstrats 12 angeordnet ist. Eine gestrichelte Linie A in 1 zeigt eine Position einer Grenzoberfläche zwischen dem Elementbereich 8 und dem Peripheriebereich 6 an. Die Halbleiterelemente, die in dem Elementbereich 8 ausgebildet sind, sind nicht auf spezifische Typen von Halbleiterelementen begrenzt. Diese Halbleiterelemente können Leistungstransistorelemente oder Leistungsdiodenelemente sein, wie beispielsweise IGBTs (Bipolartransistoren mit isolierter Gateelektrode) und MOSFETs (Metaloxidhalbleiter-Feldeffekttransistoren). Die vorstehend genannten Halbleiterelemente können ebenso Kombinationen von Leistungstransistorelementen und Leistungsdiodenelementen sein, wie beispielsweise rückwärts leitende IGBTs (reverse conducting IGBTs).
  • Wie es in 1 bis 3 gezeigt ist, umfasst die obere Oberflächenelektrode 18 eine erste filmartige Elektrodenschicht 14 und eine zweite filmartige Elektrodenschicht 16. Die erste filmartige Elektrodenschicht 14 ist auf der oberen Substratoberfläche 12a bereitgestellt, um elektrisch mit dem Elementbereich 8 verbunden zu werden. Die erste filmartige Elektrodenschicht 14 kann konfiguriert sein, indem ein metallisches Material verwendet wird, wobei ein Beispiel des metallischen Materials Aluminium (Al), eine Aluminiumlegierung, die hauptsächlich Aluminium beinhaltet, oder dergleichen umfassen kann. Die zweite filmartige Elektrodenschicht 16 kann unter Verwendung eines metallischen Materials konfiguriert sein, wobei ein Beispiel des metallischen Materials Nickel (Ni), eine Legierung, die hauptsächlich Nickel beinhaltet, oder dergleichen umfassen kann. Die untere Oberflächenelektrode 26 kann konfiguriert sein, indem ein metallisches Material verwendet wird, wobei ein Beispiel des metallischen Materials eine Aluminiumlegierung oder dergleichen umfassen kann. Wie die obere Oberflächenelektrode 18 kann die untere Oberflächenelektrode 26 mit einer metallischen Schicht aus Nickel oder anderen Elementen bedeckt sein. Die vorstehende Beschreibung ist lediglich ein Beispiel, wobei die Konfigurationen der oberen Oberflächenelektrode 18 und der unteren Oberflächenelektrode 26 nicht auf bestimmte Konfigurationen begrenzt sein können.
  • Die filmartige Schutzschicht 20 umfasst ein Kunststoffmaterial bzw. Harzmaterial (einen hochmolekularen Stoff), der eine elektrische Isolation aufweist. Die filmartige Schutzschicht 20 weist beispielsweise eine Funktion zur Sicherung eines Beschädigungsnachweises der Halbleitervorrichtung 10 und eine Funktion zum Schützen der Halbleitervorrichtung 10 vor einem physikalischen Kontakt auf. Als ein Beispiel ist die filmartige Schutzschicht 20 des vorliegenden Ausführungsbeispiels unter Verwendung von Polyimid konfiguriert. Polyimid weist eine herausragendere Wärmebeständigkeit und eine höhere mechanische Stärke unter Harzmaterialien auf, wobei somit Polyimid als ein Material, das zur Konfigurierung der filmartigen Schutzschicht 20 verwendet wird, hervorragend ist. Die filmartige Schutzschicht 20 ist in einer Rahmenform entlang eines Umfangsrands der oberen Substratoberfläche 12a bereitgestellt. Ein Teil (innerer Teil) der filmartigen Schutzschicht 20 ist auf der ersten filmartigen Elektrodenschicht 14 angeordnet, wobei ein innerer Umfangsrand 21 der filmartigen Schutzschicht 20 eine Öffnung bei der ersten filmartigen Elektrodenschicht 14 definiert. Die erste filmartige Elektrodenschicht 14 ist elektrisch mit der zweiten filmartigen Elektrodenschicht 16 durch die Öffnung verbunden, die durch den inneren Umfangsrand 21 der filmartigen Schutzschicht 20 definiert ist. Die filmartige Schutzschicht 20 ist nicht nur bei dem Elementbereich 8 sondern auch in einem Bereich bereitgestellt, der sich von dem Elementbereich 8 in den Peripheriebereich 6 erstreckt.
  • Wie es in 3 gezeigt ist, ist in der Halbleitervorrichtung 10 gemäß dem vorliegenden Ausführungsbeispiel ein IGBT in dem Elementbereich 8 ausgebildet. Unter Bezugnahme auf 3 wird eine Struktur des Elementbereichs 8 (das heißt eine Struktur des IGBT) beschrieben. Die nachstehend beschriebene Struktur ist lediglich ein Beispiel, wobei es nicht beabsichtigt ist, Strukturen der Halbleiterelemente, die in dem Elementbereich 8 ausgebildet werden, zu begrenzen. Der Elementbereich 8 umfasst einen Kollektorbereich 32, einen Pufferbereich 34, einen Driftbereich 36, einen Körperbereich 38 und einen Emitterbereich 40 in dieser Reihenfolge von der Seite der unteren Substratoberfläche 12b zu der Seite der oberen Substratoberfläche 12a. Mehrere Gräben bzw. Trenches 42 sind in einer Streifenform in der oberen Substratoberfläche 12a in dem Elementbereich 8 ausgebildet, und Gateelektroden 46 sind in den jeweiligen Gräben 42 angeordnet.
  • Der Kollektorbereich 2 ist ein p-Typ-Bereich und ist zu der unteren Substratoberfläche 12b freigelegt. Der Kollektorbereich 2 weist eine ausreichend hohe Störstellenkonzentration auf und ist elektrisch mit der unteren Oberflächenelektrode 26 verbunden. Der Pufferbereich 34 ist ein n-Typ-Bereich und ist zwischen dem Kollektorbereich 32 und dem Driftbereich 36 angeordnet. Der Driftbereich 36 ist ein n-Typ-Bereich und ist zwischen dem Pufferbereich 34 und dem Körperbereich 38 angeordnet. Der Driftbereich 36 weist eine niedrigere Störstellenkonzentration als eine Störstellenkonzentration des Pufferbereichs 34 auf. Der Körperbereich 38 ist ein p-Typ-Bereich und ist zwischen der oberen Substratoberfläche 12a und dem Driftbereich 36 angeordnet. Der Körperbereich 38 weist eine niedrigere Störstellenkonzentration als eine Störstellenkonzentration des Kollektorbereichs 32 auf. Der Körperbereich 38 ist zu der oberen Substratoberfläche 12a freigelegt, wobei eine Störstellenkonzentration in einem zugehörigen freigelegten Oberflächenabschnitt (auch als ein Kontaktbereich bezeichnet) im Wesentlichen so hoch wie die des Kollektorbereichs 32 vergrößert ist. Dementsprechend ist der Körperbereich 38 elektrisch mit der oberen Oberflächenelektrode 18 auf der oberen Substratoberfläche 12a verbunden. Der Emitterbereich 40 ist ein n-Typ-Bereich und ist zu der oberen Substratoberfläche 12a freigelegt. Der Emitterbereich 40 ist von dem Driftbereich 36 durch den Körperbereich 38 unterteilt. Der Emitterbereich 40 weist eine höhere Störstellenkonzentration als eine Störstellenkonzentration des Driftbereichs 36 auf, wobei er elektrisch mit der oberen Oberflächenelektrode 18 auf der oberen Substratoberfläche 12a verbunden ist.
  • Die Gateelektroden 46 umfassen ein elektrisches leitfähiges Material, wobei sie beispielsweise Polysilizium umfassen können. Ein unteres Ende jedes Grabens 42 erreicht den Driftbereich 36. Die jeweiligen Gräben 42 erstrecken sich in einer vertikalen Richtung in der Zeichnung gemäß 3. Eine gateisolierende filmartige Schicht 44 ist zwischen einer inneren Oberfläche jedes Grabens 42 und jeder Gateelektrode 46 bereitgestellt. Die gateisolierende filmartige Schicht 44 ist konfiguriert, indem ein elektrisches isolierendes Material verwendet wird, wobei sie beispielsweise Siliziumoxid (SiO2) umfassen kann. Jede Gateelektrode 46 liegt dem Driftbereich 36, dem Körperbereich 38 und dem Emitterbereich 40 über eine jeweilige gateisolierende filmartige Schicht 44 gegenüber.
  • Zwischenschichtisolierende filmartige Schichten 22 sind auf der oberen Substratoberfläche 12a bereitgestellt. Jede zwischenschichtisolierende filmartige Schicht 22 isoliert elektrisch jede Gateelektrode 46 von der oberen Oberflächenelektrode 18. Jede zwischenschichtisolierende filmartige Schicht 22 ist so bereitgestellt, dass sie einer Öffnung jedes Grabens 42 in einer Art und Weise entspricht, dass sie jede Gateelektrode 46 abdeckt und ein jeweiliges Kontaktloch 24 definiert. Jedes Kontaktloch 24 ist in einem Bereich ausgebildet, in dem keine zwischenschichtisolierende filmartige Schicht 22 vorhanden ist, und legt die obere Substratoberfläche 12a frei, die zwischen zwei benachbarten Gräben 42 angeordnet ist. Hierdurch sind der Körperbereich 38 und der Emitterbereich 40 elektrisch mit der oberen Oberflächenelektrode 18 durch ein jeweiliges Kontaktloch 24 verbunden. Wie es vorstehend beschrieben ist, weist der Elementbereich 8 eine Struktur eines IGBT auf, wobei er in der Lage ist, als ein Leistungstransmitter eines selbstsperrenden Typs bzw. eines Normal-Aus-Typs zu fungieren, der einen Strom, der von der unteren Oberflächenelektrode 26 in Richtung der oberen Oberflächenelektrode 18 fließt, zuführt und abstellt.
  • Unter Bezugnahme auf 4, 5 und 6 wird die Konfiguration des Peripheriebereichs 6 des Halbleitersubstrats 12 beschrieben. Wie es in 4 gezeigt ist, ist zumindest eine Markierung 50 auf der oberen Substratoberfläche 12a in dem Peripheriebereich 6 des Halbleitersubstrats 12 bereitgestellt. Die Markierung 50 umfasst ein Material, das von dem Halbleitersubstrat 12 unterschiedlich ist. Die Markierung ist konfiguriert, zumindest eines aus einer spezifischen Form, einem Muster und einer Farbe aufzuweisen und optisch lesbar zu sein. Die Markierung 50 ist beispielsweise eine Ausrichtungsmarkierung und wird durch ein optisches Gerät (beispielsweise eine Kamera) in der Herstellungsverarbeitung der Halbleitervorrichtung 10 gelesen, wobei eine Bearbeitungsvorrichtung (beispielsweise eine Belichtungsmaske) in Bezug auf den Halbleiterwafer auf der Grundlage der gelesenen Position positioniert wird. Die Markierung 50 ist nicht auf eine Ausrichtungsmarkierung begrenzt und kann verschiedene Markierungen umfassen, die in der Herstellungsverarbeitung der Halbleitervorrichtung 10 verwendet werden. Die Markierung 50 wird in der Herstellungsverarbeitung der Halbleitervorrichtung 10 verwendet und hat keine bestimmte Funktion in der Halbleitervorrichtung 10. Normalerweise können mehrere Markierungen 50 in dem Peripheriebereich 6 des Halbleitersubstrats 12 vorhanden sein. Die Markierungen 50, die in der Halbeitervorrichtung 10 verbleiben, können einige Markierungen umfassen, von denen Teile in einer Trennschleifverarbeitung bzw. Dicing-Verarbeitung beschädigt werden.
  • Wie es in 4 gezeigt ist, ist ein Teil der Markierung 50 mit der filmartigen Schutzschicht 20 bedeckt, die sich von dem Elementbereich 8 erstreckt. Spezifisch ist die filmartige Schutzschicht 20 in einem Bereich angeordnet, der sich von dem Elementbereich 8 in dem Peripheriebereich 6 erstreckt, um den Teil der Markierung 50 zu bedecken. Die filmartige Schutzschicht 20 kann die gesamte Markierung 50 bedecken. Wenn mehrere Markierungen 50 in der Halbleitervorrichtung 10 vorhanden sind, kann sie konfiguriert sein, Markierungen 50, die vollständig mit der filmartigen Schutzschicht 20 bedeckt sind, und Markierungen 50, die teilweise mit der filmartigen Schutzschicht 20 bedeckt sind, zusammen zu vermischen. Zusätzlich ist es nicht erforderlich, alle Markierungen 50 mit der filmartigen Schutzschicht 20 zu bedecken, wobei beispielsweise einige Markierungen 50, die entfernt von der Außenperipherieoberfläche 12e des Halbleitersubstrats 12 angeordnet sind, mit der filmartigen Schutzschicht 20 nicht bedeckt sein können.
  • Obwohl es nachstehend ausführlich beschrieben ist, wird, wie es in 14 gezeigt ist, in der Herstellungsverarbeitung der Halbleitervorrichtungen 10 ein Halbleiterwafer 70, in dem mehrere Halbleitervorrichtungen 10 einstückig bzw. integral ausgebildet sind, in einzelne Stücke in der Dicing-Verarbeitung bzw. Trennschleifverarbeitung geschnitten. In der Dicing-Verarbeitung wird üblicherweise eine Trennschleifklinge bzw. Dicing-Klinge 94 verwendet. Die Dicing-Klinge 94 ist eine scheibenförmige rotierende Klinge, wobei sie eine Struktur aufweist, in der Schleifkörner, wie beispielsweise Diamantschleifkörner, verbunden sind. In der Dicing-Verarbeitung können eine Absplitterung oder Bruchstellen bei der äußeren Umfangsoberfläche 12e des Halbleitersubstrats 12 verursacht werden. Insbesondere kommt, wenn die Markierung 50 in dem Peripheriebereich 6 vorhanden ist, die Dicing-Klinge 94 in Kontakt mit der Markierung 50, wobei geschnittene Stücke der Markierung 50 eine Blockierung bzw. Verschmutzung bei der Dicing-Klinge 94 verursachen können. Dementsprechend wird, wie es in 5 und 6 gezeigt ist, eine hohe Belastung bei dem Halbleitersubstrat 12 in der Nähe der Markierung 50 verursacht, sodass eine Bruchstelle C in dem Halbleitersubstrat 12 bei dieser Position auftreten kann. Nachstehend wird die Bruchstelle C, die in dem Halbleitersubstrat 12 in der Nähe der Markierung 50 verursacht wird, als eine von der Markierung 50 herrührende Bruchstelle C bezeichnet. Wenn die von der Markierung 50 herrührende Bruchstelle C auftritt, kann die Markierung 50 möglicherweise von dem Halbleitersubstrat 12 abgehen, wobei die heruntergefallenen Stücke möglicherweise große Fremdkörper werden können, die Fehler in nachfolgenden Verarbeitungen verursachen.
  • Um das vorstehend beschriebene Problem zu bewältigen ist in der Halbleitervorrichtung 10 gemäß dem vorliegenden Ausführungsbeispiel zumindest ein Teil der Markierung 50 mit der filmartigen Schutzschicht 20 bedeckt. Dementsprechend wird, wie es in 5 gezeigt ist, auch wenn die von der Markierung 50 herrührende Bruchstelle C auftritt, die Markierung 50 durch die filmartige Schutzschicht 20 festgehalten, wodurch verhindert wird, dass die Markierung 50 von dem Halbleitersubstrat 20 abgeht. Insbesondere umfasst die filmartige Schutzschicht 20 ein Harzmaterial, wobei es somit im Vergleich zu dem Halbleitersubstrat 12 unwahrscheinlicher ist, dass eine Bruchstelle verursacht wird. Dies kann auf einige Faktoren zurückgeführt werden, wie beispielsweise eine hervorragende Belastbarkeit eines Harzmaterials im Vergleich zu einem Halbleitermaterial. Somit ist es, auch wenn eine Bruchstelle C in dem Halbleitersubstrat 12 verursacht wird, schwierig anzunehmen, dass diese Bruchstelle C zu der filmartigen Schutzschicht 20 voranschreitet und die Markierung 50 zusammen mit der filmartigen Schutzschicht 20 abgeht. Insbesondere umfasst die filmartige Schutzschicht 20 gemäß dem vorliegenden Ausführungsbeispiel Polyimid, das eine hohe mechanische Stärke (Zugfestigkeit) aufweist. Dementsprechend ist es ferner schwierig anzunehmen, dass die Bruchstelle C zu der filmartigen Schutzschicht 20 voranschreitet. Wie es in 6 gezeigt ist, kann, wenn die von der Markierung 50 herrührende Bruchstelle C relativ klein ist, ein Teil der Markierung 50, der nicht mit der filmartigen Schutzschicht 20 bedeckt ist, von dem Halbleitersubstrat 12 abgehen. Im Vergleich zu dem Fall, in dem die gesamte Markierung 50 abgeht, wird jedoch lediglich ein kleiner Fremdkörper erzeugt, was nur einen kleinen Einfluss auf die nachfolgenden Verarbeitungen verursacht.
  • Mit Bezug auf 7 bis 14 wird das Herstellungsverfahren der Halbleitervorrichtungen 10 beschrieben. In der nachstehenden Beschreibung werden nur wesentliche Verarbeitungen und Behandlungen erklärt. Somit kann das Herstellungsverfahren der Halbleitervorrichtungen 10 eine Verarbeitung oder mehrere Verarbeitungen umfassen, die in der nachstehenden Beschreibung nicht beschrieben sind, wenn es erforderlich ist. Zuerst wird eine Bestimmungsverarbeitung ausgeführt. In dieser Bestimmungsverarbeitung werden, wie es in 7 und 8 gezeigt ist, geplante Elementbereiche 78, geplante Peripheriebereiche 76 und ein Dicing-Bereich 74 in dem Halbleiterwafer 70 bestimmt, die in der Herstellung der Halbleitervorrichtungen 10 verwendet werden. Jeder geplante Elementbereich 78 ist ein Bereich, der der Elementbereich 18 jeder Halbleitervorrichtung 10 sein soll, wobei die Halbleiterelemente darin später ausgebildet werden. Jeder geplante Peripheriebereich 76 ist ein Bereich, der der Peripheriebereich 6 jeder Halbleitervorrichtung 10 werden soll, wobei die Markierung oder die Markierungen 50 darin später bereitgestellt wird/werden. Der Dicing-Bereich 74 ist ein Bereich, der in der nachfolgenden Dicing-Verarbeitung zu schneiden ist, wobei er nicht länger in einer jeweiligen Halbleitervorrichtung 10 vorhanden ist, die ein fertiggestelltes Produkt ist. Jeder geplante Peripheriebereich 76 ist um jeden geplanten Elementbereich 78 angeordnet, wobei der Dicing-Bereich 74 um jeden geplanten Peripheriebereich 76 angeordnet ist. Dies bedeutet, dass der Dicing-Bereich 74 außerhalb jedes geplanten Peripheriebereichs 76 angeordnet ist. Der Dicing-Bereich 74 ist ein Bereich, der sich in einer Gitterform erstreckt, wobei der geplante Elementbereich 78 und der geplante Peripheriebereich 76 beide in einer jeweiligen individuellen Fläche angeordnet sind, der durch den Dicing-Bereich 74 unterteilt wird.
  • Nachfolgend wird der Halbleiterwafer 70 vorbereitet, wobei eine Markierungsausbildungsverarbeitung ausgeführt wird. In dieser Markierungsausbildungsverarbeitung wird/werden, wie es in 9 und 10 gezeigt ist, eine Markierung oder mehrere Markierungen 50 auf einer oberen Oberfläche 70a des Halbleiterwafers 70 ausgebildet. Die Markierungen 50 werden in jedem geplanten Peripheriebereich 76 ausgebildet. Jede Markierung 50 kann verschiedene Formen, Muster und Farben aufweisen, in Abhängigkeit von ihrem Zweck. Das Verfahren zum Ausbilden der Markierungen 50 ist nicht auf ein bestimmtes begrenzt. Obwohl ein Material, das jede Markierung 50 konfiguriert, nicht auf ein bestimmtes begrenzt ist, kann ein Material, wie beispielsweise ein metallisches Material, das von einem Material unterschiedlich ist, das den Halbleiterwafer 70 konfiguriert, beispielsweise verwendet werden. Ein Teil der Markierung 50 kann in dem Dicing-Bereich 74 angeordnet sein. Eine Markierung oder mehrere Markierungen 50 kann/können ebenso auf der oberen Oberfläche 70a angeordnet sein, die in dem Dicing-Bereich 74 angeordnet ist, wenn es erforderlich ist. Obwohl es in der Zeichnung nicht gezeigt ist, können Ausrichtungsmarkierungen und andere Elemente ebenso auf einer unteren Oberfläche 70b des Halbleiterwafers 70 angebracht sein, wenn es erforderlich ist.
  • Nachfolgend wird eine Elementausbildungsverarbeitung ausgeführt. In dieser Elementausbildungsverarbeitung werden, wie es in 11 gezeigt ist, Halbleiterelemente in jedem geplanten Elementbereich 78 des Halbleiterwafers 70 ausgebildet (siehe 3). In dieser Verarbeitung zur Ausbildung der Halbleiterelemente werden eine Ionenimplantierung zum Einbringen leitfähiger Störstellen in jeden geplanten Elementbereich 78, eine Temperbehandlung zur Aktivierung der leitfähigen Störstellen in dem Halbleiterwafer 70, eine Behandlung zur Ausbildung einer zwischenschichtisolierenden filmartigen Schicht 22 auf der oberen Oberfläche 70a des Halbleiterwafers 70 und andere ausgeführt. In der Elementausbildungsverarbeitung werden verschiedene Behandlungen ausgeführt, während eine Markierung oder mehrere Markierungen 50 durch eine optische Vorrichtung 90 ausgelesen wird/werden. Beispielsweise werden in der Ionenimplantierung die mehreren Markierungen 50 (Ausrichtungsmarkierungen) ausgelesen, wobei eine Positionierung einer Belichtungsmaske und anderer Elemente auf der Grundlage der Positionen der Markierungen 50 ausgeführt werden. Eine Gruppe von Pfeilen B, die in 11 gezeigt sind, zeigt schematisch verschiedene Behandlungen an, die bei jedem geplanten Elementbereich 78 angewendet werden, wobei es nicht beabsichtigt ist eine bestimmte Behandlung zu zeigen. Nachfolgend wird die erste filmartige Elektrodenschicht 14 auf der oberen Oberfläche 70a des Halbleiterwafers 70 ausgebildet.
  • Nachfolgend wird eine Filmartige-Schicht-Ausbildungsverarbeitung ausgeführt. In dieser Filmartige-Schicht-Ausbildungsverarbeitung wird, wie es in 12 gezeigt ist, eine filmartige Schicht 19 aus einem Harzmaterial, das die filmartige Schutzschicht 20 konfiguriert (nachstehend als eine filmartige Schutzmaterialschicht 19 bezeichnet), auf der oberen Oberfläche 70a des Halbleiterwafers 70 ausgebildet. Spezifisch wird in dem vorliegenden Ausführungsbeispiel die filmartige Schutzmaterialschicht 19 unter Verwendung von Polyimid ausgebildet. Die filmartige Schutzmaterialschicht 19 wird über einen Bereich ausgebildet, der sich von den geplanten Elementbereichen 78, den geplanten Peripheriebereichen 76 über den Dicing-Bereich 74 erstreckt. Hierdurch werden alle Markierungen 50 vollständig mit der filmartigen Schutzmaterialschicht 19 bedeckt. In diesem Schritt haben alle Markierungen 50 ihre Rolle erfüllt, und keine Markierung 50 wird nachfolgend verwendet.
  • Dann wird eine Entfernungsverarbeitung ausgeführt. In dieser Entfernungsverarbeitung werden, wie es in 13 gezeigt ist, Teile der filmartigen Schutzmaterialschicht 19, die auf dem Dicing-Bereich 74 angeordnet sind, entfernt. Ein Verfahren zum Ausführen der Entfernungsverarbeitung ist nicht auf ein bestimmtes begrenzt. Als ein Beispiel wird eine Maske 92, die Öffnungen 92a bei dem Dicing-Bereich 74 aufweist, ausgebildet, wobei dann ein Nassätzen ausgeführt wird, wodurch die Teile der filmartigen Schutzmaterialschicht 19, die auf dem Dicing-Bereich 74 angeordnet sind, selektiv entfernt werden. Zu dieser Zeit kann ebenso ein Teil der filmartigen Schutzmaterialschicht 19, die auf jedem geplanten Peripheriebereich 74 angeordnet ist, entfernt werden, wobei aber zumindest ein Teil jeder Markierung 50 weiterhin mit der filmartigen Schutzmaterialschicht 19 bedeckt bleibt. In dieser Entfernungsverarbeitung wird ebenso ein Teil der filmartigen Schutzmaterialschicht 19, die auf jedem geplanten Elementbereich 78 angeordnet ist, entfernt, wodurch die filmartige Schutzschicht in einer Rahmenform ausgebildet wird, die einen jeweiligen inneren Umfangsrand 21 aufweist. Spezifisch konfigurieren die Filmartige-Schicht-Ausbildungsverarbeitung und die Entfernungsverarbeitung eine Filmartige-Schutzschicht-Ausbildungsverarbeitung, um die filmartige Schutzschicht 20 jeder Halbleitervorrichtung 10 auszubilden. Nachfolgend wird eine Verarbeitung zum Ausbilden der zweiten filmartigen Elektrodenschicht 16 der oberen Oberflächenelektrode 18 und der unteren Oberflächenelektrode 26 ausgeführt.
  • Nachfolgend wird die Dicing-Verarbeitung ausgeführt. Wie es in 14 gezeigt ist, wird der Halbleiterwafer 70 entlang des Dicing-Bereichs 74 geschnitten, um in einzelne Stücke getrennt zu werden, die die mehreren Halbleitervorrichtungen 10 sind. Wie es vorstehend beschrieben ist, wird in dieser Dicing-Verarbeitung die Dicing-Klinge 94 verwendet, wobei die von der Markierung 50 herrührende Bruchstelle C bei der äußeren Umfangsoberfläche 12e des Halbleitersubstrats 12 verursacht werden kann (siehe 5, 6). Zumindest ein Teil der Markierung 50 ist jedoch mit der filmartigen Schutzschicht 20 bedeckt. Somit wird, auch wenn die von der Markierung 50 herrührende Bruchstelle C auftritt, die Markierung 50 durch die filmartige Schutzschicht 20 festgehalten; folglich wird verhindert, dass die Markierung 50 von dem Halbleitersubstrat 12 in den nachfolgenden Verarbeitungen abgeht.
  • In dem vorstehend beschriebenen Herstellungsverfahren werden, nachdem die Halbleiterelemente unter Verwendung der Markierungen 50 ausgebildet sind, die Markierungen 50 mit der filmartigen Schutzschicht 20 bedeckt. Spezifisch haben zu der Zeit, wenn die Markierungen 50 mit der filmartigen Schutzschicht 20 bedeckt werden, die Markierungen 50 ihre Rolle erfüllt. Dementsprechend wird, auch wenn die Markierungen 50 mit der filmartigen Schutzschicht 20 bedeckt sind, keine weitere Schwierigkeit aufgrund dieses Abdeckens verursacht.
  • In dem vorstehend beschriebenen Herstellungsverfahren sind die Markierungen 50 mit der filmartigen Schutzschicht 20 bedeckt, die ein Konfigurationsbestandteil jeder Halbleitervorrichtung 10 ist. Spezifisch ist kein zusätzlicher Bestandteil erforderlich, um die Markierungen 50 zu bedecken. Somit ist es im Vergleich zu herkömmlichen Herstellungsverfahren lediglich erforderlich, den Bereich eines Ausbildens der filmartigen Schutzschicht 20 zu ändern, wobei somit eine Komplikation der Herstellungsverarbeitung der Halbleitervorrichtungen 10 vermieden wird.
  • In dem vorstehend genannten Herstellungsverfahren ist zumindest ein Teil jeder Markierung 50 in jedem geplanten Peripheriebereich 76 angeordnet, der zwischen jedem geplanten Elementbereich 78 und dem Dicing-Bereich 74 angeordnet ist. Dementsprechend ist es möglich, zumindest einen Teil jeder Markierung 50 mit der filmartigen Schutzschicht 20 zu bedecken, ohne die filmartige Schutzschicht 20 auf dem Dicing-Bereich 74 zu haben. Hierdurch ist es möglich zu verhindern, dass die Dicing-Klinge 94 in Kontakt mit der filmartigen Schutzschicht 20 in der Dicing-Verarbeitung kommt. Es kann angenommen werden, dass, wenn die Dicing-Klinge 94 in Kontakt mit der filmartigen Schutzschicht 20 kommt, ein Verschmutzen bzw. Blockieren bei der Dicing-Klinge 94 verursacht wird, sodass eine Dicing-Leistungsfähigkeit verschlechtert wird (beispielsweise treten häufig ein Absplittern und die Bruchstelle C auf). Gemäß dem vorstehend beschriebenen Herstellungsverfahren ist es jedoch möglich, ein derartiges Problem zu vermeiden.
  • Wie es vorstehend beschrieben ist, sind die spezifischen Beispiele ausführlich beschrieben worden, wobei diese Beispiele lediglich erläuternde Beispiele sind und die Technik, die in der vorliegenden Spezifikation offenbart ist, nicht begrenzen sollen. Beispielsweise ist es nicht erforderlich, die filmartige Schutzschicht 20 in dem Bereich, der sich von jedem geplanten Elementbereich 78 in jeden geplanten Peripheriebereich 76 erstreckt, anzuordnen, solange für jede Markierung 50 verhindert wird, dass sie von dem Halbleitersubstrat 12 abgeht. Anders ausgedrückt kann die filmartige Schutzschicht 20 nur in dem Bereich eines des geplanten Elementbereichs 78 und des geplanten Peripheriebereichs 76 angeordnet sein.
  • Wie es in 15 gezeigt ist, kann in einer Halbleitervorrichtung 110 eines anderen Ausführungsbeispiels zumindest ein Teil jeder Markierung 50, die in dem Peripheriebereich 6 angeordnet ist, mit der ersten filmartigen Elektrodenschicht 14 anstelle der filmartigen Schutzschicht 20 bedeckt sein. Die erste filmartige Elektrodenschicht 14 ist über dem Bereich angeordnet, der sich von dem Elementbereich 8 in den Peripheriebereich 6 in der oberen Substratoberfläche 12a des Halbleitersubstrats 12 erstreckt, um zumindest einen Teil jeder Markierung 50 zu bedecken. Da die erste filmartige Elektrodenschicht 14 ein metallisches Material umfasst, ist es im Vergleich mit dem Halbleitersubstrat 12 unwahrscheinlicher, dass Bruchstellen verursacht werden. Dies kann auf einige Faktoren zurückgeführt werden, wie beispielsweise eine hervorragende Belastbarkeit metallischer Materialien im Vergleich zu einer Belastbarkeit von Halbleitermaterialien. In diesem Herstellungsverfahren der Halbleitervorrichtung 10 wird die erste filmartige Elektrodenschicht 14 über dem Bereich ausgebildet, der sich von den geplanten Elementbereichen 78 in die geplanten Peripheriebereiche 76 in der oberen Oberfläche 70a des Halbleiterwafers 70 erstreckt, um zumindest einen Teil jeder Markierung 50 zu bedecken. Des Weiteren kann in einem anderen Ausführungsbeispiel zumindest ein Teil jeder Markierung 50, die in dem Peripheriebereich 6 angeordnet ist, anstelle der filmartigen Schutzschicht 20 oder der ersten filmartigen Elektrodenschicht 14 mit der zweiten filmartigen Elektrodenschicht 16 oder einer anderen filmartigen Elektrodenschicht bedeckt sein, die sich von dem Elementbereich 8 erstreckt. Indem zumindest ein Teil jeder Markierung 50 mit einem Konfigurationsbestandteil der Halbleitervorrichtung 110 bedeckt wird, ist es möglich zu verhindern, dass die Markierung 50 abgeht, ohne die Struktur der Halbleitervorrichtung 110 und das zugehörige Herstellungsverfahren kompliziert zu machen. Die Konfiguration der Halbleitervorrichtung 110 kann bei einer Halbleitervorrichtung anwendbar sein, die keine filmartige Schutzschicht 20 aufweist.
  • Wie es in 16 gezeigt ist, kann in einer Halbleitervorrichtung 210 eines anderen Ausführungsbeispiels zumindest ein Teil jeder Markierung 50, die in dem Peripheriebereich 6 angeordnet ist, mit sowohl der ersten filmartigen Elektrodenschicht 14 als auch der filmartigen Schutzschicht 20 bedeckt sein. In dieser Halbleitervorrichtung 210 sind sowohl die erste filmartige Elektrodenschicht 14 als auch die filmartige Schutzschicht 20 über dem Bereich angeordnet, der sich von dem Elementbereich 8 in den Peripheriebereich 6 in der oberen Substratoberfläche 12a des Halbleitersubstrats 12 erstreckt, wobei beide dieser filmartigen Schichten zumindest einen Teil jeder Markierung 50 bedecken. In diesem Herstellungsverfahren der Halbleitervorrichtungen 210 sind die erste filmartige Elektrodenschicht 14 und die filmartige Schutzschicht 20 beide über dem Bereich angeordnet, der sich von den geplanten Elementbereichen 78 in die geplanten Peripheriebereiche 76 in der oberen Oberfläche 70a des Halbleiterwafers 70 erstreckt, um zumindest einen Teil jeder Markierung 50 zu bedecken. In einem anderen weiteren Ausführungsbeispiel kann zumindest ein Teil jeder Markierung 50, die in jedem Peripheriebereich 6 angeordnet ist, mit sowohl der zweiten filmartigen Elektrodenschicht 16 oder einer anderen filmartigen Elektrodenschicht, die sich von dem Elementbereich 8 erstreckt, und der filmartigen Schutzschicht 20 bedeckt sein.
  • Technische Merkmale, die von den offenbarten Inhalten der vorliegenden Spezifikation erfasst werden können, werden nachstehend aufgelistet. Die technischen Merkmale, die nachstehend beschrieben sind, sind jeweilige unabhängige technische Merkmale, die eine technische Nützlichkeit unabhängig oder durch zugehörige verschiedene Kombinationen zeigen.
  • Das Herstellungsverfahren der Halbleitervorrichtungen 10, das in der vorliegenden Spezifikation offenbart ist, umfasst: die Bestimmungsverarbeitung zum Bestimmen der geplanten Elementbereiche 78, der geplanten Peripheriebereiche 76, die um die geplanten Elementbereiche 78 herum angeordnet sind, und des Dicing-Bereichs 74, der um die geplanten Peripheriebereiche 76 herum angeordnet ist, in dem Halbleiterwafer 70; die Markierungsausbildungsverarbeitung zum Ausbilden der Markierungen 50 in dem Bereich, der in den geplanten Peripheriebereichen 76 in der oberen Oberfläche 70a des Halbleiterwafers 70 angeordnet ist, nach der Bestimmungsverarbeitung, wobei die Markierungen 50 ein unterschiedliches Material als das des Halbleiterwafers 70 umfassen; die Elementausbildungsverarbeitung zum Ausbilden der Halbleiterelemente in den jeweiligen geplanten Elementbereichen 78 unter Verwendung der Markierungen 50 nach der Markierungsausbildungsverarbeitung; die Filmartige-Schicht-Ausbildungsverarbeitung zum Ausbilden zumindest einer der filmartigen Schutzschicht 20, die ein Harzmaterial umfasst, und der filmartigen Elektrodenschicht 14, 16, die ein metallisches Material umfasst, in einer Art und Weise, um über dem Bereich angeordnet zu sein, der sich von den geplanten Elementbereichen 78 in die geplanten Peripheriebereiche 76 in der oberen Oberfläche 70a des Halbleiterwafers 70 erstreckt, um zumindest einen Teil jeder Markierung 50 abzudecken, nach der Elementausbildungsverarbeitung; und die Dicing-Verarbeitung zum Schneiden des Halbleiterwafers 70 entlang des Dicing-Bereichs 74 nach der Filmartige-Schicht-Ausbildungsverarbeitung.
  • In dem vorstehend genannten Herstellungsverfahren ist es in der Filmartige-Schicht-Ausbildungsverarbeitung zu bevorzugen, zumindest die filmartige Schutzschicht 20 auszubilden. Entsprechend dieser Konfiguration ist es möglich, die Halbleitervorrichtungen 10 herzustellen, von denen jede den Peripheriebereich 6 des Halbleitersubstrats 12 aufweist, der durch die filmartige Schutzschicht 20 geschützt wird, die eine elektrische Isolationseigenschaft aufweist.
  • In dem vorstehend genannten Herstellungsverfahren kann die Filmartige-Schicht-Ausbildungsverarbeitung umfassen: die Filmartige-Schicht-Ausbildungsverarbeitung zum Ausbilden der filmartigen Schicht 19 des Harzmaterials, das die filmartige Schutzschicht 20 konfiguriert, über dem Bereich, der sich von den geplanten Elementbereichen 78, den geplanten Peripheriebereichen 76 durch den Dicing-Bereich 74 in der oberen Oberfläche 70a des Halbleiterwafers 70 erstreckt; und die Entfernungsverarbeitung zum Entfernen von Teilen der filmartigen Schicht 19 des Harzmaterials, das auf dem Dicing-Bereich 74 angeordnet ist, nach der Filmartige-Schicht-Ausbildungsverarbeitung. Gemäß dieser Konfiguration ist keine filmartige Schutzschicht 20 in dem Dicing-Bereich 74 in der Dicing-Verarbeitung vorhanden, wobei es somit möglich ist, ein Verschmutzen bzw. Blockieren der Dicing-Klinge 94 aufgrund des Kontakts zwischen der Dicing-Klinge 94 und der filmartigen Schutzschicht 20 zu vermeiden und eine Verschlechterung einer Dicing-Leistungsfähigkeit, die aus diesem Verschmutzen bzw. Blockieren resultiert, zu verhindern.
  • In dem vorstehend genannten Herstellungsverfahren kann das Harzmaterial, das die filmartige Schutzschicht 20 konfiguriert, Polyimid sein. Polyimid weist eine höhere mechanische Stärke (Zugfestigkeit) im Vergleich zu anderen Harzmaterialien auf. Dementsprechend wird, auch wenn die von der Markierung 50 herrührende Bruchstelle C verursacht wird, ein Fortschreiten dieser Bruchstelle C zu der filmartigen Schutzschicht 20 weiter unterdrückt, wobei es somit sicherer verhindert wird, dass die Markierung in den nachfolgenden Verarbeitungen abfällt.
  • Ein Herstellungsverfahren einer Halbleitervorrichtung (10) umfasst: ein Ausbilden einer Markierung (50) auf einer Oberfläche (70a) eines Halbleiterwafers (70), wobei zumindest ein Teil der Markierung (50) in einem geplanten Peripheriebereich (76) angeordnet ist, wobei der geplante Peripheriebereich (76) um einen jeweiligen geplanten Elementbereich (78) herum angeordnet ist, in dem ein Halbleiterelement auszubilden ist; ein Ausbilden des Halbleiterelements in dem geplanten Elementbereich (78) unter Verwendung der Markierung (50); ein Ausbilden einer filmartigen Schicht (20, 14, 16), die sich über einen Bereich erstreckt, der den geplanten Elementbereich (78) oder den geplanten Peripheriebereich (76) in der Oberfläche (70a) umfasst, um zumindest einen Teil der Markierung (50) mit der filmartigen Schicht zu bedecken, nach einem Ausbilden des Halbleiterelements; und, nach einem Ausbilden der filmartigen Schicht (20), ein Schneiden des Halbleiterwafers (70) entlang eines Dicing-Bereichs (74), wobei der Dicing-Bereich (74) um den geplanten Peripheriebereich (76) herum angeordnet ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2014-126414 A [0002]

Claims (13)

  1. Herstellungsverfahren einer Halbleitervorrichtung (10), wobei das Herstellungsverfahren umfasst: (a) ein Ausbilden einer Markierung (50) auf einer Oberfläche (70a) eines Halbleiterwafers (70), wobei die Markierung (50) ein Material umfasst, das von einem Material des Halbleiterwafers (70) unterschiedlich ist, wobei zumindest ein Teil der Markierung (50) in einem Bereich angeordnet ist, der in einem geplanten Peripheriebereich (76) in der Oberfläche (70a) angeordnet ist, wobei der geplante Peripheriebereich (76) um einen jeweiligen geplanten Elementbereich (78a) herum angeordnet ist, in dem ein Halbleiterelement auszubilden ist; (b) nach dem Schritt (a) ein Ausbilden des Halbleiterelements in dem geplanten Elementbereich (78) unter Verwendung der Markierung (50); (c) nach dem Schritt (b) ein Ausbilden einer filmartigen Schicht (20, 14, 16), die sich über einen Bereich erstreckt, der sich über den geplanten Elementbereich (78) oder den geplanten Peripheriebereich (76) in der Oberfläche (70a) erstreckt, um zumindest einen Teil der Markierung (50) mit der filmartigen Schicht zu bedecken; und (d) nach dem Schritt (c) ein Schneiden des Halbleiterwafers (70) entlang eines Dicing-Bereichs (74), wobei der Dicing-Bereich (74) um den geplanten Peripheriebereich (76) herum angeordnet ist.
  2. Herstellungsverfahren nach Anspruch 1, wobei der Schritt (d) ein Spezifizieren einer Position, bei der das Halbleiterelement angeordnet ist, auf der Grundlage der Markierung (50) umfasst.
  3. Herstellungsverfahren nach Anspruch 1 oder 2, wobei der Schritt (c) ein Ausbilden der filmartigen Schicht (20, 14, 16) über den Bereich, der sich von dem geplanten Elementbereich (78) in den geplanten Peripheriebereich (76) erstreckt, umfasst.
  4. Herstellungsverfahren nach einem der Ansprüche 1 bis 3, wobei die filmartige Schicht (20, 14, 16) zumindest eine aus einer filmartigen Schutzschicht (20), die aus einem Harzmaterial ausgebildet ist, und einer filmartigen Elektrodenschicht (14, 16), die aus einem metallischen Material ausgebildet ist, umfasst.
  5. Herstellungsverfahren nach Anspruch 4, wobei in dem Schritt (c) zumindest die filmartige Schutzschicht (20) ausgebildet wird.
  6. Herstellungsverfahren nach Anspruch 5, wobei der Schritt (c) umfasst: ein Ausbilden einer filmartigen Schicht (19) des Harzmaterials, wobei die filmartige Schicht (19) des Harzmaterials die filmartige Schutzschicht (20) bildet, über einen Bereich, der sich von dem geplanten Elementbereich (78), dem geplanten Peripheriebereich (76) über den Dicing-Bereich (74) in der Oberfläche des Halbleiterwafers erstreckt; und ein Entfernen eines Teils der filmartigen Schicht (19) des Harzmaterials, das in dem Dicing-Bereich (74) angeordnet ist, nachdem die filmartige Schicht des Harzmaterials ausgebildet ist.
  7. Herstellungsverfahren nach Anspruch 5 oder 6, wobei das Harzmaterial Polyimid ist.
  8. Herstellungsverfahren nach einem der Ansprüche 1 bis 7, ferner mit (e) vor dem Schritt (a) einem Bestimmen des geplanten Elementbereichs (78), des geplanten Peripheriebereichs (76) und des Dicing-Bereichs (74) in dem Halbleiterwafer (70).
  9. Halbleitervorrichtung (10) mit: einem Halbleitersubstrat (12), das einen Elementbereich (78), in dem ein Halbleiterelement ausgebildet wird, und einen Peripheriebereich (76) umfasst, der um den Elementbereich (78) herum angeordnet ist; einer Markierung (50), die in einem Bereich angeordnet ist, der in dem Peripheriebereich (76) in einer Oberfläche (12a) des Halbleitersubstrats (12) angeordnet ist, wobei die Markierung (50) ein Material umfasst, das von einem Material des Halbleitersubstrats (12) unterschiedlich ist; und einer filmartigen Schicht (20, 14, 16), die sich in einen Bereich erstreckt, der den Peripheriebereich (76) in der Oberfläche (12a) umfasst, um zumindest einen Teil der Markierung (50) zu bedecken.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die filmartige Schicht (20, 14, 16) über einem Bereich angeordnet ist, der sich von dem Elementbereich (78) in den Peripheriebereich (76) in der Oberfläche (12a) erstreckt.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei die filmartige Schicht aus einem Harzmaterial hergestellt ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die filmartige Schicht aus Polyimid hergestellt ist.
  13. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei die filmartige Schicht eine filmartige Elektrodenschicht ist, die aus einem metallischen Material hergestellt ist.
DE102016121733.6A 2015-11-19 2016-11-14 Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung Pending DE102016121733A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015227078A JP6358240B2 (ja) 2015-11-19 2015-11-19 半導体装置及び半導体装置の製造方法
JP2015-227078 2015-11-19

Publications (1)

Publication Number Publication Date
DE102016121733A1 true DE102016121733A1 (de) 2017-05-24

Family

ID=58693704

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016121733.6A Pending DE102016121733A1 (de) 2015-11-19 2016-11-14 Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung

Country Status (5)

Country Link
US (1) US10297520B2 (de)
JP (1) JP6358240B2 (de)
CN (1) CN106920774B (de)
DE (1) DE102016121733A1 (de)
TW (1) TWI661475B (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054172A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
JP6677232B2 (ja) * 2017-09-29 2020-04-08 日亜化学工業株式会社 発光装置の製造方法
JP6999233B2 (ja) * 2018-03-20 2022-01-18 三菱電機株式会社 半導体装置
JP7282450B2 (ja) * 2019-02-05 2023-05-29 株式会社ディスコ パッケージ基板の加工方法
JP7388433B2 (ja) * 2019-04-08 2023-11-29 住友電気工業株式会社 半導体装置
JP2022024547A (ja) * 2020-07-28 2022-02-09 株式会社ソシオネクスト 半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014126414A (ja) 2012-12-25 2014-07-07 Nikon Corp 基板処理装置および基板処理方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2710935B2 (ja) * 1987-08-08 1998-02-10 三菱電機株式会社 半導体装置
US5017512A (en) * 1989-07-27 1991-05-21 Mitsubishi Denki Kabushiki Kaisha Wafer having a dicing area having a step region covered with a conductive layer and method of manufacturing the same
JP2000040773A (ja) * 1998-07-23 2000-02-08 Sony Corp 樹脂封止型半導体装置とその製造方法
JP3065309B1 (ja) * 1999-03-11 2000-07-17 沖電気工業株式会社 半導体装置の製造方法
US6888260B2 (en) * 2003-04-17 2005-05-03 Infineon Technologies Aktiengesellschaft Alignment or overlay marks for semiconductor processing
KR100495920B1 (ko) * 2003-06-25 2005-06-17 주식회사 하이닉스반도체 반도체 장치의 웨이퍼 정렬용 정렬 마크
JP2005101181A (ja) 2003-09-24 2005-04-14 Matsushita Electric Ind Co Ltd 半導体装置のおよびその製造方法
JP4257844B2 (ja) * 2003-11-04 2009-04-22 パナソニック株式会社 半導体装置およびその製造方法
JP3866710B2 (ja) * 2003-12-24 2007-01-10 エルピーダメモリ株式会社 半導体ウェーハ及びそのダイシング方法
JP4377300B2 (ja) * 2004-06-22 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体ウエハおよび半導体装置の製造方法
JP5326282B2 (ja) * 2008-01-10 2013-10-30 富士通セミコンダクター株式会社 半導体装置とその製造方法、及び露光用マスク
CN101645392A (zh) * 2008-08-06 2010-02-10 新加坡商通益科技股份有限公司台湾分公司 在绝缘层上覆硅基板中形成对准标记的方法
ATE554643T1 (de) * 2009-08-05 2012-05-15 Abb Research Ltd Verdampfer und kühlkreis
JP5589576B2 (ja) * 2010-06-10 2014-09-17 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体基板
DE102011004921A1 (de) * 2011-03-01 2012-09-06 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Halbleiterbauelement mit einer Chipumrandung mit einer integrierten Justiermarke
US8987058B2 (en) * 2013-03-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for wafer separation
SG2014014716A (en) * 2012-07-30 2014-08-28 Erich Thallner Substrate composite, method and device for bonding of substrates
US8822141B1 (en) * 2013-03-05 2014-09-02 International Business Machines Corporation Front side wafer ID processing
US8987922B2 (en) * 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9318386B2 (en) * 2013-07-17 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer alignment methods in die sawing process
US9633882B2 (en) * 2015-09-29 2017-04-25 Globalfoundries Singapore Pte. Ltd. Integrated circuits with alignment marks and methods of producing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014126414A (ja) 2012-12-25 2014-07-07 Nikon Corp 基板処理装置および基板処理方法

Also Published As

Publication number Publication date
US20170148700A1 (en) 2017-05-25
JP6358240B2 (ja) 2018-07-18
TW201735139A (zh) 2017-10-01
CN106920774A (zh) 2017-07-04
CN106920774B (zh) 2021-10-19
TWI661475B (zh) 2019-06-01
JP2017098345A (ja) 2017-06-01
US10297520B2 (en) 2019-05-21

Similar Documents

Publication Publication Date Title
DE102016121733A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung
DE112010005443B4 (de) Halbleitervorrichtung mit einem Halbleitersubstrat mit einem Diodenbereich und einem IGBT-Bereich sowie Verfahren zu dessen Herstellung
DE102014114932B4 (de) Verfahren zum Ausbilden einer gedünnten, gekapselten Chip- oder Halbleiterstruktur mit Dünnung nach Häusung unter Verwendung von Trennstruktur als Stopp
DE102010040842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102013114218B4 (de) Verfahren zum herstellen einer halbleitervorrichtung und halbleiterwerkstück
DE102014102087B4 (de) Kontaktflecke über prozesssteuerungs-/überwachungs-strukturen in einem halbleiterchip
DE102013218238B4 (de) Verfahren zur herstellung eines steuerbaren halbleiterbauelements
DE60203054T2 (de) Grossflächige siliziumcarbidelemente und zugehöriges herstellungsverfahren
DE102014114517B4 (de) Verfahren zum Bearbeiten eines Wafers
DE112015002024B4 (de) Halbleitervorrichtung
DE102016112389A1 (de) Verfahren zur Verwendung beim Herstellen eines Halbleiterbauelement-Die
DE112019001691B4 (de) Halbleiterbauteil
DE112018008178T5 (de) Halbleitereinheit
DE212018000072U1 (de) Elektronische Komponente und Halbleitervorrichtung
DE102016109641A1 (de) Halbleitergerät
DE112019003976T5 (de) KRISTALLSCHNEIDEVERFAHREN, VERFAHREN ZUR HERSTELLUNG VON SiC- HALBLEITERVORRICHTUNGEN, UND SiC-HALBLEITERVORRICHTUNGEN
DE102013112646B4 (de) Verfahren für die spannungsreduzierte Herstellung von Halbleiterbauelementen
DE102010042381A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE112016007257T5 (de) Siliziumcarbid-Halbleitervorrichtung
DE102015210546A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
DE112017002564B4 (de) Halbleitervorrichtung und zugehöriges herstellungsverfahren
DE102019108701A1 (de) Verfahren zur Herstellung einer Mehrzahl von Bauteilen, Bauteil und Bauteilverbund aus Bauteilen
DE102020115655B4 (de) Halbleiterbauteil und Verfahren zum Herstellen eines Halbleiterbauteils
DE112013003623B4 (de) Halbleiterbauelement und Verfahren zum Herstellen von diesem
DE102012222252A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: DENSO CORPORATION, KARIYA-CITY, JP

Free format text: FORMER OWNER: TOYOTA JIDOSHA KABUSHIKI KAISHA, TOYOTA-SHI, AICHI-KEN, JP

R082 Change of representative

Representative=s name: TBK, DE

R016 Response to examination communication
R084 Declaration of willingness to licence
R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings