JPH0955500A - 半導体素子の形成方法およびその方法により形成されたｍｏｓｆｅｔ - Google Patents
半導体素子の形成方法およびその方法により形成されたｍｏｓｆｅｔInfo
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- JPH0955500A JPH0955500A JP20589495A JP20589495A JPH0955500A JP H0955500 A JPH0955500 A JP H0955500A JP 20589495 A JP20589495 A JP 20589495A JP 20589495 A JP20589495 A JP 20589495A JP H0955500 A JPH0955500 A JP H0955500A
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造の半導体素子において低濃度拡散
層の周辺にのみポケット層を形成する方法を提供する。 【構成】 ｐ−ＷＥＬＬ１とゲート絶縁膜４およびこの
ゲート絶縁膜４上のゲート電極５とが形成された半導体
基板２を用意する工程と、ゲート電極５の両側にサイド
ウォールを形成する工程と、ゲート電極５とサイドウォ
ールとをマスクにして高濃度拡散層であるｎ+ 層７を形
成する工程と、このｎ+ 層７上のゲート絶縁膜４を除去
してソース電極層８およびドレイン電極層９を形成する
と同時にゲート電極５上にゲート電極層１０を形成する
工程と、サイドウォールを除去する工程と、ゲート電極
層１０ならびにソース／ドレイン電極層８，９をマスク
にして低濃度拡散層であるｎ- 層１１およびこのｎ- 層
１１の周辺にこれと逆導電形のポケット層１２を形成す
る工程とを有するものである。
層の周辺にのみポケット層を形成する方法を提供する。 【構成】 ｐ−ＷＥＬＬ１とゲート絶縁膜４およびこの
ゲート絶縁膜４上のゲート電極５とが形成された半導体
基板２を用意する工程と、ゲート電極５の両側にサイド
ウォールを形成する工程と、ゲート電極５とサイドウォ
ールとをマスクにして高濃度拡散層であるｎ+ 層７を形
成する工程と、このｎ+ 層７上のゲート絶縁膜４を除去
してソース電極層８およびドレイン電極層９を形成する
と同時にゲート電極５上にゲート電極層１０を形成する
工程と、サイドウォールを除去する工程と、ゲート電極
層１０ならびにソース／ドレイン電極層８，９をマスク
にして低濃度拡散層であるｎ- 層１１およびこのｎ- 層
１１の周辺にこれと逆導電形のポケット層１２を形成す
る工程とを有するものである。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の形成技術に
関し、特にＬＤＤ(Lightly Doped Drain) 構造を有する
ＭＯＳＦＥＴ(Metal Oxide Semiconductor FET) の形成
に適用して有効な技術に関するものである。
関し、特にＬＤＤ(Lightly Doped Drain) 構造を有する
ＭＯＳＦＥＴ(Metal Oxide Semiconductor FET) の形成
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ゲート電圧により電流の制御を行うＭＯ
ＳＦＥＴにおいては、ゲート電極近傍の高電界中のホッ
トエレクトロンによるしきい値電圧Ｖthの変動や相互コ
ンダクタンスの劣化などを防止するために電界を緩和さ
せることが必要になる。電界が最大になる部位は、ゲー
ト電極近傍に位置する半導体基板とドレイン領域との接
合面のところにあり、その値は、イオン注入された不純
物の濃度分布の変化が急峻なほど大きくなる。したがっ
て、電界を緩和するためには、ゲート電極付近の濃度が
低くなるように不純物を注入することが要求される。
ＳＦＥＴにおいては、ゲート電極近傍の高電界中のホッ
トエレクトロンによるしきい値電圧Ｖthの変動や相互コ
ンダクタンスの劣化などを防止するために電界を緩和さ
せることが必要になる。電界が最大になる部位は、ゲー
ト電極近傍に位置する半導体基板とドレイン領域との接
合面のところにあり、その値は、イオン注入された不純
物の濃度分布の変化が急峻なほど大きくなる。したがっ
て、電界を緩和するためには、ゲート電極付近の濃度が
低くなるように不純物を注入することが要求される。
【０００３】そして、このような要求を満たすものとし
て、たとえば、オーム社発行、「ＬＳＩハンドブック」
（昭和59年11月30日発行）、P400〜P401に記載されてい
るように、ＬＤＤ構造を有するＭＯＳＦＥＴが知られて
いる。
て、たとえば、オーム社発行、「ＬＳＩハンドブック」
（昭和59年11月30日発行）、P400〜P401に記載されてい
るように、ＬＤＤ構造を有するＭＯＳＦＥＴが知られて
いる。
【０００４】一方、半導体装置の高集積化の要請から、
半導体チップ上に形成される素子つまり半導体素子は微
細化の一途を辿っているが、ＭＯＳＦＥＴの場合には微
細化により短チャネル効果の問題が顕在化してくる。短
チャネル効果は、高いドレイン電圧ＶD を印加するとド
レインから伸びる空乏層がチャネルを跨いでソースの空
乏層端に影響を及ぼし、しきい値電圧Ｖthが低下するも
ので、この短チャネル効果がさらに著しくなると、ゲー
ト電圧ではドレイン電流を制御できなくなるパンチスル
ー状態が誘起されリーク電流の増大を招く。
半導体チップ上に形成される素子つまり半導体素子は微
細化の一途を辿っているが、ＭＯＳＦＥＴの場合には微
細化により短チャネル効果の問題が顕在化してくる。短
チャネル効果は、高いドレイン電圧ＶD を印加するとド
レインから伸びる空乏層がチャネルを跨いでソースの空
乏層端に影響を及ぼし、しきい値電圧Ｖthが低下するも
ので、この短チャネル効果がさらに著しくなると、ゲー
ト電圧ではドレイン電流を制御できなくなるパンチスル
ー状態が誘起されリーク電流の増大を招く。
【０００５】前記したＬＤＤ構造のＭＯＳＦＥＴにおい
て短チャネル効果を抑制する技術としては、たとえば該
刊行物のP401において、拡散層の周辺にこの拡散層とは
逆導電形のポケット層を形成するものが記載されてい
る。
て短チャネル効果を抑制する技術としては、たとえば該
刊行物のP401において、拡散層の周辺にこの拡散層とは
逆導電形のポケット層を形成するものが記載されてい
る。
【０００６】この刊行物によれば、ポケット層を有する
ＬＤＤ構造のＭＯＳＦＥＴは次のようなプロセスで形成
される。つまり、所定の半導体領域、ゲート絶縁膜およ
びゲート電極の形成された半導体基板にゲート電極をマ
スクにして低濃度拡散層およびその周辺にこれと逆導電
形のポケット層を形成し、次にサイドウォールを作って
高濃度拡散層を形成するというものである。
ＬＤＤ構造のＭＯＳＦＥＴは次のようなプロセスで形成
される。つまり、所定の半導体領域、ゲート絶縁膜およ
びゲート電極の形成された半導体基板にゲート電極をマ
スクにして低濃度拡散層およびその周辺にこれと逆導電
形のポケット層を形成し、次にサイドウォールを作って
高濃度拡散層を形成するというものである。
【０００７】
【発明が解決しようとする課題】しかし、前記した技術
によれば、ポケット層は拡散層の周辺全部に、つまり低
濃度拡散層および高濃度拡散層の周辺に形成されるよう
になる。
によれば、ポケット層は拡散層の周辺全部に、つまり低
濃度拡散層および高濃度拡散層の周辺に形成されるよう
になる。
【０００８】前述のように、ポケット層の形成目的がド
レインからソースに向かって伸びる空乏層の抑制にある
以上、該ポケット層はゲート電極近傍に位置する低濃度
拡散層の周辺にのみ形成されれば十分で、高濃度拡散層
の周辺には必要がない。むしろ、高濃度拡散層周辺のポ
ケット層は接合容量の増大をもたらし、延いては形成さ
れた半導体素子の遅延時間を増大させて高速化の妨げと
なる。
レインからソースに向かって伸びる空乏層の抑制にある
以上、該ポケット層はゲート電極近傍に位置する低濃度
拡散層の周辺にのみ形成されれば十分で、高濃度拡散層
の周辺には必要がない。むしろ、高濃度拡散層周辺のポ
ケット層は接合容量の増大をもたらし、延いては形成さ
れた半導体素子の遅延時間を増大させて高速化の妨げと
なる。
【０００９】そこで、本発明の目的は、低濃度拡散層の
周辺にのみポケット層を形成することのできる技術を提
供することにある。
周辺にのみポケット層を形成することのできる技術を提
供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次の通りである。
【００１２】すなわち、本発明による半導体素子の形成
方法は、所定の半導体領域とゲート絶縁膜およびこのゲ
ート絶縁膜上のゲート電極とが形成された半導体基板を
用意する工程と、ゲート電極の両側にサイドウォールを
形成する工程と、ゲート電極とサイドウォールとをマス
クにして高濃度拡散層を形成する工程と、この高濃度拡
散層上のゲート絶縁膜を除去して第１および第２電極層
を形成すると同時にゲート電極上にゲート電極層を形成
する工程と、サイドウォールを除去する工程と、ゲート
電極層ならびに第１および第２電極層をマスクにして低
濃度拡散層およびこの低濃度拡散層の周辺にこれと逆導
電形のポケット層を形成する工程とを有するものであ
る。
方法は、所定の半導体領域とゲート絶縁膜およびこのゲ
ート絶縁膜上のゲート電極とが形成された半導体基板を
用意する工程と、ゲート電極の両側にサイドウォールを
形成する工程と、ゲート電極とサイドウォールとをマス
クにして高濃度拡散層を形成する工程と、この高濃度拡
散層上のゲート絶縁膜を除去して第１および第２電極層
を形成すると同時にゲート電極上にゲート電極層を形成
する工程と、サイドウォールを除去する工程と、ゲート
電極層ならびに第１および第２電極層をマスクにして低
濃度拡散層およびこの低濃度拡散層の周辺にこれと逆導
電形のポケット層を形成する工程とを有するものであ
る。
【００１３】また、本発明による半導体素子の形成方法
は、所定の半導体領域とシリコンよりなるゲート絶縁膜
およびこのゲート絶縁膜上のゲート電極とが形成された
半導体基板を用意する工程と、ゲート電極の両側に窒化
シリコンよりなるサイドウォールを形成する工程と、ゲ
ート電極とサイドウォールとをマスクにして高濃度拡散
層を形成する工程と、この高濃度拡散層上の前記ゲート
絶縁膜を除去してシリコンよりなる第１および第２電極
層を形成すると同時にゲート電極上に同じくシリコンよ
りなるゲート電極層を形成する工程と、ゲート電極層な
らびに第１および第２電極層をシリサイド化する工程
と、サイドウォールを除去する工程と、ゲート電極層な
らびに第１および第２電極層をマスクにして低濃度拡散
層およびこの低濃度拡散層の周辺にこれと逆導電形のポ
ケット層を形成する工程とを有するものである。
は、所定の半導体領域とシリコンよりなるゲート絶縁膜
およびこのゲート絶縁膜上のゲート電極とが形成された
半導体基板を用意する工程と、ゲート電極の両側に窒化
シリコンよりなるサイドウォールを形成する工程と、ゲ
ート電極とサイドウォールとをマスクにして高濃度拡散
層を形成する工程と、この高濃度拡散層上の前記ゲート
絶縁膜を除去してシリコンよりなる第１および第２電極
層を形成すると同時にゲート電極上に同じくシリコンよ
りなるゲート電極層を形成する工程と、ゲート電極層な
らびに第１および第２電極層をシリサイド化する工程
と、サイドウォールを除去する工程と、ゲート電極層な
らびに第１および第２電極層をマスクにして低濃度拡散
層およびこの低濃度拡散層の周辺にこれと逆導電形のポ
ケット層を形成する工程とを有するものである。
【００１４】本発明による半導体素子の形成方法は、所
定の半導体領域とゲート絶縁膜およびこのゲート絶縁膜
上のゲート電極とが形成された半導体基板を用意する工
程と、ゲート電極をマスクにして低濃度拡散層を形成す
る工程と、ゲート電極の両側にサイドウォールを形成す
る工程と、ゲート電極とサイドウォールとをマスクにし
て高濃度拡散層を形成する工程と、この高濃度拡散層上
のゲート絶縁膜を除去して第１および第２電極層を形成
すると同時にゲート電極上にゲート電極層を形成する工
程と、サイドウォールを除去する工程と、ゲート電極層
ならびに第１および第２電極層をマスクにして低濃度拡
散層の周辺にこれと逆導電形のポケット層を形成する工
程とを有するものである。
定の半導体領域とゲート絶縁膜およびこのゲート絶縁膜
上のゲート電極とが形成された半導体基板を用意する工
程と、ゲート電極をマスクにして低濃度拡散層を形成す
る工程と、ゲート電極の両側にサイドウォールを形成す
る工程と、ゲート電極とサイドウォールとをマスクにし
て高濃度拡散層を形成する工程と、この高濃度拡散層上
のゲート絶縁膜を除去して第１および第２電極層を形成
すると同時にゲート電極上にゲート電極層を形成する工
程と、サイドウォールを除去する工程と、ゲート電極層
ならびに第１および第２電極層をマスクにして低濃度拡
散層の周辺にこれと逆導電形のポケット層を形成する工
程とを有するものである。
【００１５】本発明による半導体素子の形成方法は、所
定の半導体領域とシリコンよりなるゲート絶縁膜および
このゲート絶縁膜上のゲート電極とが形成された半導体
基板を用意する工程と、ゲート電極をマスクにして低濃
度拡散層を形成する工程と、ゲート電極の両側に窒化シ
リコンよりなるサイドウォールを形成する工程と、ゲー
ト電極とサイドウォールとをマスクにして高濃度拡散層
を形成する工程と、高濃度拡散層上のゲート絶縁膜を除
去してシリコンよりなる第１および第２電極層を形成す
ると同時にゲート電極上に同じくシリコンよりなるゲー
ト電極層を形成する工程と、ゲート電極層ならびに第１
および第２電極層をシリサイド化する工程と、サイドウ
ォールを除去する工程と、ゲート電極層ならびに第１お
よび第２電極層をマスクにして低濃度拡散層の周辺にこ
れと逆導電形のポケット層を形成する工程とを有するも
のである。
定の半導体領域とシリコンよりなるゲート絶縁膜および
このゲート絶縁膜上のゲート電極とが形成された半導体
基板を用意する工程と、ゲート電極をマスクにして低濃
度拡散層を形成する工程と、ゲート電極の両側に窒化シ
リコンよりなるサイドウォールを形成する工程と、ゲー
ト電極とサイドウォールとをマスクにして高濃度拡散層
を形成する工程と、高濃度拡散層上のゲート絶縁膜を除
去してシリコンよりなる第１および第２電極層を形成す
ると同時にゲート電極上に同じくシリコンよりなるゲー
ト電極層を形成する工程と、ゲート電極層ならびに第１
および第２電極層をシリサイド化する工程と、サイドウ
ォールを除去する工程と、ゲート電極層ならびに第１お
よび第２電極層をマスクにして低濃度拡散層の周辺にこ
れと逆導電形のポケット層を形成する工程とを有するも
のである。
【００１６】そして、本発明によるＭＯＳＦＥＴは、前
記した半導体素子の形成方法を用いて形成されたことを
特徴とするものである。
記した半導体素子の形成方法を用いて形成されたことを
特徴とするものである。
【００１７】
【作用】上記した手段によれば、サイドウォールを除去
した後に、ゲート電極層ならびにソース電極層およびド
レイン電極層をマスクにしてポケット層を形成するよう
にしているので、短チャネル効果を抑制するポケット層
は高濃度拡散層の周辺には形成されず、ゲート電極近傍
の低濃度拡散層の周辺にのみ形成される。
した後に、ゲート電極層ならびにソース電極層およびド
レイン電極層をマスクにしてポケット層を形成するよう
にしているので、短チャネル効果を抑制するポケット層
は高濃度拡散層の周辺には形成されず、ゲート電極近傍
の低濃度拡散層の周辺にのみ形成される。
【００１８】これにより、ＬＤＤ構造およびポケット層
を形成することのメリットを維持しつつ、高濃度拡散層
における接合容量の増大が防止されて、形成された半導
体素子の高速化を図ることが可能になる。
を形成することのメリットを維持しつつ、高濃度拡散層
における接合容量の増大が防止されて、形成された半導
体素子の高速化を図ることが可能になる。
【００１９】各電極層にシリサイドを形成すれば、ソー
ス／ドレイン領域のシート抵抗の増大による相互コンダ
クタンスの劣化が防止され、低抵抗の半導体素子を形成
することができる。
ス／ドレイン領域のシート抵抗の増大による相互コンダ
クタンスの劣化が防止され、低抵抗の半導体素子を形成
することができる。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て、同一の部材には同一の符号を付し、その繰り返しの
説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て、同一の部材には同一の符号を付し、その繰り返しの
説明は省略する。
【００２１】（実施例１）図１〜図６は本発明の一実施
例である半導体素子の形成方法を連続して示す断面図で
ある。
例である半導体素子の形成方法を連続して示す断面図で
ある。
【００２２】本実施例による半導体素子の形成方法で
は、たとえばｐ−ＷＥＬＬ（ｐ形半導体領域）１の形成
された半導体基板２上にＬＤＤ構造を有するｎ形のＭＯ
ＳＦＥＴ（以下「ｎＭＯＳ」という。）を形成するもの
である。なお、半導体基板２には、ゲート電圧Ｖthをコ
ントロールするためにＢ（ホウ素）がイオン注入されて
いる。
は、たとえばｐ−ＷＥＬＬ（ｐ形半導体領域）１の形成
された半導体基板２上にＬＤＤ構造を有するｎ形のＭＯ
ＳＦＥＴ（以下「ｎＭＯＳ」という。）を形成するもの
である。なお、半導体基板２には、ゲート電圧Ｖthをコ
ントロールするためにＢ（ホウ素）がイオン注入されて
いる。
【００２３】本実施例による半導体素子の形成方法で
は、図１に示すように、フィールド絶縁膜３に囲まれた
ｐ−ＷＥＬＬ１に対して熱酸化によりゲート絶縁膜４が
形成され、このゲート絶縁膜４上に多結晶Ｓｉからなる
ゲート電極５がたとえばＣＶＤ(Chemical Vapor Deposi
tion：化学気相成長) 法による堆積とエッチングによっ
て形成された半導体基板２が用意される。
は、図１に示すように、フィールド絶縁膜３に囲まれた
ｐ−ＷＥＬＬ１に対して熱酸化によりゲート絶縁膜４が
形成され、このゲート絶縁膜４上に多結晶Ｓｉからなる
ゲート電極５がたとえばＣＶＤ(Chemical Vapor Deposi
tion：化学気相成長) 法による堆積とエッチングによっ
て形成された半導体基板２が用意される。
【００２４】このような半導体基板２に対し、ＳｉＯ2
をデポジションして異方性エッチングによりゲート電極
５の両側にサイドウォール６を形成し、ゲート電極５と
このサイドウォール６とをマスクにしてたとえばＡｓ
（ヒ素）をイオン注入し、たとえば 3×1015cm-2程度の
表面濃度を有するｎ+ 層（高濃度拡散層）７を形成する
（図２）。なお、後述する実施例３の場合を含め、この
サイドウォール６を窒化シリコン（Ｓｉ3 Ｎ4 ）によっ
て形成し、後にたとえばリン酸溶液によるウエットエッ
チングでこのサイドウォール６を除去するようにしても
よい。このようにすれば、リン酸溶液はサイドウォール
６のみに作用するので、フィールド絶縁膜３やゲート絶
縁膜４が同時にエッチングされるおそれがなくなり、デ
リケートなエッチング・コントロールをする必要がなく
なる。
をデポジションして異方性エッチングによりゲート電極
５の両側にサイドウォール６を形成し、ゲート電極５と
このサイドウォール６とをマスクにしてたとえばＡｓ
（ヒ素）をイオン注入し、たとえば 3×1015cm-2程度の
表面濃度を有するｎ+ 層（高濃度拡散層）７を形成する
（図２）。なお、後述する実施例３の場合を含め、この
サイドウォール６を窒化シリコン（Ｓｉ3 Ｎ4 ）によっ
て形成し、後にたとえばリン酸溶液によるウエットエッ
チングでこのサイドウォール６を除去するようにしても
よい。このようにすれば、リン酸溶液はサイドウォール
６のみに作用するので、フィールド絶縁膜３やゲート絶
縁膜４が同時にエッチングされるおそれがなくなり、デ
リケートなエッチング・コントロールをする必要がなく
なる。
【００２５】次に、たとえばフッ化水素酸水溶液による
ウエットエッチングを行ってｎ+ 層７上のゲート絶縁膜
４を除去し、該ゲート絶縁膜４のなくなったｎ+ 層７上
およびゲート電極５上に多結晶Ｓｉを選択的に成長させ
る（図３）。これにより、ｎ+ 層７上にはソース電極層
（第１電極層）８およびドレイン電極層（第２電極層）
９が形成される。なお、ゲート電極５上にはゲート電極
層１０が形成される。
ウエットエッチングを行ってｎ+ 層７上のゲート絶縁膜
４を除去し、該ゲート絶縁膜４のなくなったｎ+ 層７上
およびゲート電極５上に多結晶Ｓｉを選択的に成長させ
る（図３）。これにより、ｎ+ 層７上にはソース電極層
（第１電極層）８およびドレイン電極層（第２電極層）
９が形成される。なお、ゲート電極５上にはゲート電極
層１０が形成される。
【００２６】各電極層８，９，１０を形成したならば、
ウエットエッチングまたはドライエッチングによりサイ
ドウォール６を除去する（図４）。図示するように、サ
イドウォール６が除去された状態では、ゲート絶縁膜４
はゲート電極５の近傍に形成された部分だけが露出して
いる。
ウエットエッチングまたはドライエッチングによりサイ
ドウォール６を除去する（図４）。図示するように、サ
イドウォール６が除去された状態では、ゲート絶縁膜４
はゲート電極５の近傍に形成された部分だけが露出して
いる。
【００２７】サイドウォール６を除去した後、ゲート電
極層１０ならびにソース電極層８およびドレイン電極層
９をマスクにしてたとえばＰ（リン）をイオン注入して
ゲート電極５の近傍にｎ- 層（低濃度拡散層）１１を形
成し、また、たとえばＢをイオン注入してｎ- 層１１の
周辺にこれと逆導電形であるｐ+ のポケット層１２を形
成する（図５）。なお、ｎ- 層１１の表面濃度はたとえ
ば 1〜 3×1018cm-3とされる。これにより、ゲート電極
５の近傍がｎ- 層１１、このｎ- 層１１からフィールド
絶縁膜３に向かってｎ+ 層７となったＬＤＤ構造のｎＭ
ＯＳが形成されるとともに、短チャネル効果を抑制する
ポケット層１２がｎ- 層１１の周辺にのみ形成される。
極層１０ならびにソース電極層８およびドレイン電極層
９をマスクにしてたとえばＰ（リン）をイオン注入して
ゲート電極５の近傍にｎ- 層（低濃度拡散層）１１を形
成し、また、たとえばＢをイオン注入してｎ- 層１１の
周辺にこれと逆導電形であるｐ+ のポケット層１２を形
成する（図５）。なお、ｎ- 層１１の表面濃度はたとえ
ば 1〜 3×1018cm-3とされる。これにより、ゲート電極
５の近傍がｎ- 層１１、このｎ- 層１１からフィールド
絶縁膜３に向かってｎ+ 層７となったＬＤＤ構造のｎＭ
ＯＳが形成されるとともに、短チャネル効果を抑制する
ポケット層１２がｎ- 層１１の周辺にのみ形成される。
【００２８】このようなＬＤＤ構造およびポケット層１
２を形成した後、たとえばＳｉＯ2よりなる層間絶縁膜
１３を形成してフォトレジストおよびエッチングにより
ゲート電極層１０、ソース電極層８ならびにドレイン電
極層９に到達するコンタクトホール１４をそれぞれ穿孔
し、さらにたとえばＡｌ（アルミニウム）をＰＶＤ(Phy
sical Vapor Deposition：物理的薄膜形成) 法によりス
パッタ蒸着してこれを所定形状にエッチングし、配線層
１５を形成する（図６）。
２を形成した後、たとえばＳｉＯ2よりなる層間絶縁膜
１３を形成してフォトレジストおよびエッチングにより
ゲート電極層１０、ソース電極層８ならびにドレイン電
極層９に到達するコンタクトホール１４をそれぞれ穿孔
し、さらにたとえばＡｌ（アルミニウム）をＰＶＤ(Phy
sical Vapor Deposition：物理的薄膜形成) 法によりス
パッタ蒸着してこれを所定形状にエッチングし、配線層
１５を形成する（図６）。
【００２９】このように、本実施例による半導体素子の
形成方法によれば、ゲート電極５の近傍に位置するｎ-
層１１の周辺にのみポケット層１２が形成され、ｎ+ 層
７の周辺にはこれが形成されないので、ｎ+ 層７におけ
る接合容量の増大が防止され、形成された半導体素子の
高速化を図ることが可能になる。
形成方法によれば、ゲート電極５の近傍に位置するｎ-
層１１の周辺にのみポケット層１２が形成され、ｎ+ 層
７の周辺にはこれが形成されないので、ｎ+ 層７におけ
る接合容量の増大が防止され、形成された半導体素子の
高速化を図ることが可能になる。
【００３０】（実施例２）図７〜図１０は本発明の他の
実施例である半導体素子の形成方法の一部を連続して示
す断面図である。本実施例における半導体素子の形成方
法では、前述の実施例１にて説明した図１〜図３のプロ
セスが図７の前にあり、したがって、全体のフローは図
１→図２→図３→図７→図８→図９→図１０で示され
る。そして、以下においては、実施例１と共通のプロセ
スである図１〜図３に対応する説明は省略されている。
実施例である半導体素子の形成方法の一部を連続して示
す断面図である。本実施例における半導体素子の形成方
法では、前述の実施例１にて説明した図１〜図３のプロ
セスが図７の前にあり、したがって、全体のフローは図
１→図２→図３→図７→図８→図９→図１０で示され
る。そして、以下においては、実施例１と共通のプロセ
スである図１〜図３に対応する説明は省略されている。
【００３１】本実施例においては、サイドウォール６が
窒化シリコンによって形成されているもので、このよう
なサイドウォール６、ｎ+ 層７、ゲート電極層１０、ソ
ース電極層８およびドレイン電極層９が形成された半導
体基板２（図３）に対し、たとえばＴｉ（チタン）をデ
ポジションしてアニールを行って多結晶Ｓｉからなる各
電極層８，９，１０をシリサイド化し、その後不要部分
のＴｉを除去する。これにより、ＳｉとＴｉとが反応し
て図７に示すようにシリサイド（ＴｉＳｉ2 ）１６が形
成される。なお、たとえばＰｔ（白金）やＣｏ（コバル
ト）などＴｉ以外の金属を用いてシリサイド（ＰｔＳ
ｉ，ＣｏＳｉ2 ）を形成するようにしてもよい。
窒化シリコンによって形成されているもので、このよう
なサイドウォール６、ｎ+ 層７、ゲート電極層１０、ソ
ース電極層８およびドレイン電極層９が形成された半導
体基板２（図３）に対し、たとえばＴｉ（チタン）をデ
ポジションしてアニールを行って多結晶Ｓｉからなる各
電極層８，９，１０をシリサイド化し、その後不要部分
のＴｉを除去する。これにより、ＳｉとＴｉとが反応し
て図７に示すようにシリサイド（ＴｉＳｉ2 ）１６が形
成される。なお、たとえばＰｔ（白金）やＣｏ（コバル
ト）などＴｉ以外の金属を用いてシリサイド（ＰｔＳ
ｉ，ＣｏＳｉ2 ）を形成するようにしてもよい。
【００３２】次に、たとえばリン酸溶液を用いてシリサ
イド１６を残しつつサイドウォール６を除去し（図
８）、ゲート電極層１０ならびにソース電極層８および
ドレイン電極層９をマスクにしてたとえばＰ（リン）を
イオン注入してｎ- 層１１を、また、たとえばＢをイオ
ン注入してｎ- 層１１の周辺にポケット層１２を形成す
る（図９）。その後、層間絶縁膜１３ならびに配線層１
５を形成する（図１０）。
イド１６を残しつつサイドウォール６を除去し（図
８）、ゲート電極層１０ならびにソース電極層８および
ドレイン電極層９をマスクにしてたとえばＰ（リン）を
イオン注入してｎ- 層１１を、また、たとえばＢをイオ
ン注入してｎ- 層１１の周辺にポケット層１２を形成す
る（図９）。その後、層間絶縁膜１３ならびに配線層１
５を形成する（図１０）。
【００３３】このように、本実施例による半導体素子の
形成方法によれば、ゲート電極５の近傍に位置するｎ-
層１１の周辺にのみポケット層１２を形成することが可
能になるとともに、シリサイド１６によってソース／ド
レイン領域のシート抵抗の増大による相互コンダクタン
スの劣化が防止され、低抵抗の半導体素子を形成するこ
とができる。
形成方法によれば、ゲート電極５の近傍に位置するｎ-
層１１の周辺にのみポケット層１２を形成することが可
能になるとともに、シリサイド１６によってソース／ド
レイン領域のシート抵抗の増大による相互コンダクタン
スの劣化が防止され、低抵抗の半導体素子を形成するこ
とができる。
【００３４】（実施例３）図１１〜図１５は本発明のさ
らに他の実施例である半導体素子の形成方法の一部を連
続して示す断面図である。本実施例における半導体素子
の形成方法では、前述の実施例１にて説明した図１〜図
６のプロセスのうち、図２〜図５に替えて図１１〜図１
５が用いられたもので、したがって、全体のフローは図
１→図１１→図１２→図１３→図１４→図１５→図６で
示される。そして、以下においては、実施例１と共通の
プロセスである図１および図６に対応する説明は省略さ
れている。
らに他の実施例である半導体素子の形成方法の一部を連
続して示す断面図である。本実施例における半導体素子
の形成方法では、前述の実施例１にて説明した図１〜図
６のプロセスのうち、図２〜図５に替えて図１１〜図１
５が用いられたもので、したがって、全体のフローは図
１→図１１→図１２→図１３→図１４→図１５→図６で
示される。そして、以下においては、実施例１と共通の
プロセスである図１および図６に対応する説明は省略さ
れている。
【００３５】本実施例においては、ｐ−ＷＥＬＬ１、ゲ
ート絶縁膜４およびゲート電極５が形成された半導体基
板２（図１）に対し、図１１に示すように、たとえばＰ
をイオン注入してゲート電極５からフィールド絶縁膜３
にわたってｎ- 層１１を形成する。
ート絶縁膜４およびゲート電極５が形成された半導体基
板２（図１）に対し、図１１に示すように、たとえばＰ
をイオン注入してゲート電極５からフィールド絶縁膜３
にわたってｎ- 層１１を形成する。
【００３６】次に、ゲート電極５の両側にサイドウォー
ル６を形成し、ゲート電極５とサイドウォール６とをマ
スクにしてたとえばＡｓをイオン注入し、最終的にゲー
ト電極５の近傍にｎ- 層１１を、また、このｎ- 層１１
からフィールド絶縁膜３に向かってｎ+ 層７を形成する
（図１２）。
ル６を形成し、ゲート電極５とサイドウォール６とをマ
スクにしてたとえばＡｓをイオン注入し、最終的にゲー
ト電極５の近傍にｎ- 層１１を、また、このｎ- 層１１
からフィールド絶縁膜３に向かってｎ+ 層７を形成する
（図１２）。
【００３７】その後、ｎ+ 層７上のゲート絶縁膜４を除
去してここにソース電極層８およびドレイン電極層９
を、またゲート電極５上にゲート電極層１０を形成する
（図１３）。そして、サイドウォール６を除去し（図１
４）、ゲート電極層１０ならびにソース電極層８および
ドレイン電極層９をマスクにしてたとえばＢをイオン注
入してｎ- 層１１の周辺にｐ+ のポケット層１２を形成
する（図１５）。最後に、図６に移行して、層間絶縁膜
１３ならびに配線層１５を形成する。
去してここにソース電極層８およびドレイン電極層９
を、またゲート電極５上にゲート電極層１０を形成する
（図１３）。そして、サイドウォール６を除去し（図１
４）、ゲート電極層１０ならびにソース電極層８および
ドレイン電極層９をマスクにしてたとえばＢをイオン注
入してｎ- 層１１の周辺にｐ+ のポケット層１２を形成
する（図１５）。最後に、図６に移行して、層間絶縁膜
１３ならびに配線層１５を形成する。
【００３８】このように、ｎ- 層１１を形成するための
イオン注入をゲート電極５形成後でサイドウォール６形
成前に行い、サイドウォール６除去後にはポケット層１
２を形成するためのイオン注入だけを行うようにしても
よい。なお、シリサイド１６を形成する実施例２におい
てもこの方法を採用することができる。この場合の全体
のフローは、図１→図１１→図１２→図１３→図７→図
８→図９→図１０で示される（但し、図７および図８に
おいてはゲート電極５近傍のｎ- 層１１が形成されてお
り、図１０においてはＢのみがイオン注入される）。
イオン注入をゲート電極５形成後でサイドウォール６形
成前に行い、サイドウォール６除去後にはポケット層１
２を形成するためのイオン注入だけを行うようにしても
よい。なお、シリサイド１６を形成する実施例２におい
てもこの方法を採用することができる。この場合の全体
のフローは、図１→図１１→図１２→図１３→図７→図
８→図９→図１０で示される（但し、図７および図８に
おいてはゲート電極５近傍のｎ- 層１１が形成されてお
り、図１０においてはＢのみがイオン注入される）。
【００３９】本実施例に示す半導体素子の形成方法によ
っても、ゲート電極５の近傍に位置するｎ- 層１１の周
辺にのみポケット層１２を形成することができる。
っても、ゲート電極５の近傍に位置するｎ- 層１１の周
辺にのみポケット層１２を形成することができる。
【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００４１】たとえば、本実施例においてはＬＤＤ構造
のｎＭＯＳが示されているが、これをｐＭＯＳとするこ
ともできる。さらに、ｎＭＯＳとｐＭＯＳとが組み合わ
せて構成されたＣ−ＭＯＳ(Complimentary-MOS) 、ある
いはバイポーラとＣ−ＭＯＳとが組み合わせて構成され
たＢｉＣ−ＭＯＳとすることもできる。
のｎＭＯＳが示されているが、これをｐＭＯＳとするこ
ともできる。さらに、ｎＭＯＳとｐＭＯＳとが組み合わ
せて構成されたＣ−ＭＯＳ(Complimentary-MOS) 、ある
いはバイポーラとＣ−ＭＯＳとが組み合わせて構成され
たＢｉＣ−ＭＯＳとすることもできる。
【００４２】また、ｎ+ 層７およびｎ- 層１１、ならび
にポケット層１２を形成するためのイオンはＡｓ，Ｐ，
Ｂに限定されるものではなく、他の種々のものを用いる
ことができる。
にポケット層１２を形成するためのイオンはＡｓ，Ｐ，
Ｂに限定されるものではなく、他の種々のものを用いる
ことができる。
【００４３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
【００４４】(1).すなわち、本発明による半導体素子の
形成技術によれば、サイドウォールを除去した後に、ゲ
ート電極層ならびにソース電極層およびドレイン電極層
をマスクにしてポケット層を形成するようにしているの
で、短チャネル効果を抑制するポケット層は高濃度拡散
層の周辺には形成されず、ゲート電極近傍の低濃度拡散
層の周辺にのみ形成される。
形成技術によれば、サイドウォールを除去した後に、ゲ
ート電極層ならびにソース電極層およびドレイン電極層
をマスクにしてポケット層を形成するようにしているの
で、短チャネル効果を抑制するポケット層は高濃度拡散
層の周辺には形成されず、ゲート電極近傍の低濃度拡散
層の周辺にのみ形成される。
【００４５】(2).これにより、ＬＤＤ構造を採用するこ
とのメリット（たとえば、ドレインの電界を緩和し、し
きい値電圧Ｖthの変動や相互コンダクタンスの劣化を防
止）およびポケット層を形成することのメリット（短チ
ャネル効果の抑制）を維持しつつ、高濃度拡散層におけ
る接合容量の増大が防止されて、形成された半導体素子
の高速化を図ることが可能になる。
とのメリット（たとえば、ドレインの電界を緩和し、し
きい値電圧Ｖthの変動や相互コンダクタンスの劣化を防
止）およびポケット層を形成することのメリット（短チ
ャネル効果の抑制）を維持しつつ、高濃度拡散層におけ
る接合容量の増大が防止されて、形成された半導体素子
の高速化を図ることが可能になる。
【００４６】(3).また、各電極層にシリサイドを形成す
れば、ソース／ドレイン領域のシート抵抗の増大による
相互コンダクタンスの劣化が防止され、低抵抗の半導体
素子を形成することができる。
れば、ソース／ドレイン領域のシート抵抗の増大による
相互コンダクタンスの劣化が防止され、低抵抗の半導体
素子を形成することができる。
【図１】本発明の実施例１による半導体素子の形成方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図２】図１に続く半導体素子の形成工程を示す断面図
である。
である。
【図３】図２に続く半導体素子の形成工程を示す断面図
である。
である。
【図４】図３に続く半導体素子の形成工程を示す断面図
である。
である。
【図５】図４に続く半導体素子の形成工程を示す断面図
である。
である。
【図６】図５に続く半導体素子の形成工程を示す断面図
である。
である。
【図７】本発明の実施例２による半導体素子の形成方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図８】図７に続く半導体素子の形成工程を示す断面図
である。
である。
【図９】図８に続く半導体素子の形成工程を示す断面図
である。
である。
【図１０】図９に続く半導体素子の形成工程を示す断面
図である。
図である。
【図１１】本発明の実施例３による半導体素子の形成方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図１２】図１１に続く半導体素子の形成工程を示す断
面図である。
面図である。
【図１３】図１２に続く半導体素子の形成工程を示す断
面図である。
面図である。
【図１４】図１３に続く半導体素子の形成工程を示す断
面図である。
面図である。
【図１５】図１４に続く半導体素子の形成工程を示す断
面図である。
面図である。
１ ｐ−ＷＥＬＬ（ｐ形半導体領域） ２ 半導体基板 ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ ゲート電極 ６ サイドウォール ７ ｎ+ 層（高濃度拡散層） ８ ソース電極層（第１電極層） ９ ドレイン電極層（第２電極層） １０ ゲート電極層 １１ ｎ- 層（低濃度拡散層） １２ ポケット層 １３ 層間絶縁膜 １４ コンタクトホール １５ 配線層 １６ シリサイド
Claims (6)
- 【請求項１】 所定の半導体領域とゲート絶縁膜および
このゲート絶縁膜上のゲート電極とが形成された半導体
基板を用意する工程と、 前記ゲート電極の両側にサイドウォールを形成する工程
と、 前記ゲート電極と前記サイドウォールとをマスクにして
高濃度拡散層を形成する工程と、 前記高濃度拡散層上の前記ゲート絶縁膜を除去して第１
および第２電極層を形成すると同時に前記ゲート電極上
にゲート電極層を形成する工程と、 前記サイドウォールを除去する工程と、 前記ゲート電極層ならびに前記第１および第２電極層を
マスクにして低濃度拡散層およびこの低濃度拡散層の周
辺にこれと逆導電形のポケット層を形成する工程とを有
することを特徴とする半導体素子の形成方法。 - 【請求項２】 所定の半導体領域とシリコンよりなるゲ
ート絶縁膜およびこのゲート絶縁膜上のゲート電極とが
形成された半導体基板を用意する工程と、 前記ゲート電極の両側に窒化シリコンよりなるサイドウ
ォールを形成する工程と、 前記ゲート電極と前記サイドウォールとをマスクにして
高濃度拡散層を形成する工程と、 前記高濃度拡散層上の前記ゲート絶縁膜を除去してシリ
コンよりなる第１および第２電極層を形成すると同時に
前記ゲート電極上に同じくシリコンよりなるゲート電極
層を形成する工程と、 前記ゲート電極層ならびに第１および第２電極層をシリ
サイド化する工程と、 前記サイドウォールを除去する工程と、 前記ゲート電極層ならびに第１および第２電極層をマス
クにして低濃度拡散層およびこの低濃度拡散層の周辺に
これと逆導電形のポケット層を形成する工程とを有する
ことを特徴とする半導体素子の形成方法。 - 【請求項３】 所定の半導体領域とゲート絶縁膜および
このゲート絶縁膜上のゲート電極とが形成された半導体
基板を用意する工程と、 前記ゲート電極をマスクにして低濃度拡散層を形成する
工程と、 前記ゲート電極の両側にサイドウォールを形成する工程
と、 前記ゲート電極と前記サイドウォールとをマスクにして
高濃度拡散層を形成する工程と、 前記高濃度拡散層上の前記ゲート絶縁膜を除去して第１
および第２電極層を形成すると同時に前記ゲート電極上
にゲート電極層を形成する工程と、 前記サイドウォールを除去する工程と、 前記ゲート電極層ならびに前記第１および第２電極層を
マスクにして前記低濃度拡散層の周辺にこれと逆導電形
のポケット層を形成する工程とを有することを特徴とす
る半導体素子の形成方法。 - 【請求項４】 所定の半導体領域とシリコンよりなるゲ
ート絶縁膜およびこのゲート絶縁膜上のゲート電極とが
形成された半導体基板を用意する工程と、 前記ゲート電極をマスクにして低濃度拡散層を形成する
工程と、 前記ゲート電極の両側に窒化シリコンよりなるサイドウ
ォールを形成する工程と、 前記ゲート電極と前記サイドウォールとをマスクにして
高濃度拡散層を形成する工程と、 前記高濃度拡散層上の前記ゲート絶縁膜を除去してシリ
コンよりなる第１および第２電極層を形成すると同時に
前記ゲート電極上に同じくシリコンよりなるゲート電極
層を形成する工程と、 前記ゲート電極層ならびに第１および第２電極層をシリ
サイド化する工程と、 前記サイドウォールを除去する工程と、 前記ゲート電極層ならびに第１および第２電極層をマス
クにして前記低濃度拡散層の周辺にこれと逆導電形のポ
ケット層を形成する工程とを有することを特徴とする半
導体素子の形成方法。 - 【請求項５】 請求項１または３記載の半導体素子の形
成方法において、前記サイドウォールは窒化シリコンよ
りなることを特徴とする半導体素子の形成方法。 - 【請求項６】 請求項１〜５の何れか一項に記載の半導
体素子の形成方法を用いて形成されたことを特徴とする
ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20589495A JPH0955500A (ja) | 1995-08-11 | 1995-08-11 | 半導体素子の形成方法およびその方法により形成されたｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20589495A JPH0955500A (ja) | 1995-08-11 | 1995-08-11 | 半導体素子の形成方法およびその方法により形成されたｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955500A true JPH0955500A (ja) | 1997-02-25 |
Family
ID=16514510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20589495A Pending JPH0955500A (ja) | 1995-08-11 | 1995-08-11 | 半導体素子の形成方法およびその方法により形成されたｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955500A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518136B2 (en) * | 2000-12-14 | 2003-02-11 | International Business Machines Corporation | Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication |
| KR100531105B1 (ko) * | 2003-07-23 | 2005-11-28 | 동부아남반도체 주식회사 | 반도체 소자 제조방법 |
| WO2020189472A1 (ja) * | 2019-03-20 | 2020-09-24 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法 |
-
1995
- 1995-08-11 JP JP20589495A patent/JPH0955500A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518136B2 (en) * | 2000-12-14 | 2003-02-11 | International Business Machines Corporation | Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication |
| US6743686B2 (en) | 2000-12-14 | 2004-06-01 | International Business Machines Corporation | Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication |
| KR100531105B1 (ko) * | 2003-07-23 | 2005-11-28 | 동부아남반도체 주식회사 | 반도체 소자 제조방법 |
| WO2020189472A1 (ja) * | 2019-03-20 | 2020-09-24 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法 |
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