JP2007180367A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 半導体装置に含まれるnチャネル絶縁ゲート型FETに於いては、Si層1上に形成されたSiC層2と、SiC層2上に形成されたゲート絶縁膜3と、ゲート絶縁膜3上に形成されたゲート電極4と、Si層1上に形成されたSiC層2のうちソース領域5及びドレイン領域6を覆う部分の上に形成されてSiに比較して格子定数が小さく且つSiCに近い格子定数をもつ物質で構成された層、即ち、3C−SiC層8とを備える。
【選択図】 図1
Description
(1)
Si層上に形成されたSiC層と、該SiC層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該Si層上に形成されたSiC層のうちソース領域及びドレイン領域を覆う部分の上に形成されてSiに比較して格子定数が小さく且つSiCに近い格子定数をもつ物質で構成された層とを備えたnチャネル絶縁ゲート型FETを含んでなることを特徴とするか、或いは、
(2)
Si層に於けるチャネル領域上方に形成されたSiC層と、該SiC層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備えたpチャネル絶縁ゲート型FETを含んでなることを特徴とするか、或いは、
(3)
前記(1)記載の半導体装置に含まれるnチャネル絶縁ゲート型FETを作製する工程に於いて、Siに比較して格子定数が小さく且つSiCに近い格子定数をもつ物質で構成された層を形成するに際して選択エピタキシャル成長法を適用して成膜することを特徴とするか、或いは、
(4)
前記(2)記載の半導体装置に含まれるpチャネル絶縁ゲート型FETを作製する工程に於いて、Si層に於けるチャネル領域上方にSiC層を形成するに際し、全面に形成されたSiC層をゲート絶縁膜、ゲート電極、サイドウォールの形成後にエッチングして作製することを特徴とする。
先ず、面方位が(100)であるSi基板上に3C−SiC層をエピタキシャル成長させて、Si/SiCヘテロ構造を形成する。次いで、ゲート絶縁膜、ゲート電極、サイドウォール絶縁膜を形成する。次いで、ソース及びドレインを形成する。次いで、n−MOSFETについてはソース及びドレインの上部にSiC層をエピタキシャル成長させる。また、p−MOSFETについてはソース及びドレイン上部に在るSiC層を除去する。最後に、層間絶縁膜及び電極を形成する。
そして、p−MOSFETに於いては、Siに生じた圧縮歪みにより、正孔の移動度が向上する。
(1)
低圧化学気相堆積(LPCVD:low pressure chemical vapour deposition)を適用することに依り、Si基板1上に3C−SiCからなるエピタキシャル成長層2を形成する(必要あれば、非特許文献3を参照。)。
次いで、例えば、STI(shallow trench isolation)法、或いは、LOCOS(local oxidation of silicon)法などを適用して素子分離(図示せず)を形成する。
次いで、イオン注入法を適用することに依り、nチャネルMOSFET形成予定領域に対して硼素(B)を、また、pチャネルMOSFET形成予定領域に対して砒素(As)をそれぞれ打ち込み、その後、熱処理に依る活性化を行なってウエル(図示せず)を形成する。
次いで、熱酸化法を適用することに依り、SiC層2上にSiO2 からなるゲート絶縁膜3を形成する。尚、SiO2 は、例えばHfO2 やSiONなどに代替することができる。
次いで、CVD法を適用することに依り、ゲート絶縁膜3上に多結晶Si膜を形成し、通常のレジストプロセス及びドライエッチング法を適用することに依り、多結晶Si膜をエッチングしてゲート電極4を形成する。
次いで、イオン注入法を適用することに依り、LDD構造の浅いソース領域5A及びドレイン領域6Aを形成する。ここで、注入する不純物は、n−MOSFETに対しては砒素を、また、p−MOSFETに対してはボロンを用いて良い。
次いで、CVD法を適用することに依り、全面にSiO2 膜を堆積し、エッチャントをCF4 とするドライエッチング法を適用することに依り、SiO2 膜の異方性エッチングを行なってサイドウォール7を形成する。
次いで、イオン注入法を適用することに依り、LDD構造に於ける深いソース領域5及びドレイン領域6を形成する。ここで、注入する不純物は、工程(6)で用いたものと同じである。このとき、同時にゲート電極4にも不純物が注入される。この後、注入された不純物を例えばRTA(rapid thermal annealing)法を適用してアニールすることで活性化する。
上記プロセスの実施後、n−MOSFETについては、選択エピタキシャル成長法を適用することに依り、ソース領域5上及びドレイン領域6上に不純物を添加した3C−SiC層8を成長させる。
p−MOSFETについては、ソース領域5上及びドレイン領域6上のSiC層2はエッチングにより除去する。
(11)
Si層上に形成されたSiC層と、
該SiC層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該Si層上に形成されたSiC層のうちソース領域及びドレイン領域を覆う部分の上に形成されてSiに比較して格子定数が小さく且つSiCに近い格子定数をもつ物質で構成された層とを備えたnチャネル絶縁ゲート型FET
を含んでなることを特徴とする半導体装置。
Si層に於けるチャネル領域上方に形成されたSiC層と、
該SiC層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極とを備えたpチャネル絶縁ゲート型FET
を含んでなることを特徴とする半導体装置。
Siに比較して格子定数が小さく且つSiCに近い格子定数をもつ物質で構成された層 が3C−SiC層であること
を特徴とする(付記1)記載の半導体装置。
Si層の面方位が(100)であって、且つ、該Si層上に形成されたSiC層が3C−SiCからなり、該Si層を構成する結晶の<110>方向にnチャネル絶縁ゲート型FET或いはpチャネル絶縁ゲート型FETのチャネルが設定されてなること
を特徴とする(付記1)或いは(付記2)記載の半導体装置。
ソース領域及びドレイン領域がSiに比較して大きい格子定数を有する物質で構成されてなるpチャネル絶縁ゲート型FET
を含んで成ることを特徴とする(付記2)記載の半導体装置。
ソース領域及びドレイン領域がSiGeで構成されてなるpチャネル絶縁ゲート型FET
を含んでなることを特徴とする(付記2)記載の半導体装置。
(付記1)記載の半導体装置に於けるnチャネル絶縁ゲート型FET及び(付記2)記載の半導体装置に於けるpチャネル絶縁ゲート型FETが同じSi層に於ける異なる領域に別個に形成されてCMOS回路を成していること
を特徴とする半導体装置。
Si層上に形成されたSiC層の少なくとも表面に不純物が添加されてなること を特徴とする(付記1)乃至(付記7)の何れか1記載の半導体装置。
Si層上に形成されたSiC層の少なくとも表面に不純物が添加され且つその表面にショットキゲート電極が形成されたショットキゲート型FET
を含んでなることを特徴とする(付記1)乃至(付記8)の何れか1記載の半導体装置。
Si層上に形成されると共に少なくとも表面に不純物が添加されたSiC層の一部を除去して凹所を形成し、該凹所にショットキゲート電極を形成したnチャネルショットキゲート型FET
を含んでなることを特徴とする(付記9)或いは(付記10)記載の半導体装置。
(付記9)記載の半導体装置に於けるショットキゲート型FET及び(付記10)記載の半導体装置に於けるnチャネルショットキゲート型FETが同じSi層に於ける異なる領域に別個に形成されてCMOS回路を成していること
を特徴とする半導体装置。
Si層が絶縁体上に在ること
を特徴とする(付記1)乃至(付記11)の何れか1記載の半導体装置。
(付記1)記載の半導体装置に含まれるnチャネル絶縁ゲート型FETを作製する工程に於いて、
Siに比較して格子定数が小さく且つSiCに近い格子定数をもつ物質で構成された層を形成するに際して選択エピタキシャル成長法を適用して成膜すること を特徴とする半導体装置の製造方法。
(付記2)記載の半導体装置に含まれるpチャネル絶縁ゲート型FETを作製する工程に於いて、
Si層に於けるチャネル領域上方にSiC層を形成するに際し、全面に形成されたSiC層をゲート絶縁膜、ゲート電極、サイドウォールの形成後にエッチングして作製すること
を特徴とする半導体装置の製造方法。
2 3C−SiC層
3 ゲート絶縁膜
4 ゲート電極
5 LDD構造に於ける深いソース領域
5A LDD構造に於ける浅いソース領域
6 LDD構造に於ける深いドレイン領域
6A LDD構造に於ける浅いドレイン領域
7 サイドウォール
8 3C−SiC層
Claims (5)
- Si層上に形成されたSiC層と、
該SiC層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該Si層上に形成されたSiC層のうちソース領域及びドレイン領域を覆う部分の上に形成されてSiに比較して格子定数が小さく且つSiCに近い格子定数をもつ物質で構成された層とを備えたnチャネル絶縁ゲート型FET
を含んでなることを特徴とする半導体装置。 - Si層に於けるチャネル領域上方に形成されたSiC層と、
該SiC層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極とを備えたpチャネル絶縁ゲート型FET
を含んでなることを特徴とする半導体装置。 - 請求項1記載の半導体装置に於けるnチャネル絶縁ゲート型FET及び請求項2記載の半導体装置に於けるpチャネル絶縁ゲート型FETが同じSi層に於ける異なる領域に別個に形成されてCMOS回路を成していること
を特徴とする半導体装置。 - 請求項1記載の半導体装置に含まれるnチャネル絶縁ゲート型FETを作製する工程に於いて、
Siに比較して格子定数が小さく且つSiCに近い格子定数をもつ物質で構成された層を形成するに際して選択エピタキシャル成長法を適用して成膜すること を特徴とする半導体装置の製造方法。 - 請求項2記載の半導体装置に含まれるpチャネル絶縁ゲート型FETを作製する工程に於いて、
Si層に於けるチャネル領域上方にSiC層を形成するに際し、全面に形成されたSiC層をゲート絶縁膜、ゲート電極、サイドウォールの形成後にエッチングして作製すること
を特徴とする半導体装置の製造方法。
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---|---|---|---|---|
WO2010079544A1 (ja) * | 2009-01-08 | 2010-07-15 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02207572A (ja) * | 1989-01-11 | 1990-08-17 | Internatl Business Mach Corp <Ibm> | 半導体デバイス |
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2005
- 2005-12-28 JP JP2005378761A patent/JP4808494B2/ja not_active Expired - Fee Related
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