KR101443890B1 - 낮은 콘택 저항을 나타내는 ｍｏｓ 구조 및 이를 제조하는 방법 - Google Patents

낮은 콘택 저항을 나타내는 ｍｏｓ 구조 및 이를 제조하는 방법 Download PDF

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Abstract

낮은 콘택 저항을 나타내는 MOS 구조(100, 200) 및 이러한 MOS 구조를 제조하는 방법이 제공된다. 하나의 방법에서, 반도체 기판(106)이 제공되며 그리고 게이트 스택(146)이 반도체 기판 상에 제조된다. 불순물 도핑 영역(116)이 게이트 스택에 정렬되어 반도체 기판 내에 형성된다. 불순물 도핑 영역으로부터 연장되는 인접한 콘택 핀들(186)이 제작되며 그리고 금속 실리사이드층(126)이 상기 콘택 핀 상에 형성된다. 금속 실리사이드층의 적어도 일부분 또는 상기 콘택 핀들 중 적어도 하나에 대해 콘택(122)이 제조된다.

Description

낮은 콘택 저항을 나타내는 ＭＯＳ 구조 및 이를 제조하는 방법{MOS STRUCTURES THAT EXHIBIT LOWER CONTACT RESISTANCE AND METHODS FOR FABRICATING THE SAME}
일반적으로 본 발명은 모스(MOS) 구조 및 모스 구조를 제조하는 방법에 관한 것이며, 좀더 상세하게는 낮은 콘택 저항을 나타내는 모스 구조 및 이를 제조하는 방법에 관한 것이다.
오늘날 대다수의 집적회로(IC)들은 상호연결된 다수의 전계 효과 트랜지스터(FET) 혹은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET 또는 MOS 트랜지스터)를 이용하여 구현된다. MOS 트랜지스터는 반도체 기판 위에 형성되는 제어 전극으로서의 게이트 전극과 반도체 기판 내에 형성되며 서로 이격되어 있는 소스 영역 및 드레인 영역을 포함하는바, 소스 영역과 드레인 영역 사이에서 전류가 흐를 수 있다. 게이트 전극에 인가되는 제어 전압은, 반도체 기판 내의 채널을 통해 흐르는 전류를 제어하는바, 채널은 소스 영역과 드레인 영역 사이 및 게이트 전극 아래의 반도체 기판 내에 위치한다.
MOS 트랜지스터는 전도성 콘택을 통해서 액세스되는바, 전도성 콘택은 2개의 MOS 트랜지스터들의 게이트 전극들 사이에 있는 소스/드레인 영역 상에 형성되는 것이 전형적이다. 일반적으로, 전도성 콘택은 소스/드레인 영역 위에 절연층을 증착하고 그리고 상기 절연층 내에 콘택 개구부를 식각함으로써 형성된다. 통상적으로 티타늄 질화물 및/또는 다른 금속들 및 합금들로 이루어진 얇은 배리어층이 상기 콘택 개구부 내에 증착되며 이후 상기 개구부는 화학기상증착된 텅스텐층으로 충전된다.
하나의 IC 칩 상에 보다 더 많은 회로들을 형성하고자 하는 계속된 경향이 존재한다. 더 많은 양의 회로들을 형성하기 위해서는, 회로 내의 개별 디바이스들 각각의 사이즈 및 디바이스 소자들 사이의 사이즈와 간격이 감소되어야만 한다. 하지만, 집적된 반도체 디바이스들을 계속해서 축소할 수 없게 하는 제한 요소들 중 하나는, MOS 트랜지스터의 소스 영역과 드레인 영역과 같은 도핑된 영역에 대한 콘택 저항이다. 디바이스 사이즈가 감소함에 따라, 콘택의 폭도 감소한다. 콘택의 폭이 감소함에 따라, 콘택의 저항은 지속적으로 더 커진다. 또한, 콘택의 저항이 증가함에 따라, 디바이스의 구동 전류가 감소하며 이는 따라서 디바이스의 성능에 악영향을 미친다.
결과적으로, 낮은 콘택 저항을 나타내는 MOS 구조를 제공하는 것이 바람직하다. 또한, 낮은 콘택 저항을 나타내는 MOS 구조를 제조하는 방법을 제공하는 것이 바람직하다. 또한, 본 발명의 다른 장점들 및 특징들은 첨부된 도면들과 본 발명의 배경기술 부분과 함께, 후술될 발명의 상세한 설명과 첨부된 청구항들로부터 명백해질 것이다.
본 발명의 예시적인 실시예에 따라 MOS 구조를 제조하는 방법이 제공된다. 상기 방법은, 반도체 기판을 제공하는 단계와 상기 반도체 기판 상에 게이트 스택을 형성하는 단계를 포함한다. 불순물 도핑 영역이 게이트 스택에 정렬되어 반도체 기판 내에 형성된다. 인접한 콘택 핀들(fins)이 상기 불순물 도핑 영역으로부터 연장되어 형성되며 그리고 상기 콘택 핀 상에 금속 실리사이드층이 형성된다. 하나 이상의 콘택 핀 상의 금속 실리사이드층의 적어도 일부에 대해 콘택이 형성된다.
본 발명의 다른 예시적인 실시예에 따라 MOS 구조를 제조하는 방법이 제공된다. 상기 방법은, 반도체 기판을 제공하는 단계와 상기 반도체 기판 상에 게이트 스택을 형성하는 단계를 포함한다. 상기 게이트 스택을 마스크로 이용하여, 게이트 스택에 근접하게 배치된 반도체 물질 내에 불순물 도판트들이 임플란트된다. 상기 반도체 물질은 제 1 표면을 갖는다. 상기 반도체 물질이 트렌치 내에서 트렌치 표면을 갖도록 상기 반도체 물질 내에 트렌치가 식각된다. 반도체 물질의 제 1 표면 상에 그리고 트렌치 표면 상에 금속 실리사이드층이 형성된다. 제 1 표면 상의 금속 실리사이드층의 적어도 일부 및 트렌치 표면 상의 금속 실리사이드층의 적어도 일부에 대해 콘택(122)이 형성된다.
본 발명의 예시적인 실시예에 따른 MOS 구조가 제공된다. 상기 MOS 구조는, 반도체 기판, 상기 반도체 기판 상에 형성된 게이트 스택, 및 상기 게이트 스택에 정렬되어 반도체 기판 내에 형성된 불순물 도핑 영역을 포함한다. 2개의 인접한 콘택 핀들(fins)이 상기 불순물 도핑 영역 상에 형성되며 그리고 상기 2개의 인접한 콘택 핀들(fins) 위에 금속 실리사이드층이 형성된다. 상기 2개의 인접한 콘택 핀들 중 적어도 하나의 콘택 핀의 적어도 하나의 측벽들 상의 금속 실리사이드층의 적어도 일부에 대해 전도성 콘택이 형성된다. 상기 전도성 콘택은 2개의 인접한 콘택 핀들 중 적어도 하나를 통하여 상기 게이트 스택과 전기적으로 도통된다.
본 발명의 다른 예시적인 실시예에 따른 MOS 구조가 제공된다. 상기 MOS 구조는, 반도체 기판, 상기 반도체 기판 상에 형성된 게이트 스택, 및 상기 게이트 스택에 근접하게 배치된 불순물 도핑 반도체 물질을 포함한다. 상기 불순물 도핑 반도체 물질은 제 1 표면을 갖는다. 트렌치가 상기 불순물 도핑 반도체 물질 내에 적어도 부분적으로 배치된다. 상기 불순물 도핑 반도체 물질은 상기 트렌치 내에서 트렌치 표면을 갖는다. 금속 실리사이드층이 상기 제 1 표면 및 상기 트렌치 표면 상에 형성되며 그리고 상기 제 1 표면 상의 상기 금속 실리사이드층의 적어도 일부 및 상기 트렌치 표면 상의 상기 금속 실리사이드층의 적어도 일부에 대해 전도성 콘택이 연장된다.
이하에서 첨부된 도면들을 참고하여 본 발명이 설명될 것인바, 도면들에서 유사한 도면부호들은 유사한 구성요소를 나타낸다.
도1 내지 도20은 본 발명의 예시적인 실시에에 따라 MOS 구조를 제조하는 방법을 도시한 단면도이다.
도21 내지 도25는 본 발명의 다른 예시적인 실시에에 따라 MOS 구조를 제조하는 방법을 도시한 단면도이다.
도26은 본 발명의 또 다른 예시적인 실시에에 따라 MOS 구조를 제조하는 방법을 도시한 단면도이다.
도27은 본 발명의 또 다른 예시적인 실시에에 따라 MOS 구조를 제조하는 방법을 도시한 단면도이다.
도28은 2개의 MOS 트랜지스터들 및 이들과 전기적으로 통신하는 전도성 콘택을 갖는 종래기술에 따른 MOS 구조의 단면도이다.
다음에 설명되는 본 발명의 상세한 설명은 그 성질상 단지 예시적인 것일 뿐이며 본 발명 혹은 본 발명의 응용예 및 사용예들을 제한하도록 의도된 것은 아니다. 또한, 전술한 바와 같은 본 발명의 배경기술 부분 또는 다음에 설명된 발명의 상세한 설명에서 제공되는 임의의 이론에 얽매일 의도도 존재하지 않는다.
도16은 본 발명의 예시적인 일실시예에 따른 MOS 구조(100)의 단면도이다. MOS 구조(100)는 제 1 MOS 트랜지스터(102)와 제 2 MOS 트랜지스터(104)를 갖고 있는 것으로 도시된다. 비록, "MOS 트랜지스터" 라는 용어가 금속 게이트 전극 및 산화물 게이트 절연체를 갖는 디바이스를 지칭하는데 적합한 것이긴 하지만, 본 명세서에서 상기 용어는 게이트 절연체(산화물 또는 다른 절연체) 위에 위치한 전도성 게이트 전극(금속 또는 다른 전도성 물질)을 갖는 임의의 반도체 디바이스를 지칭하는데 이용될 것이며, 여기서 게이트 절연체는 반도체 기판 위에 위치한다. MOS 트랜지스터(102, 104)는 PMOS 트랜지스터 혹은 NMOS 트랜지스터가 될 수 있다. 비록, 반도체 디바이스(100)가 오직 2개의 MOS 트랜지스터만으로 예시되어 있지만, 반도체 디바이스(100)는 임의 개수의 NMOS 트랜지스터 및/또는 PMOS 트랜지스터들을 가질 수 있다. 해당 기술분야의 당업자라면, 원하는 회로 기능을 구현하기 위해서 상기 디바이스(100)가 매우 많은 개수의 이러한 트랜지스터들을 포함할 수 있다는 점을 능히 이해할 것이다.
MOS 트랜지스터(102, 104)는 반도체 기판(106) 상에 제조되는바, 반도체 기판은 예시된 바와 같이 벌크 실리콘 웨이퍼가 될 수도 있으며 혹은 절연 기판 상의 얇은 실리콘층(SOI)이 될 수도 있다. 반도체 기판(106)의 적어도 일부분(108)는 NMOS 트랜지스터의 제작을 위해 P-형 전도도-결정 불순물들로 도핑되며 혹은 PMOS 트랜지스터의 제작을 위해 N-형 전도도-결정 불순물들로 도핑된다. 상기 부분(108)은 예컨대, 붕소 또는 비소와 같은 도판트 이온들의 임플랜테이션 및 후속 열처리에 의해서 불순물 도핑될 수 있다.
MOS 트랜지스터(102, 104)는 반도체 기판(106)의 표면(112)에 형성된 게이트 절연체(110)를 각각 포함한다. 게이트 전극(114)은 게이트 절연체(110) 위에 형성된다. 게이트 전극(114)은 다결정 실리콘 또는 다른 전도성 물질(가령, 금속)으로 형성될 수 있다. 소스 및 드레인 확장부(116)와 깊은 소스 및 드레인 영역(118)은 실리콘 기판(106) 내에 위치하며, 이들은 게이트 전극(114) 아래의 실리콘 기판(106) 내에 위치한 채널 영역(120)에 의해서 분리된다.
또한, MOS 구조(100)는 유전체층(124) 내에 형성된 전도성 콘택(122)을 포함하는바, 유전체층(124)은 MOS 트랜지스터(102, 104) 위에 놓여진다. 전도성 콘택(122)은 금속 실리사이드층(126) 상에 형성되며 금속 실리사이드층(126)과 전기적으로 도통되는바, 금속 실리사이드층(126)은 금속 실리사이드층(126)과 전도성 콘택(122) 사이의 계면을 증가시키는 소정 피처(feature) 상에 적어도 부분적으로 형성된다. 본 실시예에서, 상기 피처는 인접하여 형성된 2개의 독립형(stand alone) 콘택 핀(fin)(186)으로 구성된다. 콘택 핀(186)은 기판(106)의 표면(112) 상에 형성되며 그리고 화살표(136)로 표시된 바와 같은 높이로 표면(112)으로부터 돌출(또는 확장)된다. 도28은 반도체 기판(106)의 표면(112) 상에 금속 실리사이드층(126)이 형성되어 있는 통상적인 MOS 구조에 대한 단면도이다. 도16과 도28을 참조하면, 비록 화살표(134)로 표시된 콘택(122)의 폭이 작을 수도 있지만, 콘택 핀(186)과 그 위에 형성된 금속 실리사이드층(126)은 콘택(122)과의 계면(130)(도16)을 제공하는바, 상기 계면(130)(도16)은, 콘택 핀(186)이 없는 경우에 금속 실리사이드층(126)이 놓여지는 기판(106)의 표면(112) 부분의 계면(132)(도28)보다 크다. 특히, 계면(132)은 콘택의 폭 W(134)에 길이 L(미도시)를 곱한 값인 면적 즉, W(134) × L, 을 갖는다. 이와 달리, 본 발명의 일실시예에서 상기 계면(130)은, 핀(186)의 높이(H : 136)를 4배한 값과 폭 W(134)을 합산한 값에 길이(L)를 곱한 만큼의 면적 즉, L×(W(134) + 4H(136)), 을 갖는다. 계면의 표면적의 증가는 전도성 콘택(122)과 소스/드레인 영역(118) 사이의 콘택 저항을 감소시키며 따라서 디바이스의 성능이 향상될 수 있다.
도1 내지 도16은 본 발명의 예시적인 일실시예에 따라 가령, 도16의 MOS 구조(100)와 같은 MOS 구조를 형성하는 방법을 예시한 단면도이다. MOS 소자의 제조에 있어, 많은 단계들이 공지되어 있으며 따라서 설명의 간략화를 위해서 통상적인 많은 단계들은, 본 명세서에서 간략하게만 언급되거나 혹은 널리 공지된 공정 세부사항들을 제공함이 없이 전부 생략될 것이다.
이제 도1을 참조하면, 상기 방법은 반도체 기판(106)을 덮는 게이트 절연물질(140)을 형성함으로써 시작된다. 반도체 기판은 실리콘 기판인 것이 바람직하며 여기서, "실리콘 기판" 이라는 용어는 반도체 산업에서 통상적으로 이용되는 비교적 순수한 실리콘 물질 뿐만 아니라 게르마늄, 탄소 등등과 같은 다른 성분들과 혼합된 실리콘을 포괄하도록 사용된다. 대안적으로, 반도체 기판은 게르마늄, 갈륨 비소, 또는 다른 반도체 물질이 될 수도 있다. 이하에서, 상기 반도체 기판은 편의를 위해서 실리콘 기판으로서 지칭될 것이지만 이에 한정되는 것은 아니다. 실리콘 기판은 벌크 실리콘 웨이퍼가 될 수도 있으며, 또는 캐리어 웨이퍼에 의해 지지되는 절연층 상의 얇은 실리콘층(통상적으로는 실리콘-온-인슐레이터, SOI 라고 지칭됨)이 될 수도 있다. 실리콘 기판의 적어도 일부는, 예컨대, P-채널 트랜지스터(PMOS)와 N-채널 트랜지스터(NMOS)를 각각 제조하기 위해 N-형 웰 영역과 P형 웰 영역을 형성함으로써, 불순물 도핑될 수 있다.
통상적인 공정에서, 게이트 절연물질층(140)은 열 성장된 실리콘 이산화물층이 될 수 있으며 혹은, 대안적으로는(예시된 바와 같이) 실리콘 산화물, 실리콘 질화물 등등과 같은 증착된 절연체가 될 수도 있다. 증착된 절연체는 예를 들어, 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD) 또는 플라즈마 강화 화학기상증착법(PECVD)으로 증착될 수 있다. 게이트 절연층(140)은 약 1-10nm의 두께를 갖는 것이 바람직하지만, 그 실제 두께는 구현되는 회로의 트랜지스터 응용예에 기초하여 결정될 수 있다.
게이트 전극물질(142)의 층이 게이트 절연물(140) 위에 형성된다. 본 발명의 일실시예에 따르면, 게이트 전극물질은 다결정 실리콘이다. 다결정 실리콘층은, 비도핑 다결정 실리콘이 증착되고 이후 이온 임플란트에 의해 불순물 도핑되는 것이 바람직하다. 다결정 실리콘은 실란(silane)의 수소환원에 의해 LPCVD법으로 증착될 수 있다. 실리콘 질화물, 실리콘 산화질화물과 같은 하드 마스크 물질층(144)이 다결정 실리콘의 표면 상에 형성될 수 있다. 하드 마스크 물질은 또한, LPCVD법에 의해서 약 50nm 정도의 두께로 증착될 수 있다. 대안적으로는, 하드 마스크 물질 대신에 포토레지스트가 다결정 실리콘의 표면 위에 형성될 수도 있음을 유의해야 한다.
하드 마스크층(144)은 포토리소그래픽하게 패터닝되며 그리고 그 하부의 게이트 전극물질층(142), 게이트 절연물질층(140)이 식각되어 게이트 스택(146)을 형성하는바, 각각의 게이트 스택은 도2에 도시된 바와 같이 게이트 절연체(110)와 게이트 전극(114)을 갖는다. 다결정 실리콘은 예컨대, Cl- 또는 HBr/O2 화학제를 이용한 반응성 이온 에칭법(RIE)에 의해서 원하는 패턴으로 식각될 수 있으며 그리고 하드 마스크와 게이트 절연물질은 예컨대 CHF3, CF4 또는 SF6 화학제를 이용한 반응성 이온 에칭법(RIE)에 의해서 식각될 수 있다. 고온의 산화 분위기에 게이트 전극(114)을 노출시킴으로써 게이트 스택(146)의 측벽(150) 부근에 재산화 측벽 스페이서(148)가 형성된다. 상기 재산화 측벽 스페이서(148)는 예를 들어, 약 3~4 nm 정도의 두께를 갖는다. 재산화 측벽 스페이서(148)를 형성하는 동안에, 기판(106) 표면(112)의 노출된 부분(138)도 또한 산화될 것이다.
재산화 측벽 스페이서(148)의 형성 이후에, 유전물질의 블랭킷층(152)이 도3에 도시된 바와 같이 MOS 구조(100) 위에 형성된다. 상기 유전물질층은 예컨대 실리콘 이산화물을 포함할 수 있다. 유전물질층(152)은 전술한 바와 같이 이방성으로 식각되어, 옵셋 스페이서라고 지칭되는 제 2 스페이서(154)를 형성하는바, 제 2 스페이서(154)는 도4에 도시된 바와 같이 재산화 측벽 스페이서(148)에 인접하게 형성된다. 이 시점에서, 기판(106)의 산화된 부분(138)이 또한 제거될 수도 있다. 상기 옵셋 스페이서는 예를 들어, 약 10~20 nm 정도의 두께를 갖는다. 재산화 스페이서(148)와 옵셋 스페이서(154)는 게이트 스택(146)과 함께, 소스 및 드레인 확장부(116)를 형성하기 위한 이온 주입 마스크로서 이용된다. 게이트 스택(146)과 스페이서들(148, 154)을 이온 주입 마스크로서 이용함에 따라, 소스 및 드레인 확장부는 게이트 스택 및 스페이서에 자기정렬된다. 소스 및 드레인 확장부는, 예컨대, 화살표(156)로 예시된 도판트 이온들의 이온 주입 및 후속 열 어닐링과 같은 공지의 방법으로 실리콘 기판(106)을 적절히 불순물 도핑함으로써 형성될 수 있다. N-채널 MOS 트랜지스터의 경우, 소스 및 드레인 확장부(116)는 비록, 인 이온이 또한 이용될 수도 있지만, 비소 이온을 이온주입함에 의해 형성되는 것이 바람직하다. P-채널 MOS 트랜지스터의 경우, 소스 및 드레인 확장부는 붕소 이온을 이온주입함에 의해 형성되는 것이 바람직하다.
도5를 참조하면, 가령, 실리콘 질화물 또는 실리콘 산화질화물과 같은 유전물질의 블랭킷층(158)이 MOS 구조(100) 위에 형성된다. 이어서, 유전물질층(158)은 예컨대 CHF3, CF4 또는 SF6 화학제를 이용하는 반응성 이온 에칭법(RIE) 등에 의해 이방성으로 식각되어, 도6에 도시된 바와 같이 옵셋 스페이서(154)에 인접하여 형성되는 추가 스페이서(160)를 형성한다. 비록, 게이트 스택(146)이 재산화 측벽 스페이서(148), 옵셋 스페이서(154), 및 추가 스페이서(160)를 구비하는 것으로 예시되어 있지만, 상기 게이트 스택(146)은 원하는 회로 응용예 또는 회로 설계에 적합한 임의의 구성을 갖는 임의 개수의 스페이서들을 가질 수도 있다.
도7을 참조하면, 바람직하게는 실리콘 이산화물층인 유전물질의 블랭킷층(164)이 MOS 구조(100) 위에 형성된다. 유전물질층(164)은 예컨대 약 20~50nm 정도의 두께로 형성된다. 게이트 스택(146)을 마스킹하고 그리고 소스 및 드레인 확장부(116) 위에 있는 반도체 기판(106)의 표면(112) 상에 형성된 유전물질층(164)의 소정부분(168)을 노출시키기 위하여 포토레지스트층(166)이 형성 및 패터닝된다. 이후, 유전물질층(164)의 노출된 부분(168)은 예컨대 CHF3, CF4 또는 SF6 화학제를 이용하는 반응성 이온 에칭법(RIE) 등에 의한 식각으로 제거되어, 도8에 도시된 바와 같이 반도체 기판(106)의 표면(112)을 노출시킨다. 이후, 포토레지스트는 통상적인 방법으로 제거될 수 있다.
다음으로, 본 발명의 일실시예에 따르면, 도9에 도시된 바와 같이, 노출된 실리콘 표면(112) 상에 실리콘층(170)이 에피택셜 성장된다. 에피택셜 실리콘층(170)은, HCl의 존재하에서 실란(SiH4) 또는 디클로로실란(SiH2Cl2)의 환원에 의해서 성장될 수 있다. 염소(chlorine) 소스의 존재는 성장의 선택성을 촉진하는바 즉, 실리콘 이산화물(164) 상에서와 달리, 노출된 실리콘 표면(112) 상에서 에피택셜 실리콘의 성장을 우선적으로 촉진시킨다. 에피택셜 실리콘층(170)은 비교적 순수한 실리콘 물질로 구성될 수도 있으며 또는 게르마늄, 탄소 등등의 다른 성분들과 혼합된 실리콘을 포함할 수도 있다. 에피택셜 실리콘층(170)은 특정한 디바이스 설계 혹은 디바이스 응용예에 적합한 임의의 두께로 성장될 수 있다. 예시적인 일실시예에서, 에피택셜 실리콘층(170)은 약 10 ~ 50nm 정도의 두께로 성장된다.
도10을 참조하면 본 발명의 예시적인 일실시예에서, 실리콘층(170)의 에피택셜 성장 이후에, 게이트 스택(146), 재산화 측벽 스페이서(148), 옵셋 스페이서(154), 추가 스페이서(160) 및 유전물질층(164)이, 실리콘 기판(106) 내에 소스 및 드레인 영역(118)을 형성하기 위한 이온주입 마스크로서 이용되는바, 따라서, MOS 트랜지스터(102, 104)가 형성된다. 소스 및 드레인 영역은, 예컨대, 화살표(162)로 표시된 바와 같은 도판트 이온들이 이온 주입 공정 및 후속 열 어닐링 공정과 같은 공지의 방법으로 실리콘 기판(106)을 적절히 불순물 도핑함으로써 형성될 수 있다. N-채널 MOS 트랜지스터의 경우, 소스 및 드레인 영역(118)은 비록, 인 이온이 또한 이용될 수도 있지만, 비소 이온을 이온주입함에 의해 형성되는 것이 바람직하다. P-채널 MOS 트랜지스터의 경우, 소스 및 드레인 영역(118)은 붕소 이온을 이온주입함에 의해 형성되는 것이 바람직하다. 소스 및 드레인 영역(118)을 형성하는 동안에, 도판트 이온들(162)의 이온주입에 의해서 에피택셜 실리콘층(170)도 또한 불순물 도핑된다.
다음과 같은 점을 유의해야 하는바, 전술한 방법에서는 에피택셜 실리콘층(170)이 성장되기 이전에 소스 및 드레인 확장부(116)가 형성되며 그리고 에피택셜 실리콘층(170)이 성장된 이후에 소스 및 드레인 영역(118)이 형성되는 것으로 예시되어 있지만, 가령, 열 예산(thermal budget)이 충분히 작은 경우에는, 이들 확장부(116)와 영역(118) 모두가 도17 내지 도20에 도시된 바와 같이 에피택셜 실리콘층이 성장된 이후에 형성될 수도 있다. 본 발명의 예시적인 일실시예에 따르면, 도2에 도시된 바와 같이 재산화 측벽 스페이서(148)가 형성된 이후에, 예컨대, 실리콘 이산화물과 같은 유전물질의 블랭킷층(미도시)이 MOS 구조(100) 위에 형성된다. 상기 유전물질층 상에는 포토레지스트(미도시)가 형성 및 패터닝되며 그리고 유전물질층이 전술한 바와 같이 식각되는바, 이는 도17에 도시된 바와 같이, 게이트 스택(146) 사이의 기판(106)을 노출시키며 그리고 재산화 측벽 스페이서(148)에 인접하고 있는 사용후제거가능한(disposable : 이하에서는 '사용후제거가능한' 또는 '디스포저블' 이라 한다) 스페이서층(190)을 형성하기 위한 것이다. 상기 사용후제거가능한 스페이서층(190)은 옵셋 스페이서(154)의 두께와 이에 인접한 추가 스페이서(160)의 두께를 합한 것과 실질적으로 동일한 두께를 갖는다. 이후, 노출된 반도체 기판(106)이 예컨대, HBr/O2 및 Cl 화학제를 이용한 RIE에 의해 식각되어 트렌치(192)가 형성된다. 예시적인 실시예에서, 상기 트렌치는 약 30 ~ 50nm의 깊이를 갖는다.
트렌치(192)를 형성한 다음에, 실리콘층(194)이 도18에 예시된 바와 같이 트렌치(192) 내에 에피택셜 성장된다. 에피택셜 실리콘층(194)은, 예를 들어, 에피택셜 실리콘층(170)의 성장에 관하여 앞서 언급된 바와 같은 공정에 의해서 성장될 수 있다. 에피택셜 실리콘층(194)은, 비교적 순수한 실리콘 물질로 구성될 수도 있으며 또는 반도체 기판(106) 내에 스트레스를 도입하기 위하여 게르마늄, 탄소 등등의 다른 성분들이 혼합된 실리콘을 포함할 수도 있다. 에피택셜 실리콘층(194)은 특정한 디바이스 설계 혹은 디바이스 응용예에 적합한 임의의 두께로 성장될 수 있다. 예시적인 일실시예에서, 에피택셜 실리콘층(194)은 예컨대, 약 40 ~ 70nm 정도의 두께로 성장된다. 사용후제거가능한 스페이서층(190)은 예컨대, CHF3, CF4 또는 SF6 화학제를 이용하는 반응성 이온 에칭법(RIE) 등에 의해서 제거되거나 혹은 희석 HF와 같은 습식 식각제를 이용하여 제거되어, 기판(106)의 일부분을 노출시킨다. 도19를 참조하면, 이후 옵셋 스페이서(154)가 전술한 바와 같이 형성될 수 있다. 옵셋 스페이서(154)의 형성 이후, 재산화 측벽 스페이서(148)와 옵셋 스페이서(154)는 게이트 스택(146)과 함께, 에피택셜 실리콘층(194)과 기판(106)의 노출된 부분 내에 소스/드레인 확장부(116)를 형성하기 위한 이온주입 마스크로 이용된다. 게이트 스택(146)과 스페이서들(148, 154)을 이온주입 마스크로 이용함으로써, 상기 소스 및 드레인 확장부는 게이트 스택 및 스페이서들에게 자기정렬된다. 소스 및 드레인 확장부는 도판트 이온들(156)의 이온주입과 같은 전술한 공정들을 이용하여 형성될 수도 있다.
도20을 참조하면, 소스 및 드레인 확장부(116)의 형성 이후에, 스페이서(190)의 제거로 인해 생성된 갭(gap)을 채우기 위하여, 추가 스페이서(160)가 전술한 바와 같이 제조될 수 있다. 후술되는 바와 같이, 이 실시예에서는 유전체층(164)이 필요하지 않는데, 이는 에피택셜 실리콘이 게이트 전극(114) 상에서 성장하는 것을 방지하는데 사용후제거가능한 스페이서층(190)이 이용되기 때문이다. 게이트 스택(146), 재산화 측벽 스페이서(148), 옵셋 스페이서(154), 및 추가 스페이서(160)는, 에피택셜 실리콘층(194) 및 실리콘 기판(106) 내에 깊은 소스 및 드레인 영역(118)을 형성하기 위한 이온주입 마스크로 이용되는바, 따라서 MOS 트랜지스터(102, 104)가 형성된다. 소스 및 드레인 영역은, 가령, 도판트들(162)의 이온주입에 의해서 전술한 바와 같이 제조될 수 있다. 또한, 소스/드레인 확장부와 소스/드레인 영역 둘다는, 상기 방법의 다양한 제조 단계들 전후에서 형성될 수 있다는 점을 유의해야 한다. 비록, 에피택셜 실리콘층이 성장된 이후에 에피택셜 실리콘층 내에 도판트 이온들을 이온주입하는 것이 바람직할 수도 있지만, 예를 들어, 소스/드레인 확장부와 소스/드레인 영역 둘다는 에피택셜 실리콘층의 성장 이전에 형성될 수도 있다.
소스/드레인 확장부와 영역이 언제 형성되는지에 관계없이, 본 발명의 일실시예에 따르면, 이후 상기 방법에서는 바람직하게는 실리콘 이산화물층인 유전물질층(172)이 도11에 도시된 바와 같이 MOS 구조(100) 위에 형성된다. 상기 유전물질층(172)은 예를 들면 약 20 ~ 50nm 정도의 두께로 형성된다. 포토레지스트층(미도시)이 적용 및 패터닝되며 이후 유전물질층(172)의 노출된 부분은, CHF3, CF4 또는 SF6 화학제를 이용하는 RIE 법에 의한 식각에 의해 제거되어, 도12에 도시된 바와 같이 에피택셜 실리콘층(170) 상에 기둥(174)이 형성된다. 이후, 포토레지스트층은 통상적인 방법으로 제거될 수 있다. 상기 기둥(174)의 식각 특성과는 상이한 식각 특성을 갖는 또 다른 유전물질층(176)이 MOS 구조(100) 위에 형성된다. 예를 들어, 상기 기둥(174)이 실리콘 산화물로 형성된다면, 상기 또 다른 유전물질층(176)은 실리콘 질화물로 형성될 수 있다. 유전물질층(176)은 예컨대 약 40 ~ 80nm 정도의 두께로 형성될 수 있다.
이후, 유전물질층(176)은 예컨대 CHF3, CF4 또는 SF6 화학제를 이용하는 RIE 법 등에 이방성으로 식각되어, 도13에 도시된 바와 같이 기둥(174) 부근 및 게이트 스택(146) 부근에 위치한 스페이서(178)를 형성한다. 이후, 기둥(174)이 식각되어, 도14에 도시된 바와 같이 에피택셜 실리콘층(170) 상에 버팀없이 서있는(free- standing) 스페이서들(178)이 남겨진다. 상기 기둥(174)을 식각하는 동안에, 노출된 유전층(164)의 적어도 일부가 또한 식각될 수 있다.
도15를 참조하면, 스페이서들(178)을 식각 마스크로서 이용하여 에피택셜 실리콘층(170)의 노출된 부분이 식각되어, 기판(106)의 표면(112) 상에 놓여진 핀들(fins)(128)이 형성된다. 핀들(128)은 2개의 콘택 핀(186)을 포함하는바, 콘택 핀(186) 각각은 게이트 스택(146) 사이에 위치한 독립형(stand alone) 핀이다. 에피택셜 실리콘층(170)은 예컨대, HBr/O2 및 Cl 화학제를 이용하여 반응성 이온 식각법으로 식각된다. 도10에 관련되어 전술된 바와 같이 형성되지 않는다면, 실리콘 기판(106)을 전술한 바와 같이 적절히 불순물 도핑함으로써, 소스 및 드레인 영역(118)이 형성될 수 있다. 소스 및 드레인 영역(118)을 형성하는 동안에, 핀(128)도 역시 도핑된다. 실리사이드-형성용 금속의 블랭킷층(180)이 MOS 구조 위에 형성된다. 상기 실리사이드-형성용 금속층(180)은 예컨대 RTA에 의해 가열되어, 도16에 도시된 바와 같이 핀(128) 상에 그리고 기판(106)의 표면(112) 상에 금속 실리사이드층(126)이 형성된다. 실리사이드-형성용 금속은 예를 들어, 코발트, 니켈, 레니움(rhenium), 루테늄, 또는 팔라듐 또는 이들의 합금이 될 수 있다. 실리사이드 형성용 금속은 예를 들어 약 5~50nm 정도의 두께로, 바람직하게는 약 10nm 정도의 두께로 스퍼터링함에 의해서 형성될 수 있다. 노출된 실리콘과 접촉하지 않는 임의의 실리사이드-형성용 금속(예를 들면, 유전층(164) 상에 형성된 실리사이드-형성용 금속)은, RTA 동안 반응하지 않으므로 실리사이드를 형성하지 않으며, H2O2/H2SO4 또는 HNO3/HCL 용액을 이용한 습식 식각에 의해서 후속적으로 제거될 수 있다. 금속 실리사이드층을 형성한 이후, 유전물질층(124)이 MOS 트랜지스터(102, 104)와 핀(128) 위에 형성된다.
이후, 본 발명의 일실시예에 따른 상기 방법에서는, 유전물질층(124)이 패터닝 및 식각되어 콘택 개구부(182)가 형성되는바, 콘택 개구부(182)는 유전물질층(124)을 통하여 연장되며 그리고 콘택 핀(186)과 기판(106)의 표면(112) 상의 금속 실리사이드층(126)의 적어도 일부를 노출시킨다. 상기 유전물질층(124)은 패터닝되기 이전에 CMP 공정에 의해서 평탄화될 수도 있다. 예시적인 일실시예에서는, 하나의 핀(186)의 일측 측벽(184) 상에 형성된 금속 실리사이드층(126) 부분이 적어도 노출된다. 본 발명의 예시적인 다른 실시예에서는, 2개의 콘택 핀(186)의 양측 측벽(184) 상에 형성된 금속 실리사이드층(126) 부분이 적어도 노출된다. 전도성 콘택(122)이 콘택 개구부(182) 내에 형성되므로 따라서, 소스/드레인 영역이 집적회로의 다른 디바이스들에 전기적으로 적절히 연결될 수 있어, 원하는 회로 기능을 구현할 수 있다. 본 발명의 예시적인 일실시예에서는, 가령, TiN과 같은 얇은 제 1 장벽층(미도시)과 가령, 티타늄과 같은 얇은 제 2 장벽층(미도시)을 콘택 개구부(180) 내에 증착하고 이후, 가령 텅스텐과 같은 전도성 플러그(미도시)를 증착함으로써, 전도성 콘택(122)이 형성될 수 있다. 상기 장벽층들은, 전도성 플러그를 형성하는데 이용되는 6 플루오르화 텅스텐(tungsten hexafluoride : WF6)이 유전물질층(124) 안으로 확산하는 것을 방지하는데 이용되며, 그리고 콘택 개구부의 벽과 전도성 플러그 사이의 접착력을 개선하는데 이용된다. 전도성 콘택(122)을 형성하기 위해서 다른 층들이 이용될 수도 있다. 예를 들면, 장벽층이 형성되기 이전에, 탄탈륨층이 증착될 수도 있다. 본 발명의 예시적인 일실시예에서, 콘택(122)의 폭(134)은 충분히 크며 그리고 상기 콘택(122)은 콘택 핀(186)에 대하여 위치하고 있으므로, 콘택(122)은 적어도 하나의 콘택 핀(186)의 적어도 하나의 측벽(184) 상에 있는 금속 실리사이드층(126)과 물리적으로 접촉한다. 따라서, 계면(130)은 상기 폭(134)보다 크다. 즉, 상기 계면(130)은 계면(132)(도28) 보다 크다. 여기서, 계면(132)(도28)은 콘택 핀(186)이 없는 경우에, 금속 실리사이드층(126)이 위치하고 있는 기판(106)의 표면(112) 부분과 콘택(122) 사이의 계면이다. 이 경우에는 앞서 언급한 바와 같이, 콘택(122)과 금속 실리사이드(126) 사이의 계면의 증가는 콘택 저항의 감소를 가져오며, 또한 이는 디바이스 성능을 개선시킨다.
도21 내지 도25는 본 발명의 다른 예시적인 실시예에 따라 MOS 구조를 제조하는 방법을 도시한 단면도이다. 도21 내지 도25에 예시된 방법은, 소스/드레인 영역과 콘택 사이의 계면의 표면적을 증가시키는 피처를 형성한다는 점에서, 도1 내지 도16에 예시된 방법과 유사하다. 하지만, 핀과 달리, 도21 내지 도25에 예시된 방법에서 형성되는 피처는 트렌치이다.
상기 방법은 도1 내지 도10에 예시된 단계들로 시작되는바, 에피택셜 실리콘층(170)을 도핑한 이후에, 실리콘 산화물 또는 바람직하게는 실리콘 질화물과 같은 유전물질의 컨포멀(conformal) 층(202)이 도21에 도시된 바와 같이 MOS 구조(200) 위에 형성된다. 유전물질층(202)은 예컨대, 약 15 ~ 50nm 정도의 두께로 형성될 수 있다. 유전물질층(202)은 전술한 바와 같이 이방성으로 식각되어, 도22에 도시된 바와 같이, 사용후제거가능한 스페이서(204)를 게이트 스택(146) 주위에 형성한다.
도23을 참조하면, 사용후제거가능한 스페이서(204)와 게이트 스택(146)을 식각 마스크로 사용하여 에피택셜 실리콘층(170)을 식각하여 트렌치(206)를 형성한다. 본 발명의 예시적인 일실시예에서, 상기 트렌치는 에피택셜 실리콘층(170) 내에서 종료한다. 사용후제거가능한 스페이서(204)는 예컨대, 습식 세정 단계를 이용하여 혹은 에피택셜 실리콘층(170과 실리콘 기판(106)에 대해서 높은 선택도를 갖는 이방성 식각을 이용하여 제거될 수 있다. 실리사이드 형성용 금속의 블랭킷 층(180)이 도24에 도시된 바와 같이 MOS 구조(200) 위에 형성된다. 실리사이드-형성용 금속층(180)은 예컨대 RTA에 의해 가열되어, 도25에 도시된 바와 같이 에피택셜 실리콘층(170) 상에 그리고 트렌치(206) 내에 금속 실리사이드층(126)이 형성된다.
금속 실리사이드층을 형성한 이후, 유전물질층(124)이 MOS 구조(200) 위에 형성된다. 상기 유전물질층(124)은 패터닝 및 식각되어 콘택 개구부(182)를 형성하는바, 콘택 개구부(182)는 유전물질층(124)을 통하여 연장되며 그리고 에피택셜 실리콘층(170) 상의 금속 실리사이드층(126)을 노출시킨다. 다음으로, 전술한 바와 같이, 전도성 콘택(122)이 콘택 개구부(182) 내에 형성된다. 본 발명의 예시적인 일실시예에서, 상기 콘택(122)은 충분히 넓으며, 그리고 MOS 트랜지스터(102, 104)들에 대하여 위치하고 있으므로, 콘택(122)의 적어도 하나의 측벽(212)은, 트렌치(206) 내부의 트렌치 표면(210) 상에서 종료되는 것이 아니라 금속 실리사이드화된 에피택셜 실리콘층(170)의 최상부 표면(208)에서 종료된다. 이 경우, 전도성 콘택(122)과 금속 실리사이드층(126) 사이의 계면(130)은 도28의 계면(132) 보다 더 큰데, 적어도 측벽(212)의 높이(화살표 214로 표시됨)만큼은 크다. 따라서, 계면 면적의 증가는 콘택 저항의 감소를 가져오며 따라서 디바이스의 성능을 개선할 수 있다. 본 발명의 바람직한 실시예에서는, 콘택(122)은 충분히 넓으며, 그리고 MOS 트랜지스터(102, 104)들에 대하여 위치하고 있으므로, 콘택(122)의 양측 측벽(212)은, 트렌치(206) 내부의 트렌치 표면(210) 상에서 종료되는 것이 아니라 금속 실리사이드화된 에피택셜 실리콘층(170)의 최상부 표면(208)에서 종료된다.
도26에 도시된 바와 같이, 본 발명의 또 다른 실시예에서는, 트렌치(206)가 에피택셜 실리콘층(170)을 지나서 연장되며 그리고 소스/드레인 영역(118) 내에서 종료된다. 이 경우, 콘택(122)과 금속 실리사이드(126) 사이의 계면은, 트렌치의 증가된 깊이때문에 더 커진다. 본 발명의 또 다른 예시적인 일실시예에서는, 도27에 도시된 바와 같이, 에피택셜 실리콘층(170)이 없으며 그리고 트렌치(206)는 기판(106)의 표면(112)으로부터 연장되며 그리고 소스/드레인 영역(118) 내에서 종료된다. 이 경우, 실리콘층(170)을 에피택셜 성장시키는 단계가 존재하지 않으므로, 디바이스 제작 속도를 높일 수 있다.
결과적으로, 더 낮은 콘택 저항을 나타내는 MOS 구조가 제공된다. 상기 MOS 구조는, 전도성 콘택과 금속 실리사이드층 사이의 계면의 표면적을 증가시킬 수 있는 피처를 포함하고 있으며, 금속 실리사이드층은 MOS 디바이스의 소스/드레인 영역에 전기적으로 접속된다. 대부분의 콘택 저항은, 콘택과 금속 실리사이드층의 계면에서 장벽층 물질 때문에 기인되므로(예를 들어, TiN/Ti 장벽층의 저항이 텅스텐 콘택의 저항보다 훨씬 크다), 계면의 면적을 증가시키는 것은 콘택 저항을 줄이는데 있어 매우 효과적이다.
비록, 본 발명에 대한 전술한 상세한 설명에서 적어도 하나의 예시적인 실시예들이 제공되었지만, 매우 많은 개수의 변형예들이 존재한다는 점을 유의해야 한다. 또한, 예시적인 실시예(들)은 단지 일례일 뿐이며, 본 발명의 사상, 응용성 또는 구성을 그 어떤 식으로도 제한하고자 의도된 것이 아니라는 점을 유의해야 한다. 전술한 본 발명의 상세한 설명은, 본 발명의 예시적인 실시예들을 구현하기 위한 편리한 로드 맵을 해당 기술분야의 당업자들에게 제공할 것이다. 첨부된 청구항들에 개시된 바와 같은 본 발명의 범위 및 이의 균등론적 범위를 벗어남이 없이도, 예시적인 실시예에 기술된 구성요소들의 기능 및 구성에 대해서 다양한 변형들이 만들어질 수도 있다는 점을 유의해야 한다.
100 : MOS 구조 106 : 반도체 기판
116 : 불순물 도핑 영역 118 : 소스/드레인 영역
122 : 전도성 콘택 126 : 금속 실리사이드
130 : 계면 146 : 게이트 스택
170 : 에피택셜 실리콘층 182 : 콘택 개구부
186 : 콘택 핀

Claims (10)

  1. MOS 구조(100)를 제조하는 방법으로서,
    반도체 기판(106)을 제공하는 단계;
    상기 반도체 기판 상에 게이트 스택(146)을 형성하는 단계;
    상기 게이트 스택에 정렬되는 불순물 도핑 영역(116)을 상기 반도체 기판 내에 형성하는 단계;
    상기 반도체 기판 위에 실리콘-함유 물질을 에피택셜 성장시키는 단계 -상기 실리콘-함유 물질은 비교적 순수한(relatively pure) 실리콘 혹은 실리콘과 카본 함유 물질 혹은 실리콘과 게르마늄 함유 물질을 포함하며- ;
    2개의 인접한 콘택 핀(contact fins)들을 상기 반도체 기판 상에 형성하기 위하여 상기 에피택셜 성장된 실리콘-함유 물질을 식각하는 단계;
    상기 콘택 핀들 상에 금속 실리사이드층(126)을 형성하는 단계; 및
    하나 이상의 상기 콘택 핀들 상의 상기 금속 실리사이드층의 적어도 일부에 대해 콘택(122)을 형성하는 단계
    를 포함하는 것을 특징으로 하는 MOS 구조를 제조하는 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 에피택셜 성장된 실리콘-함유 물질을 식각하는 단계는,
    상기 에피택셜 성장된 실리콘-함유 물질 상에 제 1 유전물질층(172)을 형성하는 단계;
    상기 제 1 유전물질층을 식각하여 상기 에피택셜 성장된 실리콘-함유 물질 상에 기둥(pillar)(174)을 형성하는 단계;
    상기 에피택셜 성장된 실리콘-함유 물질과 상기 기둥 위에 제 2 유전물질층(176)을 형성하는 단계;
    상기 제 2 유전물질층(176)을 식각하여 상기 기둥 주위에 스페이서들(178)을 형성하는 단계;
    상기 기둥을 제거하는 단계; 및
    상기 스페이서들을 식각 마스크로 이용하여 상기 에피택셜 성장된 실리콘-함유 물질을 식각하는 단계
    를 포함하는 것을 특징으로 하는 MOS 구조를 제조하는 방법.
  4. 제1항에 있어서,
    상기 콘택(122)을 형성하는 단계는,
    상기 콘택이 인접한 상기 콘택 핀들(186)에 대하여 위치되도록, 그리고 하나 이상의 상기 콘택 핀들의 하나 이상의 측벽들 상에서 상기 콘택이 상기 금속 실리사이드층(126)과 물리적으로 접촉할 정도로 상기 콘택의 폭(134)을 크게 형성하는 것을 특징으로 하는 MOS 구조를 제조하는 방법.
  5. 제1항에 있어서,
    상기 콘택(122)을 형성하는 단계는,
    상기 콘택이 인접한 상기 콘택 핀들(186)에 대하여 위치되도록, 그리고 상기 콘택과 상기 금속 실리사이드층(126) 사이의 계면(130)이, 상기 콘택 핀(186)이 없는 경우에 상기 금속 실리사이드층이 위치하게 될 상기 불순물 도핑 영역(116) 상의 해당 부분과 상기 콘택 사이의 계면(132)보다 클 정도로, 상기 콘택의 폭(134)을 크게 형성하는 것을 특징으로 하는 MOS 구조를 제조하는 방법.
  6. MOS 구조(200)를 제조하는 방법으로서,
    반도체 기판(106)을 제공하는 단계;
    상기 반도체 기판 상에 게이트 스택(146)을 형성하는 단계;
    상기 게이트 스택을 마스크로 이용하여, 복수의 스페이서들에 의해서 상기 게이트 스택(146)으로부터 이격된 반도체 물질(170) 내에 불순물 도판트들을 임플란트하는 단계 -상기 반도체 물질은 제 1 표면(208)을 가지며- ;
    상기 반도체 물질이 트렌치 내에서 트렌치 표면(210)을 갖도록 상기 반도체 물질 내에 트렌치(206)를 식각하는 단계;
    상기 반도체 물질의 상기 제 1 표면 상에 그리고 상기 트렌치 표면 상에 금속 실리사이드층(126)을 형성하는 단계; 및
    상기 제 1 표면 상의 상기 금속 실리사이드층의 적어도 일부 및 상기 트렌치 표면 상의 상기 금속 실리사이드층의 적어도 일부에 대해 콘택(122)을 형성하는 단계
    를 포함하는 MOS 구조를 제조하는 방법.
  7. 제6항에 있어서,
    상기 불순물 도판트들을 임플란트하는 단계 이전에, 실리콘-함유 물질(170)을 상기 반도체 기판(106) 상에 에피택셜 성장시키는 단계를 더 포함하며,
    상기 반도체 물질(170)은 에피택셜 성장된 상기 실리콘-함유 물질(170)을 포함하고, 그리고
    상기 반도체 물질 내에 불순물 도판트들을 임플란트하는 상기 단계는, 에피택셜 성장된 상기 실리콘-함유 물질 내에 불순물 도판트들을 임플란트하는 단계를 포함하는 것을 특징으로 하는 MOS 구조를 제조하는 방법.
  8. 제7항에 있어서,
    반도체 물질(170, 106) 내에 트렌치(206)를 식각하는 상기 단계는,
    에피택셜 성장된 상기 실리콘-함유 물질(170) 내에서 상기 트렌치가 종료되도록, 에피택셜 성장된 상기 실리콘-함유 물질(170) 내에 트렌치를 식각하는 것을 특징으로 하는 MOS 구조를 제조하는 방법.
  9. 제7항에 있어서,
    반도체 물질(170, 106) 내에 트렌치(206)를 식각하는 상기 단계는,
    에피택셜 성장된 상기 실리콘-함유 물질(170)과 상기 반도체 기판(106) 내에 트렌치를 식각하는 것을 특징으로 하는 MOS 구조를 제조하는 방법.
  10. 제6항에 있어서,
    콘택(122)을 형성하는 상기 단계는,
    상기 트렌치 표면(210)에서가 아니라 상기 제 1 표면(208) 상의 금속 실리사이드층(126)에서 상기 콘택의 측벽들(212)이 종료하도록 콘택을 형성하는 것을 특징으로 하는 MOS 구조를 제조하는 방법.
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