JPH05315613A - 半導体装置およびシリサイド層の形成方法 - Google Patents
半導体装置およびシリサイド層の形成方法Info
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- JPH05315613A JPH05315613A JP12041292A JP12041292A JPH05315613A JP H05315613 A JPH05315613 A JP H05315613A JP 12041292 A JP12041292 A JP 12041292A JP 12041292 A JP12041292 A JP 12041292A JP H05315613 A JPH05315613 A JP H05315613A
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Abstract
(57)【要約】
【目的】 微細ＭＯＳＦＥＴにおけるアクティブ幅を実
効的に増大させ、低抵抗シリサイド層を具える拡散層を
形成する。 【構成】 ｐ型シリコン基板１０１のアクティブ領域を
画定するため、このアクティブ領域以外を酸化して、フ
ィールド酸化膜１０３を形成する。ソース・ドレインと
なるべき部分に溝２０９、２１７を形成する。スパッタ
法により、基板に対し、チタン（Ｔｉ）を３０〜１００
ｎｍ程度の膜厚で成膜してから、約６５０〜７５０℃に
てアニール処理する。未反応チタンを除去した後、さら
に約８００〜９００℃にてアニールすることにより、低
抵抗のチタンシリサイド層１２１、１２３、１２５を形
成する。
効的に増大させ、低抵抗シリサイド層を具える拡散層を
形成する。 【構成】 ｐ型シリコン基板１０１のアクティブ領域を
画定するため、このアクティブ領域以外を酸化して、フ
ィールド酸化膜１０３を形成する。ソース・ドレインと
なるべき部分に溝２０９、２１７を形成する。スパッタ
法により、基板に対し、チタン（Ｔｉ）を３０〜１００
ｎｍ程度の膜厚で成膜してから、約６５０〜７５０℃に
てアニール処理する。未反応チタンを除去した後、さら
に約８００〜９００℃にてアニールすることにより、低
抵抗のチタンシリサイド層１２１、１２３、１２５を形
成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、特に高
性能な電界効果トランジスタ（ＭＯＳＦＥＴ）の構造、
及びその製造方法に関するものである。
性能な電界効果トランジスタ（ＭＯＳＦＥＴ）の構造、
及びその製造方法に関するものである。
【０００２】
【従来の技術】電界効果トランジスタ（ＭＯＳＦＥＴ）
は、現在、超ＬＳＩの基本素子として広く用いられてい
る。しかしながら、素子の微細化に伴い、チャネル抵抗
の減少（駆動能力の向上）が得られる一方で、全抵抗に
占めるソース・ドレイン部分の拡散層抵抗の割合が相対
的に大きくなり、微細化した効果が低減されてしまうと
いう問題が生じてきた。そこで、ソース・ドレイン拡散
層表面部分をシリサイド化する方法が用いられるように
なった。
は、現在、超ＬＳＩの基本素子として広く用いられてい
る。しかしながら、素子の微細化に伴い、チャネル抵抗
の減少（駆動能力の向上）が得られる一方で、全抵抗に
占めるソース・ドレイン部分の拡散層抵抗の割合が相対
的に大きくなり、微細化した効果が低減されてしまうと
いう問題が生じてきた。そこで、ソース・ドレイン拡散
層表面部分をシリサイド化する方法が用いられるように
なった。
【０００３】ここで、高融点金属シリサイドにも多くの
種類があるが、最も低抵抗であるチタンシリサイドが広
く用いられている。一般に、シリコン拡散層のシート抵
抗は、４０〜５０Ω／□程度であるが、チタンシリサイ
ドを用いることにより、それを２Ω／□程度とすること
ができる。
種類があるが、最も低抵抗であるチタンシリサイドが広
く用いられている。一般に、シリコン拡散層のシート抵
抗は、４０〜５０Ω／□程度であるが、チタンシリサイ
ドを用いることにより、それを２Ω／□程度とすること
ができる。
【０００４】次に、従来のシリサイド層を有するＭＯＳ
ＦＥＴの製造方法につき、図７の（Ａ）〜（Ｃ）、およ
び図８の（Ａ）〜（Ｃ）を参照して簡単に説明する。図
７の（Ａ）〜（Ｃ）、および図８の（Ａ）〜（Ｃ）は、
それぞれ、シリサイド層を有するＭＯＳＦＥＴの製造説
明に供する要部工程図である。
ＦＥＴの製造方法につき、図７の（Ａ）〜（Ｃ）、およ
び図８の（Ａ）〜（Ｃ）を参照して簡単に説明する。図
７の（Ａ）〜（Ｃ）、および図８の（Ａ）〜（Ｃ）は、
それぞれ、シリサイド層を有するＭＯＳＦＥＴの製造説
明に供する要部工程図である。
【０００５】まず、窒化シリコン膜等でマスクした状態
（図示せず）で、ｐ型シリコン基板５０１のＭＯＳＦＥ
Ｔ形成領域（すなわち、アクティブ領域）以外の部分の
み酸化してフィールド酸化膜５０３を形成する（図７の
（Ａ））。次に、ゲート酸化、ｎ+ ポリシリコンの成膜
を行ない、パターニングにより、ゲート酸化膜５０５、
ゲート電極５０７を形成する（図７の（Ｂ））。
（図示せず）で、ｐ型シリコン基板５０１のＭＯＳＦＥ
Ｔ形成領域（すなわち、アクティブ領域）以外の部分の
み酸化してフィールド酸化膜５０３を形成する（図７の
（Ａ））。次に、ゲート酸化、ｎ+ ポリシリコンの成膜
を行ない、パターニングにより、ゲート酸化膜５０５、
ゲート電極５０７を形成する（図７の（Ｂ））。
【０００６】その後、ＣＶＤ法により酸化膜の薄膜を成
膜し、更に、異方性エッチングにより側壁酸化膜５０９
を、ゲート電極５０７の周囲にのみ自己整合的に残存形
成する。そして、ゲート電極５０７および側壁酸化膜５
０９をマスクとして、ヒ素（Ａｓ）をイオン注入し、ソ
ース拡散層５１１、ドレイン拡散層５１３を形成する
（図７の（Ｃ）参照）。
膜し、更に、異方性エッチングにより側壁酸化膜５０９
を、ゲート電極５０７の周囲にのみ自己整合的に残存形
成する。そして、ゲート電極５０７および側壁酸化膜５
０９をマスクとして、ヒ素（Ａｓ）をイオン注入し、ソ
ース拡散層５１１、ドレイン拡散層５１３を形成する
（図７の（Ｃ）参照）。
【０００７】次に、スパッタ法によりチタン５１５を、
５０ｎｍ程度の膜厚にて全面に成膜する（図８の
（Ａ））。その後、赤外線ランプによる急速加熱法によ
り、６５０℃程度の温度で基板のアニール（第１アニー
ル）を行なう。それにより、シリコンと接触しているチ
タンのみがシリコンと反応して、ソース領域５１１上、
ドレイン領域５１３上、ゲート電極５０７上にそれぞ
れ、チタンシリサイド層５１７、５１９、５２１が形成
され、かつ、未反応チタン５１５Ａは、酸化膜上にその
ままの形で残る（図８の（Ｂ））。
５０ｎｍ程度の膜厚にて全面に成膜する（図８の
（Ａ））。その後、赤外線ランプによる急速加熱法によ
り、６５０℃程度の温度で基板のアニール（第１アニー
ル）を行なう。それにより、シリコンと接触しているチ
タンのみがシリコンと反応して、ソース領域５１１上、
ドレイン領域５１３上、ゲート電極５０７上にそれぞ
れ、チタンシリサイド層５１７、５１９、５２１が形成
され、かつ、未反応チタン５１５Ａは、酸化膜上にその
ままの形で残る（図８の（Ｂ））。
【０００８】次に、アニール処理を行なった試料を、ア
ンモニア水（ＮＨ4 ＯＨ）と過酸化水素水（Ｈ2 Ｏ2 ）
との混合液に浸すことにより、酸化膜上の未反応チタン
５１５Ａのみが除去され、ソース・ドレイン上、ゲート
電極上にのみチタンシリサイド層が残存形成される。こ
のようにして、図８の（Ｃ）に示すような、シリサイド
層を有する半導体装置が得られる。
ンモニア水（ＮＨ4 ＯＨ）と過酸化水素水（Ｈ2 Ｏ2 ）
との混合液に浸すことにより、酸化膜上の未反応チタン
５１５Ａのみが除去され、ソース・ドレイン上、ゲート
電極上にのみチタンシリサイド層が残存形成される。こ
のようにして、図８の（Ｃ）に示すような、シリサイド
層を有する半導体装置が得られる。
【０００９】その後、中間絶縁膜の成膜、コンタクト開
口、メタル配線形成、表面保護膜形成、熱処理（第２ア
ニール）などの工程を経て完成となるが、ここでは、そ
の説明は省略する。
口、メタル配線形成、表面保護膜形成、熱処理（第２ア
ニール）などの工程を経て完成となるが、ここでは、そ
の説明は省略する。
【００１０】上述した従来の方法により、ゲート電極、
ソース・ドレイン領域の抵抗を、１桁低減させることが
できる。
ソース・ドレイン領域の抵抗を、１桁低減させることが
できる。
【００１１】
【発明が解決しようとする課題】しかしながら、上で述
べた従来例では、文献［ジェイ・ビー・ラスキー（Ｊ．
Ｂ．Ｌａｓｋｙ）他著：「Ｃｏｍｐａｒｉｓｏｎ ｏｆ
Ｔｒａｎｓｆｏｒｍａｔｉｏｎ ｔｏ Ｌｏｗ−Ｒｅ
ｓｉｓｔｉｖｉｔｙ Ｐｈａｓｅ ａｎｄ Ａｇｇｌｏ
ｍｅｒａｔｉｏｎ ｏｆ ＴｉＳｉ2 ａｎｄ ＣｏＳ
ｉ2 」，ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．３８，Ｎｏ．
２（１９９１年），ｐ．２６２〜２６９］に記載されて
いるような欠点があった。つまり、シリサイド化するべ
きシリコン表面の露出した領域（アクティブ領域）の幅
が狭くなると、シリサイド化反応が進行しにくくなり、
シリサイド抵抗が増大してしまう。
べた従来例では、文献［ジェイ・ビー・ラスキー（Ｊ．
Ｂ．Ｌａｓｋｙ）他著：「Ｃｏｍｐａｒｉｓｏｎ ｏｆ
Ｔｒａｎｓｆｏｒｍａｔｉｏｎ ｔｏ Ｌｏｗ−Ｒｅ
ｓｉｓｔｉｖｉｔｙ Ｐｈａｓｅ ａｎｄ Ａｇｇｌｏ
ｍｅｒａｔｉｏｎ ｏｆ ＴｉＳｉ2 ａｎｄ ＣｏＳ
ｉ2 」，ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．３８，Ｎｏ．
２（１９９１年），ｐ．２６２〜２６９］に記載されて
いるような欠点があった。つまり、シリサイド化するべ
きシリコン表面の露出した領域（アクティブ領域）の幅
が狭くなると、シリサイド化反応が進行しにくくなり、
シリサイド抵抗が増大してしまう。
【００１２】上記文献では、アクティブ幅が２〜４μｍ
になると、チタンシリサイド抵抗が１２〜１５Ω／□程
度にまで増大する、と報告している。また、素子の微細
化に伴い、ゲート長のみならずアクティブ幅の縮小化も
急激に進んでいるため、このような抵抗増大は、動作速
度の低下をもたらすなど、深刻な問題点となってきた。
になると、チタンシリサイド抵抗が１２〜１５Ω／□程
度にまで増大する、と報告している。また、素子の微細
化に伴い、ゲート長のみならずアクティブ幅の縮小化も
急激に進んでいるため、このような抵抗増大は、動作速
度の低下をもたらすなど、深刻な問題点となってきた。
【００１３】この発明はこのような点に鑑みなされたも
のであり、従って、この発明の第１の目的は、ゲート幅
を縮小した場合においても、従来のシリサイド化プロセ
ス条件を変更せずに、低抵抗シリサイド拡散層構造を有
する半導体装置を提供することにある。
のであり、従って、この発明の第１の目的は、ゲート幅
を縮小した場合においても、従来のシリサイド化プロセ
ス条件を変更せずに、低抵抗シリサイド拡散層構造を有
する半導体装置を提供することにある。
【００１４】この発明の第２の目的は、上で述べた半導
体装置の製造方法を提供することにある。
体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上述した第１の目的の達
成を図るため、この発明によれば、下地のシリコンと高
融点金属との反応によるシリサイド層を有する半導体装
置において、シリコンの下地の表面に凹凸部を設けてあ
り、かつこの凹凸部がシリサイド層を具えていることを
特徴とする。
成を図るため、この発明によれば、下地のシリコンと高
融点金属との反応によるシリサイド層を有する半導体装
置において、シリコンの下地の表面に凹凸部を設けてあ
り、かつこの凹凸部がシリサイド層を具えていることを
特徴とする。
【００１６】また、この発明によれば、好ましくは、半
導体装置を電界効果トランジスタとし、凹凸部およびシ
リサイド層を、ソース領域およびドレイン領域の双方か
またはいずれか一方に設けるのがよい。
導体装置を電界効果トランジスタとし、凹凸部およびシ
リサイド層を、ソース領域およびドレイン領域の双方か
またはいずれか一方に設けるのがよい。
【００１７】また、この発明の半導体装置の製造方法に
よれば、シリコンの下地の、シリサイド層が形成される
べきソースおよびドレイン領域の双方かまたはいずれか
一方に凹凸部を形成する工程と、凹凸部の形成済みの下
地上に、高融点金属の薄膜を形成する工程と、高融点金
属成膜後、下地の熱処理を行なう工程とを含むことを特
徴とする。
よれば、シリコンの下地の、シリサイド層が形成される
べきソースおよびドレイン領域の双方かまたはいずれか
一方に凹凸部を形成する工程と、凹凸部の形成済みの下
地上に、高融点金属の薄膜を形成する工程と、高融点金
属成膜後、下地の熱処理を行なう工程とを含むことを特
徴とする。
【００１８】この発明の実施に当たり、高融点金属とし
てチタン（Ｔｉ）を用い、それにより、チタンシリサイ
ドの拡散層を形成するのが好ましい。
てチタン（Ｔｉ）を用い、それにより、チタンシリサイ
ドの拡散層を形成するのが好ましい。
【００１９】なお、ここでいうシリコンの下地とは、シ
リコン基板はもとより、そのほか、この基板にエピタキ
シャル層を形成したもの、またこれらに限らず、基板や
エピタキシャル層に素子が作り込まれている中間体な
ど、絶縁膜が形成されるべき広く下地を意味している。
リコン基板はもとより、そのほか、この基板にエピタキ
シャル層を形成したもの、またこれらに限らず、基板や
エピタキシャル層に素子が作り込まれている中間体な
ど、絶縁膜が形成されるべき広く下地を意味している。
【００２０】
【作用】この発明の構成によれば、基板のＭＯＳＦＥＴ
形成予定領域（アクティブ領域）におけるソース領域お
よびドレイン領域の表面に凹凸部を形成し、この凹凸部
の表面に高融点金属の薄膜を成膜して熱処理すると、シ
リコンと高融点金属とが反応してシリサイドが形成され
る。このようなシリサイド層を有する拡散層を形成する
と、平面的にみたアクティブ領域の幅は同一であって
も、凹凸面に沿った実効的なアクティブ幅は増大される
ため、例えば、高融点金属をチタンとした場合、低抵抗
なチタンシリサイド層を有する拡散層を得ることができ
る。
形成予定領域（アクティブ領域）におけるソース領域お
よびドレイン領域の表面に凹凸部を形成し、この凹凸部
の表面に高融点金属の薄膜を成膜して熱処理すると、シ
リコンと高融点金属とが反応してシリサイドが形成され
る。このようなシリサイド層を有する拡散層を形成する
と、平面的にみたアクティブ領域の幅は同一であって
も、凹凸面に沿った実効的なアクティブ幅は増大される
ため、例えば、高融点金属をチタンとした場合、低抵抗
なチタンシリサイド層を有する拡散層を得ることができ
る。
【００２１】
【実施例】以下、図面を参照して、この発明によるシリ
サイド層を有する半導体装置の製造方法と、その構造と
を併わせて説明する。
サイド層を有する半導体装置の製造方法と、その構造と
を併わせて説明する。
【００２２】なお、各図は、この発明をよく理解できる
程度に各構成成分の寸法、形状、配置関係等を概略的に
示してあるにすぎない。また、次の説明では、特定の材
料および特定の数値的条件を挙げて説明するが、これら
の条件および材料は、単なる好適例にすぎず、従って、
この発明は、これらに限定されるものではない。
程度に各構成成分の寸法、形状、配置関係等を概略的に
示してあるにすぎない。また、次の説明では、特定の材
料および特定の数値的条件を挙げて説明するが、これら
の条件および材料は、単なる好適例にすぎず、従って、
この発明は、これらに限定されるものではない。
【００２３】１．第１の発明によるシリサイド層を有す
る半導体装置の実施例 １−１．第１実施例 まず、ソース領域およびドレイン領域双方が、シリサイ
ド層を具えた凹凸部からなる例について説明する。図１
の（Ａ）は、第１実施例を適用したＭＯＳＦＥＴの要部
平面図であり、図１の（Ｂ）は、図１（Ａ）のＩ−Ｉ線
における断面図である。図２は、図１（Ａ）のＩＩ−Ｉ
Ｉ線における断面図である。各図において、対応する構
成部分にはそれぞれ、同一の符号を付して示してある。
る半導体装置の実施例 １−１．第１実施例 まず、ソース領域およびドレイン領域双方が、シリサイ
ド層を具えた凹凸部からなる例について説明する。図１
の（Ａ）は、第１実施例を適用したＭＯＳＦＥＴの要部
平面図であり、図１の（Ｂ）は、図１（Ａ）のＩ−Ｉ線
における断面図である。図２は、図１（Ａ）のＩＩ−Ｉ
Ｉ線における断面図である。各図において、対応する構
成部分にはそれぞれ、同一の符号を付して示してある。
【００２４】この第１実施例を適用したＭＯＳＦＥＴで
は、半導体基板としてｐ型シリコン基板１０１の素子形
成領域（アクティブ領域）に、溝２０９、２１７を設け
てある（図１の（Ｂ））。この場合、ソース領域および
ドレイン領域それぞれに、同数でかつ複数個の溝２０３
〜２０９、２１１〜２１７が設けてある（図１の
（Ａ））。なお、この実施例では、ゲート長方向に細長
い長方形の溝を、ゲート幅方向に並列して設けてある。
図１の（Ａ）において、２０１はアクティブ領域とフィ
ールド酸化膜の境界を示す。また図１の（Ｂ）に示すよ
うに、ソース領域１１５およびドレイン領域１１７間の
基板１０１上には、ゲート酸化膜１０９を介して、ポリ
シリコンで構成したゲート電極１１１が設けてある。
は、半導体基板としてｐ型シリコン基板１０１の素子形
成領域（アクティブ領域）に、溝２０９、２１７を設け
てある（図１の（Ｂ））。この場合、ソース領域および
ドレイン領域それぞれに、同数でかつ複数個の溝２０３
〜２０９、２１１〜２１７が設けてある（図１の
（Ａ））。なお、この実施例では、ゲート長方向に細長
い長方形の溝を、ゲート幅方向に並列して設けてある。
図１の（Ａ）において、２０１はアクティブ領域とフィ
ールド酸化膜の境界を示す。また図１の（Ｂ）に示すよ
うに、ソース領域１１５およびドレイン領域１１７間の
基板１０１上には、ゲート酸化膜１０９を介して、ポリ
シリコンで構成したゲート電極１１１が設けてある。
【００２５】ソース領域およびドレイン領域に設けてあ
る溝による凹凸部の表面全面、並びにゲート電極ポリシ
リコン１１１上には、それぞれ、シリサイド層１２１、
１２３、１２５を形成してある。
る溝による凹凸部の表面全面、並びにゲート電極ポリシ
リコン１１１上には、それぞれ、シリサイド層１２１、
１２３、１２５を形成してある。
【００２６】このように、ソースおよびドレイン部分に
溝２０３〜２０９、２１１〜２１７を設け凹凸を形成す
ることにより、実効的なアクティブ幅を増大させること
ができる。つまり、図１の（Ａ）および図２（ドレイン
領域に対応する）に示すように、例えばソース領域およ
びドレイン領域に着目して、アクティブ幅：Ｗ、溝深
さ：Ｄ、溝個数：片側４とすれば、この第１実施例のア
クティブ幅は、Ｗ＋２×４×Ｄとなる。従って、従来の
ものと比べて（８×Ｄ）の幅だけアクティブ幅が増大す
ることになる。ここで仮に、Ｄ＝０．５（μｍ）とする
と、実効的なアクティブ幅は４μｍ大きくなる構成とな
る（図１の（Ａ）および図２参照）。
溝２０３〜２０９、２１１〜２１７を設け凹凸を形成す
ることにより、実効的なアクティブ幅を増大させること
ができる。つまり、図１の（Ａ）および図２（ドレイン
領域に対応する）に示すように、例えばソース領域およ
びドレイン領域に着目して、アクティブ幅：Ｗ、溝深
さ：Ｄ、溝個数：片側４とすれば、この第１実施例のア
クティブ幅は、Ｗ＋２×４×Ｄとなる。従って、従来の
ものと比べて（８×Ｄ）の幅だけアクティブ幅が増大す
ることになる。ここで仮に、Ｄ＝０．５（μｍ）とする
と、実効的なアクティブ幅は４μｍ大きくなる構成とな
る（図１の（Ａ）および図２参照）。
【００２７】１−２．第２実施例 図３の（Ａ）は、第２実施例を適用したＭＯＳＦＥＴの
要部平面図であり、図３の（Ｂ）は、図３（Ａ）に示す
III −III 線における断面図である。なお、これらの図
においては、シリサイド層および側壁酸化膜を図示しな
いで省略した状態で示してある。また、溝部分には斜線
を施して示してある。
要部平面図であり、図３の（Ｂ）は、図３（Ａ）に示す
III −III 線における断面図である。なお、これらの図
においては、シリサイド層および側壁酸化膜を図示しな
いで省略した状態で示してある。また、溝部分には斜線
を施して示してある。
【００２８】第１実施例においては、ソース領域１１５
およびドレイン領域１１７にのみ、平行な溝による凹凸
を設けていたが、この第２実施例では、ソース領域１１
５、ゲート電極１１１ａの下側の基板部分およびドレイ
ン領域１１７を通してゲート長方向に伸びている溝３０
１、３０３を設けてある。従って、ゲート電極１１１ａ
は図３の（Ｂ）に示すような形状を呈する。
およびドレイン領域１１７にのみ、平行な溝による凹凸
を設けていたが、この第２実施例では、ソース領域１１
５、ゲート電極１１１ａの下側の基板部分およびドレイ
ン領域１１７を通してゲート長方向に伸びている溝３０
１、３０３を設けてある。従って、ゲート電極１１１ａ
は図３の（Ｂ）に示すような形状を呈する。
【００２９】第２実施例のような構成とした場合、第１
実施例と同様に、シリサイド層による実効的なアクティ
ブ幅の増大を図れる。
実施例と同様に、シリサイド層による実効的なアクティ
ブ幅の増大を図れる。
【００３０】１−３．第３実施例 図４は、第３実施例を適用したＭＯＳＦＥＴの要部平面
図である。この図においても、シリサイド層および側壁
酸化膜を省略して示してある。この第３実施例では、溝
形成を正四角形とする。ソース領域１１５およびドレイ
ン領域１１７それぞれの領域において、ゲート長方向お
よびゲート幅方向とに複数の溝４０１〜４０９を適当に
配列して設けてある。それにより、実効的なアクティブ
幅の増大を達成することができる。
図である。この図においても、シリサイド層および側壁
酸化膜を省略して示してある。この第３実施例では、溝
形成を正四角形とする。ソース領域１１５およびドレイ
ン領域１１７それぞれの領域において、ゲート長方向お
よびゲート幅方向とに複数の溝４０１〜４０９を適当に
配列して設けてある。それにより、実効的なアクティブ
幅の増大を達成することができる。
【００３１】２．第２の発明によるシリサイド層の形成
方法の実施例の説明 次に、この発明のシリサイド層の形成方法について説明
する。図５の（Ａ）および（Ｂ）、並びに図６の（Ａ）
および（Ｂ）は、上述の第１実施例を適用したＭＯＳＦ
ＥＴにおけるシリサイド層の形成方法を説明するための
工程図である。各図は、主要段階で得られた構造体にお
ける要部断面を示し、かつ、対応する構成部分にはそれ
ぞれ、同一の符号を付して示してある。
方法の実施例の説明 次に、この発明のシリサイド層の形成方法について説明
する。図５の（Ａ）および（Ｂ）、並びに図６の（Ａ）
および（Ｂ）は、上述の第１実施例を適用したＭＯＳＦ
ＥＴにおけるシリサイド層の形成方法を説明するための
工程図である。各図は、主要段階で得られた構造体にお
ける要部断面を示し、かつ、対応する構成部分にはそれ
ぞれ、同一の符号を付して示してある。
【００３２】まず、ｐ型シリコン基板１０１を用意し、
この基板１０１の素子形成予定領域（アクティブ領域）
を設定するため、窒化シリコン膜などでマスクした状態
（図示せず）で、アクティブ領域以外を酸化して０．７
μｍ程度の膜厚の素子分離用フィールド酸化膜１０３を
形成する（図５の（Ａ））。
この基板１０１の素子形成予定領域（アクティブ領域）
を設定するため、窒化シリコン膜などでマスクした状態
（図示せず）で、アクティブ領域以外を酸化して０．７
μｍ程度の膜厚の素子分離用フィールド酸化膜１０３を
形成する（図５の（Ａ））。
【００３３】次に、マスクを用いたドライエチングによ
り、ソース、ドレインとなるべき部分に溝１０５、１０
７を形成する（図５の（Ｂ））。その後、閾電圧値制御
のためのイオン注入（図示せず）を行ない、熱酸化によ
り、ゲート酸化膜を３〜２０ｎｍ程度の膜厚で成膜す
る。
り、ソース、ドレインとなるべき部分に溝１０５、１０
７を形成する（図５の（Ｂ））。その後、閾電圧値制御
のためのイオン注入（図示せず）を行ない、熱酸化によ
り、ゲート酸化膜を３〜２０ｎｍ程度の膜厚で成膜す
る。
【００３４】次に、ゲート電極１１１となるべきｎ+ ポ
リシリコンを約１００〜４００ｎｍの膜厚で成膜する。
それをゲート形状にパターニングすることにより、ポリ
シリコンで構成されたゲート電極１１１、およびゲート
酸化膜１０９を得る。そして、ヒ素（Ａｓ）を１０15〜
１０16ｃｍ-2程度の範囲のドーズ量でイオン注入し、ソ
ースおよびドレイン拡散層１１５、１１７を形成する。
その後、ＣＶＤ法により０．１〜０．５μｍ程度の膜厚
の酸化膜を成膜し、リアクティブ・イオン・エッチング
（ＲＩＥ）などの異方性エッチングにてＣＶＤ酸化膜を
エッチングすることで、ゲート電極１１１の側壁のみに
自己整合的に側壁酸化膜１１３を残存形成する（図６の
（Ａ））。この側壁酸化膜１１３は、シリサイド化処理
の際、ゲートとソース・ドレイン間をショートさせない
ようにするためのものである。
リシリコンを約１００〜４００ｎｍの膜厚で成膜する。
それをゲート形状にパターニングすることにより、ポリ
シリコンで構成されたゲート電極１１１、およびゲート
酸化膜１０９を得る。そして、ヒ素（Ａｓ）を１０15〜
１０16ｃｍ-2程度の範囲のドーズ量でイオン注入し、ソ
ースおよびドレイン拡散層１１５、１１７を形成する。
その後、ＣＶＤ法により０．１〜０．５μｍ程度の膜厚
の酸化膜を成膜し、リアクティブ・イオン・エッチング
（ＲＩＥ）などの異方性エッチングにてＣＶＤ酸化膜を
エッチングすることで、ゲート電極１１１の側壁のみに
自己整合的に側壁酸化膜１１３を残存形成する（図６の
（Ａ））。この側壁酸化膜１１３は、シリサイド化処理
の際、ゲートとソース・ドレイン間をショートさせない
ようにするためのものである。
【００３５】次に、スパッタ法により、下地全面にチタ
ン（Ｔｉ）が３０〜１００ｎｍ程度の膜厚となるように
チタン膜１１９を成膜する（図６の（Ｂ））。その後、
赤外線ランプによる急速熱処理法により、窒素（Ｎ2 ）
雰囲気中、約６５０〜７５０℃の温度でアニール（第１
アニール）を行なう。それにより、シリコン表面が露出
している部分にのみ、チタンシリサイドが選択的に形成
される。その後、アンモニア水（ＮＨ4 ＯＨ）と過酸化
水素水（Ｈ2 Ｏ2 ）との混合液を用い、フィールド酸化
膜上、側壁酸化膜上の未反応チタンを除去する。そこ
で、残存形成されたシリサイド層は、次段階での約８０
０〜９００℃の温度範囲によるアニール（第２アニー
ル）により、低抵抗化される。
ン（Ｔｉ）が３０〜１００ｎｍ程度の膜厚となるように
チタン膜１１９を成膜する（図６の（Ｂ））。その後、
赤外線ランプによる急速熱処理法により、窒素（Ｎ2 ）
雰囲気中、約６５０〜７５０℃の温度でアニール（第１
アニール）を行なう。それにより、シリコン表面が露出
している部分にのみ、チタンシリサイドが選択的に形成
される。その後、アンモニア水（ＮＨ4 ＯＨ）と過酸化
水素水（Ｈ2 Ｏ2 ）との混合液を用い、フィールド酸化
膜上、側壁酸化膜上の未反応チタンを除去する。そこ
で、残存形成されたシリサイド層は、次段階での約８０
０〜９００℃の温度範囲によるアニール（第２アニー
ル）により、低抵抗化される。
【００３６】このようにして、図１の（Ｂ）に示すよう
に、ソース領域上、ドレイン領域上、およびゲート電極
上にそれぞれ、チタンシリサイド層１２１、１２３、１
２５を形成することができる。
に、ソース領域上、ドレイン領域上、およびゲート電極
上にそれぞれ、チタンシリサイド層１２１、１２３、１
２５を形成することができる。
【００３７】その後、中間絶縁膜の成膜、コンタクト開
口、メタル配線形成、表面保護膜形成などの工程を経て
完成となるが、ここでは、その説明は省略する。
口、メタル配線形成、表面保護膜形成などの工程を経て
完成となるが、ここでは、その説明は省略する。
【００３８】上述の実施例では、ＮＭＯＳＦＥＴを例に
して説明したが、ＰＭＯＳＦＥＴであっても同様に考え
ることができるのは言うまでもない。
して説明したが、ＰＭＯＳＦＥＴであっても同様に考え
ることができるのは言うまでもない。
【００３９】以上、実施例に基づきこの発明を説明して
きたが、これらの実施例は、あくまでも一例にすぎず、
この発明を制約するものではない。上記以外に種々の変
形・変更を加えて、この発明を実施することができるこ
とは明らかである。
きたが、これらの実施例は、あくまでも一例にすぎず、
この発明を制約するものではない。上記以外に種々の変
形・変更を加えて、この発明を実施することができるこ
とは明らかである。
【００４０】例えば、上述の実施例では、マスクを用い
たパターニングで溝を形成したが、マスクを用いずに、
不均一なエッチングなどによりランダムな凹凸を作るよ
うにしてもよい。また、溝形状は、上述した長方形、正
方形以外の三角形、円形、その他の任意の形状であって
もよい。
たパターニングで溝を形成したが、マスクを用いずに、
不均一なエッチングなどによりランダムな凹凸を作るよ
うにしてもよい。また、溝形状は、上述した長方形、正
方形以外の三角形、円形、その他の任意の形状であって
もよい。
【００４１】さらに、ソース・ドレイン領域の高濃度拡
散層の内側に低濃度拡散層を具えるLightly Doped Drai
n （ＬＤＤ）構造をもつＦＥＴであってシリサイド層を
有するＦＥＴに、この発明を適用しても全く同様の効果
を得ることができる。
散層の内側に低濃度拡散層を具えるLightly Doped Drai
n （ＬＤＤ）構造をもつＦＥＴであってシリサイド層を
有するＦＥＴに、この発明を適用しても全く同様の効果
を得ることができる。
【００４２】
【効果】上述した説明から明らかなように、この発明の
シリサイド層を有する半導体装置および方法によれば、
ソースおよびドレイン部分に凹凸を形成することによ
り、シリサイド化反応が進行するシリコン表面の実効的
なアクティブ幅を増大させたものが得られる。そのた
め、従来のようにシリサイド化反応が進行しにくいと
か、シリサイド抵抗を増大させてしまうようなことがな
く、アクティブ幅の広い場合と同様なシリサイド化プロ
セス条件によって、低抵抗なシリサイド層を有する微細
ＭＯＳＦＥＴを得ることができる。
シリサイド層を有する半導体装置および方法によれば、
ソースおよびドレイン部分に凹凸を形成することによ
り、シリサイド化反応が進行するシリコン表面の実効的
なアクティブ幅を増大させたものが得られる。そのた
め、従来のようにシリサイド化反応が進行しにくいと
か、シリサイド抵抗を増大させてしまうようなことがな
く、アクティブ幅の広い場合と同様なシリサイド化プロ
セス条件によって、低抵抗なシリサイド層を有する微細
ＭＯＳＦＥＴを得ることができる。
【図１】（Ａ）および（Ｂ）は、この発明の第１実施例
の説明に供する図であり、第１実施例を適用したＭＯＳ
ＦＥＴの要部を示した平面図および断面図である。
の説明に供する図であり、第１実施例を適用したＭＯＳ
ＦＥＴの要部を示した平面図および断面図である。
【図２】図１（Ａ）のＩＩ−ＩＩ線における断面図であ
る。
る。
【図３】（Ａ）および（Ｂ）は、第２実施例の説明に供
する図であり、（Ａ）は第２実施例を適用したＭＯＳＦ
ＥＴの要部を示す平面図、（Ｂ）は、（Ａ）に示すIII
−III 線における断面図である。
する図であり、（Ａ）は第２実施例を適用したＭＯＳＦ
ＥＴの要部を示す平面図、（Ｂ）は、（Ａ）に示すIII
−III 線における断面図である。
【図４】この発明の第３実施例を適用したＭＯＳＦＥＴ
の要部平面図である。
の要部平面図である。
【図５】（Ａ）および（Ｂ）は、第１実施例を適用した
ＭＯＳＦＥＴにおけるシリサイド層の形成方法を説明す
るための要部工程図である。
ＭＯＳＦＥＴにおけるシリサイド層の形成方法を説明す
るための要部工程図である。
【図６】（Ａ）および（Ｂ）は、シリサイド層の形成方
法を説明するための図５に続く要部工程図である。
法を説明するための図５に続く要部工程図である。
【図７】（Ａ）〜（Ｃ）は、従来のシリサイド層を有す
るＭＯＳＦＥＴの製造説明に供する要部工程図である。
るＭＯＳＦＥＴの製造説明に供する要部工程図である。
【図８】（Ａ）〜（Ｃ）は、従来のシリサイド層を有す
るＭＯＳＦＥＴの製造説明に供する図７に続く要部工程
図である。
るＭＯＳＦＥＴの製造説明に供する図７に続く要部工程
図である。
１０１：シリコン基板 １０３：フィールド酸化膜 １０５，１０７：溝 １０９，１０９ａ：ゲート酸化膜 １１１，１１１ａ：ゲート電極 １１３：側壁酸化膜 １１５：ソース領域 １１７：ドレイン領域 １１９：チタン膜 １２１，１２３，１２５：チタンシリサイド層 ２０１：境界 ２０３〜２０９，２１１〜２１７：溝 ３０１，３０３：溝 ４０１〜４０９：溝
Claims (4)
- 【請求項１】 下地のシリコンと高融点金属との反応に
よるシリサイド層を有する半導体装置において、 シリコンの下地の表面に凹凸部を設けてあり、かつこの
凹凸部がシリサイド層を具えていることを特徴とする半
導体装置。 - 【請求項２】 請求項１に記載の半導体装置を電界効果
トランジスタとし、前記凹凸部およびシリサイド層を、
ソース領域およびドレイン領域の双方かまたはいずれか
一方に設けたことを特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置を製造する
方法において、 シリコン下地のシリサイド層形成予定領域に凹凸部を形
成する工程と、 前記凹凸部の形成済みの下地上に、高融点金属の薄膜を
形成する工程と、 該高融点金属成膜後、下地の熱処理を行なう工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項４】 高融点金属として、チタン（Ｔｉ）を用
いることを特徴とする請求項３に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12041292A JPH05315613A (ja) | 1992-05-13 | 1992-05-13 | 半導体装置およびシリサイド層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12041292A JPH05315613A (ja) | 1992-05-13 | 1992-05-13 | 半導体装置およびシリサイド層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315613A true JPH05315613A (ja) | 1993-11-26 |
Family
ID=14785586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12041292A Withdrawn JPH05315613A (ja) | 1992-05-13 | 1992-05-13 | 半導体装置およびシリサイド層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315613A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106280A (ja) * | 1993-10-07 | 1995-04-21 | Nec Corp | 半導体装置の製造方法 |
| JP2006100824A (ja) * | 2004-09-29 | 2006-04-13 | Agere Systems Inc | トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法 |
| JP2008211149A (ja) * | 2007-02-28 | 2008-09-11 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| WO2009025706A1 (en) * | 2007-08-20 | 2009-02-26 | Advanced Micro Devices, Inc. | Mos structures that exhibit lower contact resistance and methods for fabricating the same |
| WO2009049963A1 (en) * | 2007-10-15 | 2009-04-23 | International Business Machines Corporation | Semiconductor structures having improved contact resistance |
| JP2011155098A (ja) * | 2010-01-27 | 2011-08-11 | Hitachi Ltd | グラフェン膜と金属電極とが電気的接合した回路装置 |
| JP2011176372A (ja) * | 2011-06-09 | 2011-09-08 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2011187530A (ja) * | 2010-03-05 | 2011-09-22 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-05-13 JP JP12041292A patent/JPH05315613A/ja not_active Withdrawn
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106280A (ja) * | 1993-10-07 | 1995-04-21 | Nec Corp | 半導体装置の製造方法 |
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| JP2013042169A (ja) * | 2004-09-29 | 2013-02-28 | Agere Systems Inc | トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法 |
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| US8283233B2 (en) | 2007-08-20 | 2012-10-09 | GlobalFoundries, Inc. | MOS structures that exhibit lower contact resistance and methods for fabricating the same |
| WO2009025706A1 (en) * | 2007-08-20 | 2009-02-26 | Advanced Micro Devices, Inc. | Mos structures that exhibit lower contact resistance and methods for fabricating the same |
| GB2465127A (en) * | 2007-08-20 | 2010-05-12 | Globalfoundries Inc | MOS structures that exhibit lower contact resistance and methods for fabricating the same |
| US7981749B2 (en) | 2007-08-20 | 2011-07-19 | GlobalFoundries, Inc. | MOS structures that exhibit lower contact resistance and methods for fabricating the same |
| JP2011501401A (ja) * | 2007-10-15 | 2011-01-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 接点抵抗が改善された半導体構造およびその製造方法（接点抵抗が改善された半導体構造） |
| US8299455B2 (en) | 2007-10-15 | 2012-10-30 | International Business Machines Corporation | Semiconductor structures having improved contact resistance |
| WO2009049963A1 (en) * | 2007-10-15 | 2009-04-23 | International Business Machines Corporation | Semiconductor structures having improved contact resistance |
| US8685809B2 (en) | 2007-10-15 | 2014-04-01 | International Business Machines Corporation | Semiconductor structures having improved contact resistance |
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| JP2011187530A (ja) * | 2010-03-05 | 2011-09-22 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |