CN114121667B - 半导体器件的制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件的制造方法，包括：步骤一、形成伪栅极结构；步骤二、形成第一低介电常数侧墙；步骤三、形成牺牲侧墙，牺牲侧墙的第二厚度用于补偿后续去除伪栅极结构中侧墙的厚度损耗值；步骤四、以牺牲侧墙的侧面为自对准条件进行LDD注入形成LDD区；步骤五、去除牺牲侧墙；步骤六、形成第二低介电常数侧墙，由第一和第二低介电常数侧墙叠加形成侧墙；步骤七、以侧墙的侧面为自对准条件形成源区和漏区；步骤八、形成第零层层间膜；步骤九、去除伪栅极结构形成栅极沟槽，在去除伪栅极结构的过程中侧墙会产生厚度损耗，栅极沟槽和LDD区之间具有大于0nm的第二间距值。步骤十、在栅极沟槽中填充金属栅极结构。本发明能降低器件的寄生电容。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件的制造方法。
背景技术
如图1A至图1B所示，是现有半导体器件的制造方法各步骤中的器件结构图；现有半导体器件的制造方法包括如下步骤：
步骤一、如图1A所示，提供半导体衬底101，在所述半导体衬底101上形成伪栅极结构，所述伪栅极结构由伪栅介质层103和多晶硅伪栅104叠加而成。
所述半导体衬底101包括硅衬底。
半导体器件为FinFET，在所述半导体衬底101上还形成有通过对所述半导体衬底101进行图形化形成的鳍体102。
所述伪栅极结构覆盖在所述鳍体102的顶部表面和侧面。
步骤二、如图1A所示，在所述多晶硅伪栅104侧面形成第一低介电常数侧墙106a，所述第一低介电常数侧墙106a作为设置栅极结构和LDD区的偏移量(offset)的侧墙(spacer)即offset spacer。
所述第一低介电常数侧墙106a的材料包括SiOCN。
步骤三、如图1A所示，以所述第一低介电常数侧墙106a的侧面为自对准条件进行LDD注入形成LDD区105，所述LDD区105和对应的所述多晶硅伪栅104之间的第一间距值为所述第一低介电常数侧墙106a所具有的第一厚度。
步骤四、如图1A所示，在所述第一低介电常数侧墙106a的侧面形成第二低介电常数侧墙106b，由所述第一低介电常数侧墙106a和所述第二低介电常数侧墙106b叠加形成侧墙106。
通常，所述第二低介电常数侧墙106b的材料包括SiOCN。
步骤五、如图1A所示，以所述侧墙106的侧面为自对准条件形成源区109a和漏区109b。
通常，步骤五包括如下分步骤：
在所述源区109a和所述漏区109b的形成区域形成嵌入式外延层(EPI)。
进行源漏注入在所述嵌入式外延层中形成所述源区109a和所述漏区109b。
步骤六、如图1A所示，形成第零层层间膜108并使所述第零层层间膜108的顶部表面和所述多晶硅伪栅104的顶部表面相平。
通常，在形成所述第零层层间膜108之前，还包括形成接触刻蚀停止层107的步骤。
采用刻蚀或化学机械研磨工艺使所述第零层层间膜108的顶部表面和所述多晶硅伪栅104的顶部表面相平。
步骤七、如图1B所示，采用刻蚀工艺去除所述伪栅极结构并在所述伪栅极结构的去除区域中形成栅极沟槽110，在去除所述伪栅极结构的过程中，所述侧墙106会产生厚度损耗。如图1B所示，所述栅极沟槽110的侧面110a会位于所述LDD区105的上方。
去除所述伪栅极结构的工艺包括：
去除所述多晶硅伪栅(DGP)104的步骤。
去除所述伪栅介质层(DGO)103的步骤。
步骤十、在所述栅极沟槽110中填充金属栅极结构。
所述金属栅极结构包括依次叠加的栅介质层、功函数金属层和金属导电材料层。
所述栅介质层的材料包括高介电常数材料。
由图1B所示可知，所述金属栅极结构会和所述LDD区105产生交叠，这会大大增加器件的栅极和LDD区105之间的寄生电容Cgldd。
由图1A所示可知，在所述侧墙106没有产生损耗的条件下，最后形成的金属栅极结构和所述LDD区105之间的寄生电容采用Cgldd表示，源漏区的嵌入式外延层和金属栅极结构之间的寄生电容则采用Cgepi表示。但是实际上，所述侧墙106会产生损耗，故所述金属栅极结构和所述LDD区105之间的间距会缩小甚至会交叠，故Cgldd会增加，这会降低器件的交流性能。
器件的直流性能主要受有效沟道长度Leff决定，沟道区是位于所述源区109a和所述漏区109b之间被所述金属栅极结构所覆盖的区域，由于所述源区109a和所述漏区109b是由所述侧墙106的外侧面自对准定义的，故从所述侧墙106的内侧面开始的损耗并不会对所述源区109a和所述漏区109b的形成造成不利影响，最后有效沟道长度Leff不会改变，故器件的直流性能不会受到影响。
发明内容
本发明所要解决的技术问题是提供一种半导体器件的制造方法，能防止低介电常数侧墙的厚度损耗对栅极和LDD区的寄生电容产生增加的影响，从而能降低器件的寄生电容。
为解决上述技术问题，本发明提供的半导体器件的制造方法包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底上形成伪栅极结构，所述伪栅极结构由伪栅介质层和多晶硅伪栅叠加而成。
步骤二、在所述多晶硅伪栅侧面形成第一低介电常数侧墙，所述第一低介电常数侧墙具有第一厚度，所述第一厚度设置为后续形成的金属栅和LDD区的间距值。
步骤三、在所述第一低介电常数侧墙的侧面形成牺牲侧墙，所述牺牲侧墙具有第二厚度，所述第二厚度用于补偿后续去除所述伪栅极结构中侧墙的厚度损耗值。
步骤四、以所述牺牲侧墙的侧面为自对准条件进行LDD注入形成LDD区，所述LDD区和对应的所述多晶硅伪栅之间的第一间距值为所述第一厚度加所述第二厚度。
步骤五、去除所述牺牲侧墙。
步骤六、在所述第一低介电常数侧墙的侧面形成第二低介电常数侧墙，由所述第一低介电常数侧墙和所述第二低介电常数侧墙叠加形成侧墙。
步骤七、以所述侧墙的侧面为自对准条件形成源区和漏区。
步骤八、形成第零层层间膜并使所述第零层层间膜的顶部表面和所述多晶硅伪栅的顶部表面相平。
步骤九、采用刻蚀工艺去除所述伪栅极结构并在所述伪栅极结构的去除区域中形成栅极沟槽，在去除所述伪栅极结构的过程中，所述侧墙会产生厚度损耗并使所述栅极沟槽和所述LDD区之间具有第二间距值，所述第二间距值小于所述第一间距值，所述第二厚度保证所述第二间距值大于0nm以保证所述栅极沟槽和所述LDD区不交叠。
步骤十、在所述栅极沟槽中填充金属栅极结构。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，半导体器件为FinFET，在所述半导体衬底上还形成有通过对所述半导体衬底进行图形化形成的鳍体。
进一步的改进是，所述伪栅极结构覆盖在所述鳍体的顶部表面和侧面。
进一步的改进是，所述伪栅介质层的材料采用二氧化硅。
进一步的改进是，所述第一低介电常数侧墙的材料包括SiOCN。
进一步的改进是，所述第二低介电常数侧墙的材料包括SiOCN。
进一步的改进是，所述牺牲侧墙的材料采用氧化硅或者氮化硅。
进一步的改进是，步骤七包括如下分步骤：
在所述源区和所述漏区的形成区域形成嵌入式外延层。
进行源漏注入在所述嵌入式外延层中形成所述源区和所述漏区。
进一步的改进是，所述FinFET为N型FinFET，所述LDD区、所述源区和所述漏区都为N型掺杂，所述嵌入式外延层采用SiP。
进一步的改进是，所述FinFET为P型FinFET，所述LDD区、所述源区和所述漏区都为P型掺杂，所述嵌入式外延层采用SiGe。
进一步的改进是，步骤八中，在形成所述第零层层间膜之前，还包括形成接触刻蚀停止层的步骤。
进一步的改进是，步骤八中，采用刻蚀或化学机械研磨工艺使所述第零层层间膜的顶部表面和所述多晶硅伪栅的顶部表面相平。
进一步的改进是，步骤九中，去除所述伪栅极结构的工艺包括：
去除所述多晶硅伪栅的步骤。
去除所述伪栅介质层的步骤。
进一步的改进是，步骤十中，所述金属栅极结构包括依次叠加的栅介质层、功函数金属层和金属导电材料层。
所述栅介质层的材料包括高介电常数材料。
进一步的改进是，所述第二厚度等于去除所述伪栅极结构中侧墙的厚度损耗值。
所述第二间距值等于所述第一厚度。
通常，第一低介电常数侧墙是作为设置栅极结构和LDD区的偏移量的侧墙即offset spacer，现有方法中，是在第一低介电常数侧墙形成后，直接以第一低介电常数侧墙为自对准条件形成LDD区，但是这只能实现LDD区和伪栅极结构之间的偏移量的设置，在将伪栅极结构替换为金属栅极结构的过程中，低介电常数材料容易被损耗，最后会使得LDD区和金属栅极结构之间的偏移量缩小甚至互相交叠，最后会使LDD区和栅极之间的寄生电容Cgldd增加。本发明则是在第一低介电常数侧墙形成之后增加形成牺牲侧墙的步骤，之后再以牺牲侧墙为自对准条件进行LDD注入形成LDD区，之后再去除牺牲侧墙，这样，LDD区和伪栅极结构之间的间距会加大，在替换为金属栅极结构过程中，侧墙被损耗后，依然能保证LDD区和金属栅极结构具有符合要求的间距值，也即本发明能通过牺牲侧墙补偿去除伪栅极结构中侧墙的厚度损耗，从而能增加寄生电容Cgldd并从而提升器件的交流特性。
同时本发明牺牲侧墙并不会影响由第一和第二低介电常数侧墙叠加形成的侧墙的厚度，故不会影响器件的源区和漏区的形成工艺，所以能保证器件的有效沟道区的长度不变，从而能保证器件的直流特性不变。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1B是现有半导体器件的制造方法各步骤中的器件结构图；
图2是本发明实施例半导体器件的制造方法的流程图；
图3A-图3F是本发明实施例半导体器件的制造方法各步骤中的器件结构图。
具体实施方式
如图2所示，是本发明实施例半导体器件的制造方法的流程图；如图3A至图3F所示，是本发明实施例半导体器件的制造方法各步骤中的器件结构图；本发明实施例半导体器件的制造方法包括如下步骤：
步骤一、如图3A所示，提供半导体衬底201，在所述半导体衬底201上形成伪栅极结构，所述伪栅极结构由伪栅介质层203和多晶硅伪栅204叠加而成。
本发明实施例中，所述半导体衬底201包括硅衬底。
半导体器件为FinFET，在所述半导体衬底201上还形成有通过对所述半导体衬底201进行图形化形成的鳍体202。
所述伪栅极结构覆盖在所述鳍体202的顶部表面和侧面。
所述伪栅介质层203的材料采用二氧化硅。
步骤二、如图3A所示，在所述多晶硅伪栅204侧面形成第一低介电常数侧墙206a，所述第一低介电常数侧墙206a具有第一厚度，所述第一厚度设置为后续形成的金属栅和LDD区205的间距值。
本发明实施例中，所述第一低介电常数侧墙206a的材料包括SiOCN。
步骤三、如图3B所示，在所述第一低介电常数侧墙206a的侧面形成牺牲侧墙301，所述牺牲侧墙301具有第二厚度，所述第二厚度用于补偿后续去除所述伪栅极结构中侧墙206的厚度损耗值。
本发明实施例中，所述牺牲侧墙301的材料采用氧化硅或者氮化硅。
步骤四、如图3C所示，以所述牺牲侧墙301的侧面为自对准条件进行LDD注入302形成LDD区205，所述LDD区205和对应的所述多晶硅伪栅204之间的第一间距值为所述第一厚度加所述第二厚度。
步骤五、如图3D所示，去除所述牺牲侧墙301。
步骤六、如图3E所示，在所述第一低介电常数侧墙206a的侧面形成第二低介电常数侧墙206b，由所述第一低介电常数侧墙206a和所述第二低介电常数侧墙206b叠加形成侧墙206。
本发明实施例中，所述第二低介电常数侧墙206b的材料包括SiOCN。
步骤七、如图3E所示，以所述侧墙206的侧面为自对准条件形成源区209a和漏区209b。
本发明实施例中，步骤七包括如下分步骤：
在所述源区209a和所述漏区209b的形成区域形成嵌入式外延层。
进行源漏注入在所述嵌入式外延层中形成所述源区209a和所述漏区209b。
所述FinFET为N型FinFET时，所述LDD区205、所述源区209a和所述漏区209b都为N型掺杂，所述嵌入式外延层采用SiP。
所述FinFET为P型FinFET时，所述LDD区205、所述源区209a和所述漏区209b都为P型掺杂，所述嵌入式外延层采用SiGe。
步骤八、如图3E所示，形成第零层层间膜208并使所述第零层层间膜208的顶部表面和所述多晶硅伪栅204的顶部表面相平。
本发明实施例中，在形成所述第零层层间膜208之前，还包括形成接触刻蚀停止层207的步骤。
采用刻蚀或化学机械研磨工艺使所述第零层层间膜208的顶部表面和所述多晶硅伪栅204的顶部表面相平。
步骤九、如图3F所示，采用刻蚀工艺去除所述伪栅极结构并在所述伪栅极结构的去除区域中形成栅极沟槽210，在去除所述伪栅极结构的过程中，所述侧墙206会产生厚度损耗并使所述栅极沟槽210和所述LDD区205之间具有第二间距值，所述第二间距值小于所述第一间距值，所述第二厚度保证所述第二间距值大于0nm以保证所述栅极沟槽210和所述LDD区205不交叠，由图3F所示可知，所述栅极沟槽210的侧面210a并不位于所述LDD区205的上方。
较佳为，所述第二厚度等于去除所述伪栅极结构中侧墙的厚度损耗值。所述第二间距值等于所述第一厚度。
本发明实施例中，去除所述伪栅极结构的工艺包括：
去除所述多晶硅伪栅204的步骤。
去除所述伪栅介质层203的步骤。
步骤十、在所述栅极沟槽210中填充金属栅极结构。
本发明实施例中，所述金属栅极结构包括依次叠加的栅介质层、功函数金属层和金属导电材料层。
所述栅介质层的材料包括高介电常数材料。
通常，第一低介电常数侧墙是作为设置栅极结构和LDD区的偏移量(offset)的侧墙，现有方法中，是在第一低介电常数侧墙形成后，直接以第一低介电常数侧墙为自对准条件形成LDD区，但是这只能实现LDD区和伪栅极结构之间的偏移量的设置，在将伪栅极结构替换为金属栅极结构的过程中，低介电常数材料容易被损耗，最后会使得LDD区和金属栅极结构之间的偏移量缩小甚至互相交叠，最后会使LDD区和栅极之间的寄生电容Cgldd增加。本发明实施例则是在第一低介电常数侧墙206a形成之后增加形成牺牲侧墙301的步骤，之后再以牺牲侧墙301为自对准条件进行LDD注入302形成LDD区205，之后再去除牺牲侧墙301，这样，LDD区205和伪栅极结构之间的间距会加大，在替换为金属栅极结构过程中，侧墙206被损耗后，依然能保证LDD区205和金属栅极结构具有符合要求的间距值，也即本发明实施例能通过牺牲侧墙301补偿去除伪栅极结构中侧墙206的厚度损耗，从而能增加寄生电容Cgldd并从而提升器件的交流特性。
同时本发明实施例牺牲侧墙301并不会影响由第一和第二低介电常数侧墙206b叠加形成的侧墙206的厚度，故不会影响器件的源区209a和漏区209b的形成工艺，所以能保证器件的有效沟道区的长度不变，从而能保证器件的直流特性不变。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (16)
1.一种半导体器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底上形成伪栅极结构，所述伪栅极结构由伪栅介质层和多晶硅伪栅叠加而成；
步骤二、在所述多晶硅伪栅侧面形成第一低介电常数侧墙，所述第一低介电常数侧墙具有第一厚度，所述第一厚度设置为后续形成的金属栅和LDD区的间距值；
步骤三、在所述第一低介电常数侧墙的侧面形成牺牲侧墙，所述牺牲侧墙具有第二厚度，所述第二厚度用于补偿后续去除所述伪栅极结构中侧墙的厚度损耗值；
步骤四、以所述牺牲侧墙的侧面为自对准条件进行LDD注入形成LDD区，所述LDD区和对应的所述多晶硅伪栅之间的第一间距值为所述第一厚度加所述第二厚度；
步骤五、去除所述牺牲侧墙；
步骤六、在所述第一低介电常数侧墙的侧面形成第二低介电常数侧墙，由所述第一低介电常数侧墙和所述第二低介电常数侧墙叠加形成侧墙；
步骤七、以所述侧墙的侧面为自对准条件形成源区和漏区；
步骤八、形成第零层层间膜并使所述第零层层间膜的顶部表面和所述多晶硅伪栅的顶部表面相平；
步骤九、采用刻蚀工艺去除所述伪栅极结构并在所述伪栅极结构的去除区域中形成栅极沟槽，在去除所述伪栅极结构的过程中，所述侧墙会产生厚度损耗并使所述栅极沟槽和所述LDD区之间具有第二间距值，所述第二间距值小于所述第一间距值，所述第二厚度保证所述第二间距值大于0nm以保证所述栅极沟槽和所述LDD区不交叠；
步骤十、在所述栅极沟槽中填充金属栅极结构。
2.如权利要求1所述的半导体器件的制造方法，其特征在于：所述半导体衬底包括硅衬底。
3.如权利要求2所述的半导体器件的制造方法，其特征在于：半导体器件为FinFET，在所述半导体衬底上还形成有通过对所述半导体衬底进行图形化形成的鳍体。
4.如权利要求3所述的半导体器件的制造方法，其特征在于：所述伪栅极结构覆盖在所述鳍体的顶部表面和侧面。
5.如权利要求3所述的半导体器件的制造方法，其特征在于：所述伪栅介质层的材料采用二氧化硅。
6.如权利要求3所述的半导体器件的制造方法，其特征在于：所述第一低介电常数侧墙的材料包括SiOCN。
7.如权利要求6所述的半导体器件的制造方法，其特征在于：所述第二低介电常数侧墙的材料包括SiOCN。
8.如权利要求6所述的半导体器件的制造方法，其特征在于：所述牺牲侧墙的材料采用氧化硅或者氮化硅。
9.如权利要求3所述的半导体器件的制造方法，其特征在于：步骤七包括如下分步骤：
在所述源区和所述漏区的形成区域形成嵌入式外延层；
进行源漏注入在所述嵌入式外延层中形成所述源区和所述漏区。
10.如权利要求9所述的半导体器件的制造方法，其特征在于：所述FinFET为N型FinFET，所述LDD区、所述源区和所述漏区都为N型掺杂，所述嵌入式外延层采用SiP。
11.如权利要求9所述的半导体器件的制造方法，其特征在于：所述FinFET为P型FinFET，所述LDD区、所述源区和所述漏区都为P型掺杂，所述嵌入式外延层采用SiGe。
12.如权利要求3所述的半导体器件的制造方法，其特征在于：步骤八中，在形成所述第零层层间膜之前，还包括形成接触刻蚀停止层的步骤。
13.如权利要求12所述的半导体器件的制造方法，其特征在于：步骤八中，采用刻蚀或化学机械研磨工艺使所述第零层层间膜的顶部表面和所述多晶硅伪栅的顶部表面相平。
14.如权利要求5所述的半导体器件的制造方法，其特征在于：步骤九中，去除所述伪栅极结构的工艺包括：
去除所述多晶硅伪栅的步骤；
去除所述伪栅介质层的步骤。
15.如权利要求3所述的半导体器件的制造方法，其特征在于：步骤十中，所述金属栅极结构包括依次叠加的栅介质层、功函数金属层和金属导电材料层；
所述栅介质层的材料包括高介电常数材料。
16.如权利要求1所述的半导体器件的制造方法，其特征在于：
所述第二厚度等于去除所述伪栅极结构中侧墙的厚度损耗值；
所述第二间距值等于所述第一厚度。
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