JP4092607B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4092607B2 JP4092607B2 JP09976999A JP9976999A JP4092607B2 JP 4092607 B2 JP4092607 B2 JP 4092607B2 JP 09976999 A JP09976999 A JP 09976999A JP 9976999 A JP9976999 A JP 9976999A JP 4092607 B2 JP4092607 B2 JP 4092607B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polycrystalline
- gate
- gate electrode
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ／ロジックの混載デバイスを製造するのに用いて好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、メモリ／ロジックの混載デバイスを実現する為、ゲートを低抵抗化することが必要とされ、その手段として、サリサイド法を適用したり、また、多結晶Ｓｉゲート電極上にＷなどの金属からなるゲート電極を積層して二重構造のゲート（ポリ・メタル・ゲート）にしている。
【０００３】
また、メモリ部を高集積化する為、ゲートとソース並びにドレインの電極コンタクト・ホールとの間隔をできる限り狭くすることが必要とされているが、リソグラフィ技術に於ける精度の問題で、ゲート上にソース並びにドレインの電極コンタクト用開口が被ってしまう場合が生ずる。
【０００４】
図６は従来の技術を説明する為の半導体装置を表す要部切断側面図であり、以下、図を参照しつつ製造工程について説明する。
【０００５】
図６（Ａ）参照
６−（１）
図示の構造は、通常の技法を適用して形成されるが、その要点は、
▲１▼ Ｓｉ半導体基板１に素子間分離絶縁層（図示せず）を形成する。
▲２▼ ＳｉＯ2 からなるゲート絶縁膜２を形成する。
▲３▼ ゲート絶縁膜２上に多結晶Ｓｉ層、ＴｉＮ層、Ｗ層、ＳｉＮ層を形成してから、ゲート・パターンにエッチングし、多結晶Ｓｉゲート電極３Ｇ1 並びに３Ｇ2 、ＴｉＮバリヤ層４Ｇ1 並びに４Ｇ2 、Ｗゲート電極５Ｇ1 並びに５Ｇ2 、ＳｉＮ表面保護層６Ｇ1 並びに６Ｇ2 を形成する。尚、ＳｉＮ表面保護層６Ｇ1 並びに６Ｇ2 は、後に形成するソース並びにドレインの電極コンタクト用開口がずれてゲート上に被った場合に対処するものである。
▲４▼ ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造に於ける低不純物濃度領域７1 及び７2 、低不純物濃度領域８1 及び８2 を形成する。
▲５▼ 全面にＳｉＮ層を形成してから、異方性エッチングを行ってサイド・ウォール９を形成する。
▲６▼ ＬＤＤ構造に於ける高不純物濃度領域１０1 及び１０2 、同じく高不純物濃度領域１１を形成する。
である。
【０００６】
図６（Ｂ）参照
６−（２）
全面を覆う例えばＳｉＯ2 からなる層間絶縁層１２を形成する。
【０００７】
６−（３）
層間絶縁層１２をエッチングして高不純物濃度領域１１に対向する電極コンタクト用開口を形成する。
【０００８】
６−（４）
前記電極コンタクト用開口を介して高不純物濃度領域１１にコンタクトする金属配線１３を形成する。
【０００９】
前記のようにして形成された半導体装置では、電極コンタクト用開口は金属配線１３がコンタクトする高不純物濃度領域１１に正確に対応して形成されているので何ら問題はない。
【００１０】
図７は従来の技術を説明する為の半導体装置を表す要部切断側面図であり、電極コンタクト用開口が高不純物濃度領域１１とずれて形成された場合を表している。尚、図７では、図６に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１１】
図示されているように、電極コンタクト用開口が高不純物濃度領域１１からずれて、ゲートに被って形成された場合であっても、ＳｉＮ表面保護層６Ｇ1 の存在に依って、金属配線１３がゲート電極５Ｇ1 と短絡するようなことは起こらない。
【００１２】
前記説明したように、高不純物濃度領域１１にコンタクトする金属配線１３を形成する場合、ゲートをＳｉＮ表面保護層６Ｇ1 及び６Ｇ2 などで覆い、電極コンタクト用開口の位置ずれに対処させる技術を自己整合コンタクト（ｓｅｌｆ ａｌａｉｎｅ ｃｏｎｔａｃｔ：ＳＡＣ）と呼んでいる。
【００１３】
ＳＡＣは、前記説明したように、限界があるリソグラフィ技術の精度を補償するのに大変有用な手段ではあるが、この技術を採用した場合、ゲートを低抵抗化する為の技術であるサリサイド法、即ち、ゲートを選択的にシリサイド化する技術を用いることができず、従って、現在のメモリ／ロジック混載デバイスの開発では、殆どが図示のような多結晶Ｓｉゲート電極上にＷなどの金属からなるゲート電極を積層した二重構造ゲートの技術が対象になっている。
【００１４】
然しながら、二重構造ゲートを作成する場合、ゲート絶縁膜２上の多結晶Ｓｉ層、ＴｉＮ層、Ｗ層、ＳｉＮ層をゲート・パターンをもつメサ状にエッチング加工することは大変困難である。
【００１５】
図８は二重構造ゲートを作成する際の問題点を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、図７及び図８に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１６】
図８（Ａ）参照
８−（１）
素子間分離絶縁膜（図示せず）が形成されたＳｉ半導体基板１上に、
厚さ３〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜２
厚さ１００〔ｎｍ〕の多結晶Ｓｉ層３
厚さ５〔ｎｍ〕のＴｉＮバリヤ層４
厚さ１００〔ｎｍ〕のＷ層５
厚さ１００〔ｎｍ〕のＳｉＮ表面保護層６
を形成する。尚、バリヤ層４の材料であるＴｉＮは、薄層化してもバリヤ性に優れ、また、ＳｉＮと違って導電性である。
【００１７】
図８（Ｂ）参照
８−（２）
ＳｉＮ保護層６〜多結晶Ｓｉ層３をゲート・パターンのメサ状にエッチングし、ＳｉＮ表面保護層６Ｇ、Ｗゲート電極５Ｇ、ＴｉＮバリヤ層４Ｇ、多結晶Ｓｉゲート電極３Ｇを形成する。
【００１８】
図示の状態は、理想的に良いメサ・エッチングが行われたことを表しているが、実際上では、このようにはならない。
【００１９】
図８（Ｃ）参照
８−（３）
ゲート長が０．１〔μｍ〕の世代にあるＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスに於いては、ゲート絶縁膜２は３〔ｎｍ〕以下と薄くなるので、前記工程８−（２）で説明したメサ・エッチングを行う場合、多結晶Ｓｉ層と酸化層とのエッチング速度比は極めて高いことが要求され、しかも、ＳｉＮ表面保護層／金属層／多結晶Ｓｉ層構造では、ＳｉＮ表面保護層／金属層／多結晶Ｓｉ層を同時にエッチングする必要がある。
【００２０】
然しながら、金属層と多結晶Ｓｉ層とのエッチング速度比は殆どなく、金属層のエッチング加工時に多結晶Ｓｉ層も若干エッチングされてしまうことがあり、ウエハ内で多結晶Ｓｉ層の層厚に分布を生ずることになる。
【００２１】
従って、金属層のエッチングが終わってから多結晶Ｓｉ層をエッチング加工する際、多結晶Ｓｉ層のみをエッチングする場合に比較し、オーバ・エッチングを長くする必要がある。
【００２２】
ところが、ゲート絶縁膜２が薄い為、エッチング停止の役割を果たすことができず、ゲート絶縁膜２を突き抜けて下地のＳｉ半導体基板１までもがエッチングされ、図示されているようにゲートの周囲に溝１Ｇが形成されてしまう。
【００２３】
前記したように、Ｓｉ半導体基板１に溝１Ｇが形成された状態になった場合、良好なソース接合／ドレイン接合が形成できないことは勿論であり、集積回路装置を作成することは不可能になる。
【００２４】
【発明が解決しようとする課題】
本発明では、例えばメモリ／ロジック混載デバイスを製造するに際し、ゲートを充分に低抵抗化することが可能であり、且つ、ゲートとソース／ドレインとの間隔を狭くして高集積化することが可能であるようにする。
【００２５】
【課題を解決するための手段】
本発明では、二重構造ゲートの基本的構造、即ち、ゲート絶縁膜／多結晶Ｓｉゲート電極／金属ゲート電極／ＳｉＮ表面保護層に於ける金属ゲート電極を第二の多結晶Ｓｉゲート電極に代替し且つ各層をメサ化する途中で第二の多結晶Ｓｉゲート電極の側壁のみをシリサイド化してからメサ化を完成することが基本になっている。
【００２６】
二重構造ゲートの基本的構造では、前記従来の技術の説明に見られるように、多結晶Ｓｉゲート電極と金属ゲート電極との間にＴｉＮバリヤ層を介在させるのであるが、この構造は、本発明に於いても同様である。
【００２７】
通常、多結晶Ｓｉのエッチング速度はＴｉＮに比較して著しく高いので、本発明に於いて、積層した各層をゲート・パターンにメサ化する際、ＳｉＮ表面保護層から第二の多結晶Ｓｉゲート電極層までのメサ・エッチングは、ＴｉＮバリヤ層で確実に停止する。
【００２８】
そこで、表出された第二の多結晶Ｓｉゲート電極層の側壁をＣｏなどの金属を用いてシリサイド化し、その後、残りの各層のメサ・エッチングを行うようにすることで、エッチングがゲート絶縁膜を貫通してＳｉ半導体基板に達するような事故が起きないようにしている。
【００２９】
そのようなことが可能になる理由は、ＳｉＮ表面保護層及び第二の多結晶Ｓｉゲート電極のメサ・エッチングがＴｉＮバリヤ層で確実に停止し、その後、再びエッチングを行ってＴｉＮバリヤ層と第一の多結晶Ｓｉゲート電極のメサ化を行うようにしているので、全体を一度にエッチングする場合に比較し、正確なエッチング制御ができることに依る。
【００３０】
前記したところから、本発明に依る半導体装置の製造方法に於いては、
（１）
素子間分離絶縁層（例えばフィールド絶縁層２２）が形成されたＳｉ半導体基板（例えばＳｉ半導体基板２１）の活性領域にゲート絶縁膜（例えばゲート絶縁膜２３）を形成する工程と、次いで、ゲート絶縁膜上に第一の多結晶Ｓｉ層（例えば多結晶Ｓｉ層２４）を形成する工程と、次いで、第一の多結晶層に不純物を導入する工程と、次いで、第一の多結晶Ｓｉ層上にＴｉＮ、ＷＮ、ＷＳｉＮ、ＭｏＮ又はＴａＮから選択されたエッチング停止層（例えばＴｉＮエッチング停止層２５）及び第二の多結晶Ｓｉ層（例えば不純物含有多結晶Ｓｉ層２６）及び表面保護層（例えばＳｉＮ表面保護層２７）を順に積層形成する工程と、次いで、前記表面保護層及び前記第二の多結晶Ｓｉ層をエッチングしてゲート・パターン化された表面保護層（例えばＳｉＮ表面保護層２７Ｇ）及び第二の多結晶Ｓｉゲート電極（例えば第二の多結晶Ｓｉゲート電極２６Ｇ）を形成する工程と、次いで、前記第二の多結晶Ｓｉゲート電極の側面をシリサイド化することに依りシリサイド層（例えばＣｏＳｉ層２８Ｇ）を形成する工程と、次いで、前記エッチング停止層及び前記第一の多結晶Ｓｉ層をエッチングしてエッチング停止層のゲート・パターン化（例えばゲート・パターン化されたＴｉＮエッチング停止層２５Ｇの生成）を行うと共に第一の多結晶Ｓｉゲート電極（例えば第一の多結晶Ｓｉゲート電極２４Ｇ）を形成する工程とが含まれてなることを特徴とするか、又は、
【００３１】
（２）
前記（１）に於いて、第二の多結晶Ｓｉゲート電極の側面をシリサイド化することに依りシリサイド層を形成する工程に於いて、第二の多結晶Ｓｉゲート電極（例えば第二の多結晶Ｓｉゲート電極２６Ｇ）の側面から自然酸化膜を除去してから遷移金属層（例えばＣｏ層２８）を形成する工程と、次いで、遷移金属とＳｉとを反応させてシリサイド層（例えばＣｏＳｉ層２８Ｇ）を形成する為の熱処理を行う工程と、次いで、未反応の遷移金属層を除去する工程と、次いで、シリサイド層を低抵抗化する為の熱処理を行う工程とが含まれてなることを特徴とする。
【００３２】
前記手段を採ることに依り、ゲートは、実用上、充分な程度に低抵抗化することが可能となり、また、積層した各層をゲート・パターンにメサ化する際にエッチングがゲート絶縁膜を貫通してＳｉ半導体基板を損傷することはなくなり、従って、ゲートとソース／ドレインとの間隔を狭くして高集積化しても何ら問題は起こらないから、例えば微細なメモリ／ロジック混載の半導体集積回路装置を製造するのに好適である。
【００３３】
【発明の実施の形態】
図１乃至図５は本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００３４】
図１（Ａ）参照
１−（１）
通常の技法を適用することに依り、Ｓｉ半導体基板２１に於ける素子間分離領域に凹所を形成して化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法に依るＳｉＯ2 で埋めてフィールド絶縁層２２を形成する。
【００３５】
１−（２）
熱酸化法を適用することに依り、Ｓｉ半導体基板２１に於ける活性領域上に厚さが例えば３〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜２３を形成する。
【００３６】
１−（３）
ＣＶＤ法を適用することに依り、厚さが例えば５０〔ｎｍ〕の多結晶Ｓｉ層２４を形成する。
【００３７】
１−（４）
イオン注入法を適用することに依り、イオン加速エネルギを例えば３〔ｋｅＶ〕、ドーズ量を例えば１×１０15〔cm-2〕として、多結晶Ｓｉ層２４に硼素イオンの打ち込みを行う。尚、ここではｐチャネル・トランジスタを対象としているので、不純物として硼素を用いたが、ｎチャネル・トランジスタであれば通常は燐を用いる。
【００３８】
１−（５）
スパッタリング法を適用することに依り、多結晶Ｓｉ層２４上に厚さが例えば５〔ｎｍ〕のＴｉＮエッチング停止層２５を形成する。
【００３９】
１−（６）
ＣＶＤ法を適用することに依り、ＴｉＮエッチング停止層２５上に厚さが例えば１００〔ｎｍ〕の不純物含有多結晶Ｓｉ層２６、及び、厚さが例えば５０〔ｎｍ〕のＳｉＮ表面保護層２７を順に積層形成する。
【００４０】
図１（Ｂ）参照
１−（７）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋Ａｒ（ＳｉＮ用及びＳｉ用）とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、ＳｉＮ表面保護層２７及び多結晶Ｓｉ層２６をゲート・パターンにエッチングしてＳｉＮ表面保護層２７Ｇ及び第二の多結晶Ｓｉゲート電極２６Ｇを形成し、その後、レジスト剥離液中に浸漬し、レジスト膜を除去する。
【００４１】
図２（Ａ）参照
２−（１）
フッ酸中に浸漬して第二の多結晶Ｓｉゲート電極２６Ｇ側面に於ける自然酸化膜を除去してから、スパッタリング法を適用することに依り、厚さが例えば１０〔ｎｍ〕のＣｏ層２８及び厚さが例えば３０〔ｎｍ〕のＴｉＮ層２９を形成する。尚、ＴｉＮ層２９はＣｏシリサイドの酸化を防止する役割を果たすものである。
【００４２】
２−（２）
ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）法を適用することに依り、温度を例えば５００〔℃〕、時間を例えば３０〔秒〕とする熱処理を行って、第二の多結晶Ｓｉゲート電極２６Ｇの側壁とＣｏ層２８とを反応させてＣｏＳｉ層２８Ｇを生成させる。
【００４３】
図２（Ｂ）参照
２−（３）
硫酸中に浸漬してＴｉＮ層２９及び未反応のＣｏ層２８を除去してメサ化されたゲートの一部を表出させる。尚、この際、ＴｉＮエッチング停止層２５のうち、第二の多結晶Ｓｉゲート電極２６Ｇの直下に在る部分以外は除去されてしまうので、残ったＴｉＮエッチング停止層を記号２５Ｇで表示する。
【００４４】
２−（４）
ＲＴＡ法を適用することに依り、温度を例えば８５０〔℃〕、〔時間〕を例えば３０〔秒〕とする熱処理を行う。
【００４５】
この熱処理を終わった後、第二の多結晶Ｓｉゲート電極２６Ｇは、ゲート長が０．１〔μｍ〕である場合、２．５〔Ω／□〕の抵抗値になることが実測されている。
【００４６】
図３（Ａ）参照
３−（１）
エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋ＡｒとするＲＩＥ法を適用することに依り、ＳｉＮ表面保護層２７Ｇをマスクとして多結晶Ｓｉ層２４の異方性エッチングを行い、第一の多結晶Ｓｉゲート電極２４Ｇを形成する。
【００４７】
図３（Ｂ）参照
３−（２）
イオン注入法を適用することに依り、イオン加速エネルギを例えば１〔ｋｅＶ〕、ドーズ量を例えば４×１０14〔cm-2〕として、ＳｉＮ表面保護層２７Ｇ及びフィールド絶縁層２２をマスクにＢＦ2 イオンの打ち込みを行ってＬＤＤ構造の低不純物濃度ソース領域３０Ｓ及び低不純物濃度ドレイン領域３０Ｄを形成する。
【００４８】
３−（３）
ＣＶＤ法を適用することに依り、厚さが例えば５０〔ｎｍ〕であるＳｉＮからなる絶縁層を形成する。尚、ＳｉＮはＳｉＯ2 に代替しても良い。
【００４９】
３−（４）
エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋ＡｒとするＲＩＥ法を適用することに依り、前記工程３−（３）で形成した絶縁層の異方性エッチングを行って、ゲート側面を覆うサイド・ウォール３１Ｇを形成する。
【００５０】
３−（５）
イオン注入法を適用することに依り、イオン加速エネルギを例えば５〔ｋｅＶ〕、ドーズ量を例えば２×１０15〔cm-2〕として、ＳｉＮ表面保護層２７Ｇ及びサイド・ウォール３１Ｇ及びフィールド絶縁層２２をマスクに硼素イオンの打ち込みを行ってＬＤＤ構造の高不純物濃度ソース領域３２Ｓ及び高不純物濃度ドレイン領域３２Ｄを形成する。
【００５１】
３−（６）
ＲＴＡ法を適用することに依り、温度を例えば１０００〔℃〕、〔時間〕を例えば１０〔秒〕とする熱処理を行う。
【００５２】
３−（７）
この後、通常の技法を適用することに依り、層間絶縁層などの形成、電極・配線などの形成を実施して完成させる。
【００５３】
図４及び図５は本発明に於ける他の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図１乃至図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、また、第二の多結晶Ｓｉゲート電極２６ＧにＣｏＳｉ膜２８Ｇを形成するまでの工程は図１乃至図３について説明した実施の形態と同じであるから省略する。
【００５４】
図４（Ａ）参照
４−（１）
ＣＶＤ法を適用することに依り、厚さが例えば１０〔ｎｍ〕のＳｉＯ2 からなる絶縁層を形成する。
【００５５】
４−（２）
エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋ＡｒとするＲＩＥ法を適用することに依り、前記工程４−（１）で形成した絶縁層の異方性エッチングを行ってＳｉＮ表面保護層２７Ｇ及びＣｏＳｉ層２８Ｇの側面を覆うサイド・ウォール３３を形成する。
【００５６】
図４（Ｂ）参照
４−（３）
エッチング・ガスをＢＣｌ3 ＋ＨＢｒ（ＴｉＮ用）及びＣＨＦ3 ＋ＣＦ4 ＋Ａｒ（Ｓｉ用）とするＲＩＥ法を適用することに依り、ＳｉＮ表面保護層２７Ｇ並びにサイド・ウォール３３をマスクとしてＴｉＮエッチング停止層２５並びに多結晶Ｓｉ層２４の異方性エッチングを行い、ゲート・パターン化されたＴｉＮエッチング停止層２５Ｇ並びに第一の多結晶Ｓｉゲート電極２４Ｇを形成する。
【００５７】
４−（４）
ウエハを酸化炉中にセットし、温度を８００〔℃〕、時間を２０〔分〕として熱酸化処理を行い、第一の多結晶Ｓｉゲート電極２４Ｇの側面に厚さが１０〔ｎｍ〕であるＳｉＯ2 からなる絶縁膜２４Ｓを形成する。
【００５８】
４−（５）
イオン注入法を適用することに依り、イオン加速エネルギを例えば１〔ｋｅＶ〕、ドーズ量を例えば４×１０14〔cm-2〕として、ＳｉＮ表面保護層２７Ｇ及びフィールド絶縁層２２などをマスクにＢＦ2 イオンの打ち込みを行ってＬＤＤ構造の低不純物濃度ソース領域３０Ｓ及び低不純物濃度ドレイン領域３０Ｄを形成する。
【００５９】
図５参照
５−（１）
ＣＶＤ法を適用することに依り、厚さが例えば５０〔ｎｍ〕であるＳｉＮからなる絶縁層を形成する。尚、ＳｉＮはＳｉＯ2 に代替しても良い。
【００６０】
５−（２）
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 ＋ＡｒとするＲＩＥ法を適用することに依り、前記工程５−（１）で形成した絶縁層の異方性エッチングを行って、ゲート側面を覆うサイド・ウォール３１Ｇを形成する。
【００６１】
５−（３）
イオン注入法を適用することに依り、イオン加速エネルギを例えば５〔ｋｅＶ〕、ドーズ量を例えば２×１０15〔cm-2〕として、ＳｉＮ表面保護層２７Ｇ及びサイド・ウォール３１Ｇ及びフィールド絶縁層２２をマスクに硼素イオンの打ち込みを行ってＬＤＤ構造の高不純物濃度ソース領域３２Ｓ及び高不純物濃度ドレイン領域３２Ｄを形成する。
【００６２】
５−（４）
ＲＴＡ法を適用することに依り、温度を例えば１０００〔℃〕、〔時間〕を例えば１０〔秒〕とする熱処理を行う。
【００６３】
５−（５）
この後、通常の技法を適用することに依り、層間絶縁層などの形成、電極・配線などの形成を実施して完成させる。
【００６４】
本発明に於いては、前記説明した実施の形態に限られることなく、他に多くの改変を実現することができる。
【００６５】
例えば、エッチング停止層材料として用いたＴｉＮは、ＷＮ、ＷＳｉＮ、ＭｏＮ、ＴａＮに代替することができ、また、シリサイド層材料として用いたＣｏＳｉはＴｉＳｉ2 、ＰｔＳｉ、ＮｉＳｉに代替することができ、更にまた、表面保護層材料として用いたＳｉＮはＳｉＯ2 に代替することができる。
【００６６】
【発明の効果】
本発明に依る半導体装置の製造方法に於いては、Ｓｉ半導体基板の活性領域にゲート絶縁膜を形成し、第一の多結晶Ｓｉ層を形成し、第一の多結晶Ｓｉ層に不純物を導入し、ＴｉＮ、ＷＮ、ＷＳｉＮ、ＭｏＮ又はＴａＮから選択されたエッチング停止層及び第二の多結晶Ｓｉ層及び表面保護層を積層形成し、表面保護層及び第二の多結晶Ｓｉ層をエッチングしてゲート・パターン化された表面保護層及び第二の多結晶Ｓｉゲート電極を形成し、第二の多結晶Ｓｉゲート電極の側面をシリサイド化することに依りシリサイド層を形成し、エッチング停止層及び第一の多結晶Ｓｉ層をエッチングしてエッチング停止層のゲート・パターン化を行うと共に第一の多結晶Ｓｉゲート電極を形成する。
【００６７】
前記構成を採ることに依り、ゲートは、実用上、充分な程度に低抵抗化することが可能となり、また、積層した各層をゲート・パターンにメサ化する際にエッチングがゲート絶縁膜を貫通してＳｉ半導体基板を損傷することはなくなり、従って、ゲートとソース／ドレインとの間隔を狭くして高集積化しても何ら問題は起こらないから、例えば微細なメモリ／ロジック混載の半導体集積回路装置を製造するのに好適である。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２】本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３】本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４】本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図５】本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】従来の技術を説明する為の半導体装置を表す要部切断側面図である。
【図７】従来の技術を説明する為の半導体装置を表す要部切断側面図である。
【図８】二重構造ゲートを作成する際の問題点を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【符号の説明】
２１ Ｓｉ半導体基板
２２ フィールド絶縁層
２３ ゲート絶縁膜
２４ 多結晶Ｓｉ層
２４Ｇ 第一の多結晶Ｓｉゲート電極
２４Ｓ ＳｉＯ2 からなる絶縁膜
２５ ＴｉＮエッチング停止層
２５Ｇ ゲート・パターン化されたＴｉＮエッチング停止層
２６ 不純物含有多結晶Ｓｉ層
２６Ｇ 第二の多結晶Ｓｉゲート電極
２７ ＳｉＮ表面保護層
２７Ｇ ゲート・パターン化されたＳｉＮ表面保護層
２８ Ｃｏ層
２８Ｇ ＣｏＳｉ層
２９ ＴｉＮ層
３０Ｓ ＬＤＤ構造の低不純物濃度ソース領域
３０Ｄ ＬＤＤ構造の低不純物濃度ドレイン領域
３１Ｇ サイド・ウォール
３２Ｓ ＬＤＤ構造の高不純物濃度ソース領域
３２Ｄ ＬＤＤ構造の高不純物濃度ドレイン領域
３３ サイド・ウォール
【発明の属する技術分野】
本発明は、メモリ／ロジックの混載デバイスを製造するのに用いて好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、メモリ／ロジックの混載デバイスを実現する為、ゲートを低抵抗化することが必要とされ、その手段として、サリサイド法を適用したり、また、多結晶Ｓｉゲート電極上にＷなどの金属からなるゲート電極を積層して二重構造のゲート（ポリ・メタル・ゲート）にしている。
【０００３】
また、メモリ部を高集積化する為、ゲートとソース並びにドレインの電極コンタクト・ホールとの間隔をできる限り狭くすることが必要とされているが、リソグラフィ技術に於ける精度の問題で、ゲート上にソース並びにドレインの電極コンタクト用開口が被ってしまう場合が生ずる。
【０００４】
図６は従来の技術を説明する為の半導体装置を表す要部切断側面図であり、以下、図を参照しつつ製造工程について説明する。
【０００５】
図６（Ａ）参照
６−（１）
図示の構造は、通常の技法を適用して形成されるが、その要点は、
▲１▼ Ｓｉ半導体基板１に素子間分離絶縁層（図示せず）を形成する。
▲２▼ ＳｉＯ2 からなるゲート絶縁膜２を形成する。
▲３▼ ゲート絶縁膜２上に多結晶Ｓｉ層、ＴｉＮ層、Ｗ層、ＳｉＮ層を形成してから、ゲート・パターンにエッチングし、多結晶Ｓｉゲート電極３Ｇ1 並びに３Ｇ2 、ＴｉＮバリヤ層４Ｇ1 並びに４Ｇ2 、Ｗゲート電極５Ｇ1 並びに５Ｇ2 、ＳｉＮ表面保護層６Ｇ1 並びに６Ｇ2 を形成する。尚、ＳｉＮ表面保護層６Ｇ1 並びに６Ｇ2 は、後に形成するソース並びにドレインの電極コンタクト用開口がずれてゲート上に被った場合に対処するものである。
▲４▼ ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造に於ける低不純物濃度領域７1 及び７2 、低不純物濃度領域８1 及び８2 を形成する。
▲５▼ 全面にＳｉＮ層を形成してから、異方性エッチングを行ってサイド・ウォール９を形成する。
▲６▼ ＬＤＤ構造に於ける高不純物濃度領域１０1 及び１０2 、同じく高不純物濃度領域１１を形成する。
である。
【０００６】
図６（Ｂ）参照
６−（２）
全面を覆う例えばＳｉＯ2 からなる層間絶縁層１２を形成する。
【０００７】
６−（３）
層間絶縁層１２をエッチングして高不純物濃度領域１１に対向する電極コンタクト用開口を形成する。
【０００８】
６−（４）
前記電極コンタクト用開口を介して高不純物濃度領域１１にコンタクトする金属配線１３を形成する。
【０００９】
前記のようにして形成された半導体装置では、電極コンタクト用開口は金属配線１３がコンタクトする高不純物濃度領域１１に正確に対応して形成されているので何ら問題はない。
【００１０】
図７は従来の技術を説明する為の半導体装置を表す要部切断側面図であり、電極コンタクト用開口が高不純物濃度領域１１とずれて形成された場合を表している。尚、図７では、図６に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１１】
図示されているように、電極コンタクト用開口が高不純物濃度領域１１からずれて、ゲートに被って形成された場合であっても、ＳｉＮ表面保護層６Ｇ1 の存在に依って、金属配線１３がゲート電極５Ｇ1 と短絡するようなことは起こらない。
【００１２】
前記説明したように、高不純物濃度領域１１にコンタクトする金属配線１３を形成する場合、ゲートをＳｉＮ表面保護層６Ｇ1 及び６Ｇ2 などで覆い、電極コンタクト用開口の位置ずれに対処させる技術を自己整合コンタクト（ｓｅｌｆ ａｌａｉｎｅ ｃｏｎｔａｃｔ：ＳＡＣ）と呼んでいる。
【００１３】
ＳＡＣは、前記説明したように、限界があるリソグラフィ技術の精度を補償するのに大変有用な手段ではあるが、この技術を採用した場合、ゲートを低抵抗化する為の技術であるサリサイド法、即ち、ゲートを選択的にシリサイド化する技術を用いることができず、従って、現在のメモリ／ロジック混載デバイスの開発では、殆どが図示のような多結晶Ｓｉゲート電極上にＷなどの金属からなるゲート電極を積層した二重構造ゲートの技術が対象になっている。
【００１４】
然しながら、二重構造ゲートを作成する場合、ゲート絶縁膜２上の多結晶Ｓｉ層、ＴｉＮ層、Ｗ層、ＳｉＮ層をゲート・パターンをもつメサ状にエッチング加工することは大変困難である。
【００１５】
図８は二重構造ゲートを作成する際の問題点を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、図７及び図８に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１６】
図８（Ａ）参照
８−（１）
素子間分離絶縁膜（図示せず）が形成されたＳｉ半導体基板１上に、
厚さ３〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜２
厚さ１００〔ｎｍ〕の多結晶Ｓｉ層３
厚さ５〔ｎｍ〕のＴｉＮバリヤ層４
厚さ１００〔ｎｍ〕のＷ層５
厚さ１００〔ｎｍ〕のＳｉＮ表面保護層６
を形成する。尚、バリヤ層４の材料であるＴｉＮは、薄層化してもバリヤ性に優れ、また、ＳｉＮと違って導電性である。
【００１７】
図８（Ｂ）参照
８−（２）
ＳｉＮ保護層６〜多結晶Ｓｉ層３をゲート・パターンのメサ状にエッチングし、ＳｉＮ表面保護層６Ｇ、Ｗゲート電極５Ｇ、ＴｉＮバリヤ層４Ｇ、多結晶Ｓｉゲート電極３Ｇを形成する。
【００１８】
図示の状態は、理想的に良いメサ・エッチングが行われたことを表しているが、実際上では、このようにはならない。
【００１９】
図８（Ｃ）参照
８−（３）
ゲート長が０．１〔μｍ〕の世代にあるＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスに於いては、ゲート絶縁膜２は３〔ｎｍ〕以下と薄くなるので、前記工程８−（２）で説明したメサ・エッチングを行う場合、多結晶Ｓｉ層と酸化層とのエッチング速度比は極めて高いことが要求され、しかも、ＳｉＮ表面保護層／金属層／多結晶Ｓｉ層構造では、ＳｉＮ表面保護層／金属層／多結晶Ｓｉ層を同時にエッチングする必要がある。
【００２０】
然しながら、金属層と多結晶Ｓｉ層とのエッチング速度比は殆どなく、金属層のエッチング加工時に多結晶Ｓｉ層も若干エッチングされてしまうことがあり、ウエハ内で多結晶Ｓｉ層の層厚に分布を生ずることになる。
【００２１】
従って、金属層のエッチングが終わってから多結晶Ｓｉ層をエッチング加工する際、多結晶Ｓｉ層のみをエッチングする場合に比較し、オーバ・エッチングを長くする必要がある。
【００２２】
ところが、ゲート絶縁膜２が薄い為、エッチング停止の役割を果たすことができず、ゲート絶縁膜２を突き抜けて下地のＳｉ半導体基板１までもがエッチングされ、図示されているようにゲートの周囲に溝１Ｇが形成されてしまう。
【００２３】
前記したように、Ｓｉ半導体基板１に溝１Ｇが形成された状態になった場合、良好なソース接合／ドレイン接合が形成できないことは勿論であり、集積回路装置を作成することは不可能になる。
【００２４】
【発明が解決しようとする課題】
本発明では、例えばメモリ／ロジック混載デバイスを製造するに際し、ゲートを充分に低抵抗化することが可能であり、且つ、ゲートとソース／ドレインとの間隔を狭くして高集積化することが可能であるようにする。
【００２５】
【課題を解決するための手段】
本発明では、二重構造ゲートの基本的構造、即ち、ゲート絶縁膜／多結晶Ｓｉゲート電極／金属ゲート電極／ＳｉＮ表面保護層に於ける金属ゲート電極を第二の多結晶Ｓｉゲート電極に代替し且つ各層をメサ化する途中で第二の多結晶Ｓｉゲート電極の側壁のみをシリサイド化してからメサ化を完成することが基本になっている。
【００２６】
二重構造ゲートの基本的構造では、前記従来の技術の説明に見られるように、多結晶Ｓｉゲート電極と金属ゲート電極との間にＴｉＮバリヤ層を介在させるのであるが、この構造は、本発明に於いても同様である。
【００２７】
通常、多結晶Ｓｉのエッチング速度はＴｉＮに比較して著しく高いので、本発明に於いて、積層した各層をゲート・パターンにメサ化する際、ＳｉＮ表面保護層から第二の多結晶Ｓｉゲート電極層までのメサ・エッチングは、ＴｉＮバリヤ層で確実に停止する。
【００２８】
そこで、表出された第二の多結晶Ｓｉゲート電極層の側壁をＣｏなどの金属を用いてシリサイド化し、その後、残りの各層のメサ・エッチングを行うようにすることで、エッチングがゲート絶縁膜を貫通してＳｉ半導体基板に達するような事故が起きないようにしている。
【００２９】
そのようなことが可能になる理由は、ＳｉＮ表面保護層及び第二の多結晶Ｓｉゲート電極のメサ・エッチングがＴｉＮバリヤ層で確実に停止し、その後、再びエッチングを行ってＴｉＮバリヤ層と第一の多結晶Ｓｉゲート電極のメサ化を行うようにしているので、全体を一度にエッチングする場合に比較し、正確なエッチング制御ができることに依る。
【００３０】
前記したところから、本発明に依る半導体装置の製造方法に於いては、
（１）
素子間分離絶縁層（例えばフィールド絶縁層２２）が形成されたＳｉ半導体基板（例えばＳｉ半導体基板２１）の活性領域にゲート絶縁膜（例えばゲート絶縁膜２３）を形成する工程と、次いで、ゲート絶縁膜上に第一の多結晶Ｓｉ層（例えば多結晶Ｓｉ層２４）を形成する工程と、次いで、第一の多結晶層に不純物を導入する工程と、次いで、第一の多結晶Ｓｉ層上にＴｉＮ、ＷＮ、ＷＳｉＮ、ＭｏＮ又はＴａＮから選択されたエッチング停止層（例えばＴｉＮエッチング停止層２５）及び第二の多結晶Ｓｉ層（例えば不純物含有多結晶Ｓｉ層２６）及び表面保護層（例えばＳｉＮ表面保護層２７）を順に積層形成する工程と、次いで、前記表面保護層及び前記第二の多結晶Ｓｉ層をエッチングしてゲート・パターン化された表面保護層（例えばＳｉＮ表面保護層２７Ｇ）及び第二の多結晶Ｓｉゲート電極（例えば第二の多結晶Ｓｉゲート電極２６Ｇ）を形成する工程と、次いで、前記第二の多結晶Ｓｉゲート電極の側面をシリサイド化することに依りシリサイド層（例えばＣｏＳｉ層２８Ｇ）を形成する工程と、次いで、前記エッチング停止層及び前記第一の多結晶Ｓｉ層をエッチングしてエッチング停止層のゲート・パターン化（例えばゲート・パターン化されたＴｉＮエッチング停止層２５Ｇの生成）を行うと共に第一の多結晶Ｓｉゲート電極（例えば第一の多結晶Ｓｉゲート電極２４Ｇ）を形成する工程とが含まれてなることを特徴とするか、又は、
【００３１】
（２）
前記（１）に於いて、第二の多結晶Ｓｉゲート電極の側面をシリサイド化することに依りシリサイド層を形成する工程に於いて、第二の多結晶Ｓｉゲート電極（例えば第二の多結晶Ｓｉゲート電極２６Ｇ）の側面から自然酸化膜を除去してから遷移金属層（例えばＣｏ層２８）を形成する工程と、次いで、遷移金属とＳｉとを反応させてシリサイド層（例えばＣｏＳｉ層２８Ｇ）を形成する為の熱処理を行う工程と、次いで、未反応の遷移金属層を除去する工程と、次いで、シリサイド層を低抵抗化する為の熱処理を行う工程とが含まれてなることを特徴とする。
【００３２】
前記手段を採ることに依り、ゲートは、実用上、充分な程度に低抵抗化することが可能となり、また、積層した各層をゲート・パターンにメサ化する際にエッチングがゲート絶縁膜を貫通してＳｉ半導体基板を損傷することはなくなり、従って、ゲートとソース／ドレインとの間隔を狭くして高集積化しても何ら問題は起こらないから、例えば微細なメモリ／ロジック混載の半導体集積回路装置を製造するのに好適である。
【００３３】
【発明の実施の形態】
図１乃至図５は本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００３４】
図１（Ａ）参照
１−（１）
通常の技法を適用することに依り、Ｓｉ半導体基板２１に於ける素子間分離領域に凹所を形成して化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法に依るＳｉＯ2 で埋めてフィールド絶縁層２２を形成する。
【００３５】
１−（２）
熱酸化法を適用することに依り、Ｓｉ半導体基板２１に於ける活性領域上に厚さが例えば３〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜２３を形成する。
【００３６】
１−（３）
ＣＶＤ法を適用することに依り、厚さが例えば５０〔ｎｍ〕の多結晶Ｓｉ層２４を形成する。
【００３７】
１−（４）
イオン注入法を適用することに依り、イオン加速エネルギを例えば３〔ｋｅＶ〕、ドーズ量を例えば１×１０15〔cm-2〕として、多結晶Ｓｉ層２４に硼素イオンの打ち込みを行う。尚、ここではｐチャネル・トランジスタを対象としているので、不純物として硼素を用いたが、ｎチャネル・トランジスタであれば通常は燐を用いる。
【００３８】
１−（５）
スパッタリング法を適用することに依り、多結晶Ｓｉ層２４上に厚さが例えば５〔ｎｍ〕のＴｉＮエッチング停止層２５を形成する。
【００３９】
１−（６）
ＣＶＤ法を適用することに依り、ＴｉＮエッチング停止層２５上に厚さが例えば１００〔ｎｍ〕の不純物含有多結晶Ｓｉ層２６、及び、厚さが例えば５０〔ｎｍ〕のＳｉＮ表面保護層２７を順に積層形成する。
【００４０】
図１（Ｂ）参照
１−（７）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋Ａｒ（ＳｉＮ用及びＳｉ用）とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、ＳｉＮ表面保護層２７及び多結晶Ｓｉ層２６をゲート・パターンにエッチングしてＳｉＮ表面保護層２７Ｇ及び第二の多結晶Ｓｉゲート電極２６Ｇを形成し、その後、レジスト剥離液中に浸漬し、レジスト膜を除去する。
【００４１】
図２（Ａ）参照
２−（１）
フッ酸中に浸漬して第二の多結晶Ｓｉゲート電極２６Ｇ側面に於ける自然酸化膜を除去してから、スパッタリング法を適用することに依り、厚さが例えば１０〔ｎｍ〕のＣｏ層２８及び厚さが例えば３０〔ｎｍ〕のＴｉＮ層２９を形成する。尚、ＴｉＮ層２９はＣｏシリサイドの酸化を防止する役割を果たすものである。
【００４２】
２−（２）
ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）法を適用することに依り、温度を例えば５００〔℃〕、時間を例えば３０〔秒〕とする熱処理を行って、第二の多結晶Ｓｉゲート電極２６Ｇの側壁とＣｏ層２８とを反応させてＣｏＳｉ層２８Ｇを生成させる。
【００４３】
図２（Ｂ）参照
２−（３）
硫酸中に浸漬してＴｉＮ層２９及び未反応のＣｏ層２８を除去してメサ化されたゲートの一部を表出させる。尚、この際、ＴｉＮエッチング停止層２５のうち、第二の多結晶Ｓｉゲート電極２６Ｇの直下に在る部分以外は除去されてしまうので、残ったＴｉＮエッチング停止層を記号２５Ｇで表示する。
【００４４】
２−（４）
ＲＴＡ法を適用することに依り、温度を例えば８５０〔℃〕、〔時間〕を例えば３０〔秒〕とする熱処理を行う。
【００４５】
この熱処理を終わった後、第二の多結晶Ｓｉゲート電極２６Ｇは、ゲート長が０．１〔μｍ〕である場合、２．５〔Ω／□〕の抵抗値になることが実測されている。
【００４６】
図３（Ａ）参照
３−（１）
エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋ＡｒとするＲＩＥ法を適用することに依り、ＳｉＮ表面保護層２７Ｇをマスクとして多結晶Ｓｉ層２４の異方性エッチングを行い、第一の多結晶Ｓｉゲート電極２４Ｇを形成する。
【００４７】
図３（Ｂ）参照
３−（２）
イオン注入法を適用することに依り、イオン加速エネルギを例えば１〔ｋｅＶ〕、ドーズ量を例えば４×１０14〔cm-2〕として、ＳｉＮ表面保護層２７Ｇ及びフィールド絶縁層２２をマスクにＢＦ2 イオンの打ち込みを行ってＬＤＤ構造の低不純物濃度ソース領域３０Ｓ及び低不純物濃度ドレイン領域３０Ｄを形成する。
【００４８】
３−（３）
ＣＶＤ法を適用することに依り、厚さが例えば５０〔ｎｍ〕であるＳｉＮからなる絶縁層を形成する。尚、ＳｉＮはＳｉＯ2 に代替しても良い。
【００４９】
３−（４）
エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋ＡｒとするＲＩＥ法を適用することに依り、前記工程３−（３）で形成した絶縁層の異方性エッチングを行って、ゲート側面を覆うサイド・ウォール３１Ｇを形成する。
【００５０】
３−（５）
イオン注入法を適用することに依り、イオン加速エネルギを例えば５〔ｋｅＶ〕、ドーズ量を例えば２×１０15〔cm-2〕として、ＳｉＮ表面保護層２７Ｇ及びサイド・ウォール３１Ｇ及びフィールド絶縁層２２をマスクに硼素イオンの打ち込みを行ってＬＤＤ構造の高不純物濃度ソース領域３２Ｓ及び高不純物濃度ドレイン領域３２Ｄを形成する。
【００５１】
３−（６）
ＲＴＡ法を適用することに依り、温度を例えば１０００〔℃〕、〔時間〕を例えば１０〔秒〕とする熱処理を行う。
【００５２】
３−（７）
この後、通常の技法を適用することに依り、層間絶縁層などの形成、電極・配線などの形成を実施して完成させる。
【００５３】
図４及び図５は本発明に於ける他の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図１乃至図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、また、第二の多結晶Ｓｉゲート電極２６ＧにＣｏＳｉ膜２８Ｇを形成するまでの工程は図１乃至図３について説明した実施の形態と同じであるから省略する。
【００５４】
図４（Ａ）参照
４−（１）
ＣＶＤ法を適用することに依り、厚さが例えば１０〔ｎｍ〕のＳｉＯ2 からなる絶縁層を形成する。
【００５５】
４−（２）
エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋ＡｒとするＲＩＥ法を適用することに依り、前記工程４−（１）で形成した絶縁層の異方性エッチングを行ってＳｉＮ表面保護層２７Ｇ及びＣｏＳｉ層２８Ｇの側面を覆うサイド・ウォール３３を形成する。
【００５６】
図４（Ｂ）参照
４−（３）
エッチング・ガスをＢＣｌ3 ＋ＨＢｒ（ＴｉＮ用）及びＣＨＦ3 ＋ＣＦ4 ＋Ａｒ（Ｓｉ用）とするＲＩＥ法を適用することに依り、ＳｉＮ表面保護層２７Ｇ並びにサイド・ウォール３３をマスクとしてＴｉＮエッチング停止層２５並びに多結晶Ｓｉ層２４の異方性エッチングを行い、ゲート・パターン化されたＴｉＮエッチング停止層２５Ｇ並びに第一の多結晶Ｓｉゲート電極２４Ｇを形成する。
【００５７】
４−（４）
ウエハを酸化炉中にセットし、温度を８００〔℃〕、時間を２０〔分〕として熱酸化処理を行い、第一の多結晶Ｓｉゲート電極２４Ｇの側面に厚さが１０〔ｎｍ〕であるＳｉＯ2 からなる絶縁膜２４Ｓを形成する。
【００５８】
４−（５）
イオン注入法を適用することに依り、イオン加速エネルギを例えば１〔ｋｅＶ〕、ドーズ量を例えば４×１０14〔cm-2〕として、ＳｉＮ表面保護層２７Ｇ及びフィールド絶縁層２２などをマスクにＢＦ2 イオンの打ち込みを行ってＬＤＤ構造の低不純物濃度ソース領域３０Ｓ及び低不純物濃度ドレイン領域３０Ｄを形成する。
【００５９】
図５参照
５−（１）
ＣＶＤ法を適用することに依り、厚さが例えば５０〔ｎｍ〕であるＳｉＮからなる絶縁層を形成する。尚、ＳｉＮはＳｉＯ2 に代替しても良い。
【００６０】
５−（２）
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 ＋ＡｒとするＲＩＥ法を適用することに依り、前記工程５−（１）で形成した絶縁層の異方性エッチングを行って、ゲート側面を覆うサイド・ウォール３１Ｇを形成する。
【００６１】
５−（３）
イオン注入法を適用することに依り、イオン加速エネルギを例えば５〔ｋｅＶ〕、ドーズ量を例えば２×１０15〔cm-2〕として、ＳｉＮ表面保護層２７Ｇ及びサイド・ウォール３１Ｇ及びフィールド絶縁層２２をマスクに硼素イオンの打ち込みを行ってＬＤＤ構造の高不純物濃度ソース領域３２Ｓ及び高不純物濃度ドレイン領域３２Ｄを形成する。
【００６２】
５−（４）
ＲＴＡ法を適用することに依り、温度を例えば１０００〔℃〕、〔時間〕を例えば１０〔秒〕とする熱処理を行う。
【００６３】
５−（５）
この後、通常の技法を適用することに依り、層間絶縁層などの形成、電極・配線などの形成を実施して完成させる。
【００６４】
本発明に於いては、前記説明した実施の形態に限られることなく、他に多くの改変を実現することができる。
【００６５】
例えば、エッチング停止層材料として用いたＴｉＮは、ＷＮ、ＷＳｉＮ、ＭｏＮ、ＴａＮに代替することができ、また、シリサイド層材料として用いたＣｏＳｉはＴｉＳｉ2 、ＰｔＳｉ、ＮｉＳｉに代替することができ、更にまた、表面保護層材料として用いたＳｉＮはＳｉＯ2 に代替することができる。
【００６６】
【発明の効果】
本発明に依る半導体装置の製造方法に於いては、Ｓｉ半導体基板の活性領域にゲート絶縁膜を形成し、第一の多結晶Ｓｉ層を形成し、第一の多結晶Ｓｉ層に不純物を導入し、ＴｉＮ、ＷＮ、ＷＳｉＮ、ＭｏＮ又はＴａＮから選択されたエッチング停止層及び第二の多結晶Ｓｉ層及び表面保護層を積層形成し、表面保護層及び第二の多結晶Ｓｉ層をエッチングしてゲート・パターン化された表面保護層及び第二の多結晶Ｓｉゲート電極を形成し、第二の多結晶Ｓｉゲート電極の側面をシリサイド化することに依りシリサイド層を形成し、エッチング停止層及び第一の多結晶Ｓｉ層をエッチングしてエッチング停止層のゲート・パターン化を行うと共に第一の多結晶Ｓｉゲート電極を形成する。
【００６７】
前記構成を採ることに依り、ゲートは、実用上、充分な程度に低抵抗化することが可能となり、また、積層した各層をゲート・パターンにメサ化する際にエッチングがゲート絶縁膜を貫通してＳｉ半導体基板を損傷することはなくなり、従って、ゲートとソース／ドレインとの間隔を狭くして高集積化しても何ら問題は起こらないから、例えば微細なメモリ／ロジック混載の半導体集積回路装置を製造するのに好適である。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２】本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３】本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４】本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図５】本発明の実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】従来の技術を説明する為の半導体装置を表す要部切断側面図である。
【図７】従来の技術を説明する為の半導体装置を表す要部切断側面図である。
【図８】二重構造ゲートを作成する際の問題点を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【符号の説明】
２１ Ｓｉ半導体基板
２２ フィールド絶縁層
２３ ゲート絶縁膜
２４ 多結晶Ｓｉ層
２４Ｇ 第一の多結晶Ｓｉゲート電極
２４Ｓ ＳｉＯ2 からなる絶縁膜
２５ ＴｉＮエッチング停止層
２５Ｇ ゲート・パターン化されたＴｉＮエッチング停止層
２６ 不純物含有多結晶Ｓｉ層
２６Ｇ 第二の多結晶Ｓｉゲート電極
２７ ＳｉＮ表面保護層
２７Ｇ ゲート・パターン化されたＳｉＮ表面保護層
２８ Ｃｏ層
２８Ｇ ＣｏＳｉ層
２９ ＴｉＮ層
３０Ｓ ＬＤＤ構造の低不純物濃度ソース領域
３０Ｄ ＬＤＤ構造の低不純物濃度ドレイン領域
３１Ｇ サイド・ウォール
３２Ｓ ＬＤＤ構造の高不純物濃度ソース領域
３２Ｄ ＬＤＤ構造の高不純物濃度ドレイン領域
３３ サイド・ウォール
Claims (2)
- 素子間分離絶縁層が形成されたＳｉ半導体基板の活性領域にゲート絶縁膜を形成する工程と、
次いで、ゲート絶縁膜上に第一の多結晶Ｓｉ層を形成する工程と、
次いで、第一の多結晶Ｓｉ層に不純物を導入する工程と、
次いで、第一の多結晶Ｓｉ層上にＴｉＮ、ＷＮ、ＷＳｉＮ、ＭｏＮ又はＴａＮから選択されたエッチング停止層及び第二の多結晶Ｓｉ層及び表面保護層を順に積層形成する工程と、
次いで、前記表面保護層及び前記第二の多結晶Ｓｉ層をエッチングしてゲート・パターン化された表面保護層及び第二の多結晶Ｓｉゲート電極を形成する工程と、
次いで、前記第二の多結晶Ｓｉゲート電極の側面をシリサイド化することに依りシリサイド層を形成する工程と、
次いで、前記エッチング停止層及び前記第一の多結晶Ｓｉ層をエッチングしてエッチング停止層のゲート・パターン化を行うと共に第一の多結晶Ｓｉゲート電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。 - 第二の多結晶Ｓｉゲート電極の側面をシリサイド化することに依りシリサイド層を形成する工程に於いて、
第二の多結晶Ｓｉゲート電極の側面から自然酸化膜を除去してから遷移金属層を形成する工程と、
次いで、遷移金属とＳｉとを反応させてシリサイド層を形成する為の熱処理を行う工程と、
次いで、未反応の遷移金属層を除去する工程と、
次いで、シリサイド層を低抵抗化する為の熱処理を行う工程と
が含まれてなることを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09976999A JP4092607B2 (ja) | 1999-04-07 | 1999-04-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09976999A JP4092607B2 (ja) | 1999-04-07 | 1999-04-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294774A JP2000294774A (ja) | 2000-10-20 |
| JP4092607B2 true JP4092607B2 (ja) | 2008-05-28 |
Family
ID=14256187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09976999A Expired - Fee Related JP4092607B2 (ja) | 1999-04-07 | 1999-04-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4092607B2 (ja) |
-
1999
- 1999-04-07 JP JP09976999A patent/JP4092607B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000294774A (ja) | 2000-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0562207B1 (en) | Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom | |
| JPH0878533A (ja) | 半導体装置及びその製造方法 | |
| JPH11224949A (ja) | サブミクロン金属ゲートｍｏｓトランジスタおよびその形成方法 | |
| JPH10189483A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH11251457A (ja) | 半導体デバイス，メモリ・セル，およびその形成方法 | |
| JP4375821B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000332237A (ja) | 半導体装置の製造方法 | |
| KR20010066122A (ko) | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 | |
| US5843834A (en) | Self-aligned POCL3 process flow for submicron microelectronics applications using amorphized polysilicon | |
| KR100318311B1 (ko) | 반도체장치의 실리사이드층 형성방법 | |
| JP2004095835A (ja) | 半導体装置及びその製造方法 | |
| JPH11340456A (ja) | 半導体装置およびその製造方法 | |
| US6130463A (en) | Field effect transistor and method of manufacturing same | |
| JP3190858B2 (ja) | 半導体装置およびその製造方法 | |
| US6340617B1 (en) | Manufacture of semiconductor device | |
| US20070069312A1 (en) | Semiconductor device and method for fabricating the same | |
| US6479336B2 (en) | Method for fabricating semiconductor device | |
| JP4092607B2 (ja) | 半導体装置の製造方法 | |
| JPH07115198A (ja) | 半導体装置の製造方法 | |
| JP3348071B2 (ja) | 半導体装置の製造方法 | |
| JPH08264771A (ja) | 半導体装置及びその製造方法 | |
| JP3588566B2 (ja) | 半導体装置の製造方法 | |
| JPH10144915A (ja) | 半導体装置及びその製造方法 | |
| JP4010425B2 (ja) | 半導体装置及びその製造方法 | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080212 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080220 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140314 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |