KR20100121844A - 반도체 소자 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 111
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 239000010410 layer Substances 0.000 claims abstract description 238
- 239000011229 interlayer Substances 0.000 claims abstract description 212
- 238000003860 storage Methods 0.000 claims abstract description 125
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 230000002093 peripheral effect Effects 0.000 claims description 70
- 125000006850 spacer group Chemical group 0.000 claims description 66
- 238000004519 manufacturing process Methods 0.000 claims description 46
- 238000000059 patterning Methods 0.000 claims description 34
- 238000000206 photolithography Methods 0.000 claims description 31
- 230000000149 penetrating effect Effects 0.000 claims description 21
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 7
- 102100040006 Annexin A1 Human genes 0.000 description 30
- 101000959738 Homo sapiens Annexin A1 Proteins 0.000 description 30
- 101000929342 Lytechinus pictus Actin, cytoskeletal 1 Proteins 0.000 description 30
- 101000959200 Lytechinus pictus Actin, cytoskeletal 2 Proteins 0.000 description 30
- 239000000463 material Substances 0.000 description 25
- 150000004767 nitrides Chemical class 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 230000003071 parasitic effect Effects 0.000 description 10
- 239000002184 metal Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 101000601394 Homo sapiens Neuroendocrine convertase 2 Proteins 0.000 description 1
- 102100037732 Neuroendocrine convertase 2 Human genes 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 소자 및 그 제조방법이 개시되어 있다. 반도체 소자는 기판 상에 형성되는 제 1 층간절연막과, 상기 제 1 층간절연막 상에 일방향으로 연장되는 제 1 비트라인들과, 상기 제 1 비트라인들을 덮는 제 2 층간절연막과, 상기 제 2 층간절연막 상에 형성되는 제 3 층간절연막과, 상기 제 3 층간절연막 상에 상기 일방향으로 연장되며 상기 제 1 비트라인들 사이 사이에 배치되는 제 2 비트라인들과, 상기 제 2 비트라인들을 덮는 제 4 층간절연막과, 상기 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 1 랜딩플러그콘택들과, 상기 제 2 층간절연막을 관통하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 1 랜딩플러그콘택들의 일부분에 접속되는 제 1 스토리지노드콘택들과, 상기 제 3 층간절연막을 관통하여 상기 제 1 스토리지노드콘택들에 접속되는 제 2 랜딩플러그콘택들과, 상기 제 4 층간절연막을 관통하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 2 랜딩플러그콘택들의 일부분에 접속되는 제 2 스토리지노드콘택들을 포함하는 것을 특징으로 한다. 본 발명에 따르면, 비트라인과 스토리지노드간 캐패시턴가 감소되는 효과가 있다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 비트라인과 스토리지노드간 캐패스턴스를 줄이기 위한 반도체 소자 및 그 제조방법에 관한 것이다.
하나의 모스 트랜지스터(MOS transistor)와 하나의 캐패시터(capacitor)로 단위 셀이 구성되는 디램(DRAM) 소자에서는 칩(chip)에서 많은 면적을 차지하는 캐패시터의 캐패시턴스(capacitacne)을 크게 하면서 면적을 줄이는 것이 고집적화에 중요한 요인이 되고 있다.
좁은 면적에 높은 캐패시턴스를 갖는 캐패시터를 형성하기 위해서 캐패시터의 높이를 증가시키거나, 유전막의 두께를 줄이는 등의 시도가 이루어지고 있다.
그러나, 캐패시터의 높이를 높일 경우 셀영역과 주변영역간 단차가 증가되는 문제가 발생되고, 유전막의 두께를 낮출 경우 유전막의 두께 감소에 따라 누설전류가 증가하는 문제가 발생된다.
이러한 문제들을 극복하기 위하여, 최근에는 매립형 게이트를 사용하여 비트 라인 기생 캐패시턴스를 절반 수준으로 감소시킴으로써 동일한 센스앰프(sense amplifier) 구동 능력을 유지하는데 필요로 하는 캐패시터의 캐패시턴스를 획기적으로 낮추는 방법이 도입되었다.
그러나, 셀면적의 축소가 지속적으로 진행되고 있는 상황에서 비트라인 기생 캐패시턴스를 더욱 낮출 수 있는 방안이 필요한 실정이다.
비트라인 기생 캐패시턴스는 1)비트라인과 워드라인간 캐패시턴스, 2)비트라인과 스토리지노드간 캐패시턴스, 3)비트라인과 비트라인간 캐패시턴스, 4)비트라인과 기판간 캐패시턴스 등으로 이루어진다.
이 중에서 3),4) 성분은 전체 비트라인 기생 캐패시턴스 중 5%이하의 미미한 수준이며, 1),2) 성분이 각각 절반 정도 비트라인 기생 캐패시턴스에 기여한다.
매립형 게이트는 1)번 성분을 1/10수준으로 낮춤으로써 전체 비트라인 기생 캐패시턴스를 절반 수준으로 낮춘다.
이러한 상황에서 남은 기술적 과제는 2)번 성분, 즉 비트라인과 스토리지노드간 캐패시턴스를 줄이는 것이며 이를 달성할 경우 3),4)성분이 미미한 점을 감안할 때 전체 비트라인 기생 캐패시턴스를 획기적으로 줄일 수 있을 것으로 판단된다.
비트라인과 스토리지노드간 캐패시턴스를 줄이기 위해서는 비트라인과 스토리지노드콘택간 간격을 가능한 크게 해야 한다.
그러나, 패턴 미세화로 스토리지노드콘택을 비트라인에 자기정렬콘택(Self Aligned Contact) 방식으로 형성할 수 밖에 없기 때문에, 비트라인과 스토리지노드 콘택간 간격은 비트라인 스페이서의 폭에 의해 결정될 수 밖에 없다.
따라서, 비트라인과 스토리지노드간 캐패시턴스 감소를 위해서는 비트라인 스페이서의 두께를 증가시켜야 한다. 그러나, 비트라인 스페이서의 두께가 증가되면 스토리지노드콘택과 기판간 접촉면적이 감소되어 소자 구동 능력이 저하되는 부작용이 발생되므로 비트라인 스페이서 두께를 증가시키는 방법을 실제로 적용하기 어렵다.
또한, 자기정렬콘택 방식으로 스토리지노드콘택 식각시 산화막 계열의 층간절연막과의 식각 선택비를 확보하기 위해서 비트라인 스페이서를 질화막으로 형성하는데, 질화막은 산화막 대비 높은 유전율을 갖는 바, 비트라인과 스토리지노드간 캐패시턴스가 높아지는 원인이 되고 있다.
본 발명은 비트라인과 스토리지노드간 캐패스턴스를 줄이기 위한 반도체 소자 및 그 제조방법을 제공한다.
본 발명의 일실시예에 따른 반도체 소자는 기판 상에 형성되는 제 1 층간절연막과, 상기 제 1 층간절연막 상에 일방향으로 연장되는 제 1 비트라인들과, 상기 제 1 비트라인들을 덮는 제 2 층간절연막과, 상기 제 2 층간절연막 상에 형성되는 제 3 층간절연막과, 상기 제 3 층간절연막 상에 상기 일방향으로 연장되며 상기 제 1 비트라인들 사이 사이에 배치되는 제 2 비트라인들과, 상기 제 2 비트라인들을 덮는 제 4 층간절연막과, 상기 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 1 랜딩플러그콘택들과, 상기 제 2 층간절연막을 관통하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 1 랜딩플러그콘택들의 일부분에 접속되는 제 1 스토리지노드콘택들과, 상기 제 3 층간절연막을 관통하여 상기 제 1 스토리지노드콘택들에 접속되는 제 2 랜딩플러그콘택들과, 상기 제 4 층간절연막을 관통하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 2 랜딩플러그콘택들의 일부분에 접속되는 제 2 스토리지노드콘택들을 포함하는 것을 특징으로 한다.
상기 반도체 소자에서, 상기 제 1 층간절연막을 관통하여 상기 기판과 상기 제 1 비트라인들을 연결하는 제 1 비트라인콘택들과, 상기 제 3, 제 2, 제 1 층간절연막을 관통하여 상기 기판과 상기 제 2 비트라인들을 연결하는 제 2 비트라인콘택들을 더 포함하는 것을 특징으로 한다.
상기 반도체 소자에서, 상기 제 2, 제 4 층간절연막은 산화막으로 구성되는 것을 특징으로 한다.
상기 반도체 소자에서, 상기 제 1 랜딩플러그콘택들과 상기 제 1 층간절연막 사이에 스페이서를 더 포함하는 것을 특징으로 한다.
상기 반도체 소자에서, 상기 제 1 스토리지노드콘택들과 상기 제 2 층간절연막 사이에 스페이서를 더 포함하는 것을 특징으로 한다.
상기 반도체 소자에서, 상기 제 2 랜딩플러그콘택들과 상기 제 3 층간절연막 사이에 스페이서를 더 포함하는 것을 특징으로 한다.
상기 반도체 소자에서, 상기 제 2 스토리지노드콘택들과 상기 제 4 층간절연막 사이에 스페이서를 더 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법은 셀영역의 기판 상에 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 1 랜딩플러그콘택들을 형성하는 단계와, 상기 제 1 층간절연막 상에 일방향으로 연장되는 제 1 비트라인들을 형성하는 단계와, 상기 제 1 비트라인들을 덮는 제 2 층간절연막을 형성하는 단계와, 상기 제 2 층간절연막을 관통하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 1 랜딩플러그콘택들의 일부분에 접속되는 제 1 스토리지노드콘택들을 형성하는 단계와, 상기 제 2 층간절연막 상에 제 3 층간절연막을 형성하는 단계와, 상기 제 3 층간절연막을 관통하여 상기 제 2 스토리지노드콘택들에 접속되는 제 2 랜딩플러그콘택들을 형성하는 단계와, 상기 제 3 층간절연막 상에 상기 일방향으로 연장되며 상기 제 1 비트라인들 사이 사이에 배치되는 제 2 비트라인들을 형성하는 단계와, 상기 제 2 비트라인들을 덮는 제 4 층간절연막을 형성하는 단계와, 상기 제 4 층간절연막을 관통하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 2 랜딩플러그콘택들의 일부분에 접속되는 제 2 스토리지노드콘택들을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2, 제 4 층간절연막은 산화막으로 형성되는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2 스토리지노드콘택들을 형성하는 단계 이후에 상기 제 2 스토리지노드콘택들 상에 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 제 1 랜딩플러그콘택들을 형성하는 단계는 사진 식각 공정으로 상기 제 1 층간절연막을 패터닝하여 상기 기판 일부를 노출하는 콘택홀들을 형성하는 단계와, 상기 콘택홀들을 포함한 전면에 도전막을 형성하는 단계와, 상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 도전막을 형성하기 전에 상기 콘택홀들 측면에 스페이서를 형성하는 단 계를 더 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 제 1 스토리지노드콘택들을 형성하는 단계는 사진 식각 공정으로 상기 제 2 층간절연막을 패터닝하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측을 포함하는 상기 제 1 랜딩플러그콘택들의 일부분 및 이에 인접한 상기 제 1 층간절연막의 일부를 노출하는 콘택홀들을 형성하는 단계와, 상기 콘택홀들 포함한 전면에 도전막을 형성하는 단계와, 상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 도전막을 형성하기 전에 상기 콘택홀들 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2 랜딩플러그콘택들을 형성하는 단계는 사진 식각 공정으로 상기 제 3 층간절연막을 패터닝하여 상기 제 1 스토리지노드콘택들을 노출하는 콘택홀들을 형성하는 단계와, 상기 콘택홀들을 포함한 전면에 도전막을 형성하는 단계와, 상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 도전막을 형성하기 전에 상기 콘택홀들 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2 스토리지노드콘택들을 형성하는 단계는 사진 식각 공정으로 상기 제 4 층간절연막을 패터닝하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향 하는 타측을 포함하는 상기 제 2 랜딩플러그콘택들의 일부분 및 이에 인접한 상기 제 3 층간절연막의 일부를 노출하는 콘택홀들을 형성하는 단계와, 상기 콘택홀들 포함한 전면에 도전막을 형성하는 단계와, 상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계포함하는 것을 특징으로 한다.
상기 도전막을 형성하기 전에 상기 콘택홀들 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법 중, 상기 제 1 랜딩플러그콘택들을 형성하는 단계에서 상기 제 1 비트라인 하부의 상기 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 1 비트라인콘택들을 더 형성하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법 중 상기 제 2 랜딩플러그콘택들을 형성하는 단계 이후에 상기 제 2 비트라인들 하부의 상기 제 3, 제 2, 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 2 비트라인콘택들을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제 2 비트라인콘택들은 상기 셀영역 외부에 존재하는 주변영역에 비트라인콘택들 형성시 함께 형성되는 것을 특징으로 한다.
상기 제 2 비트라인콘택들은 상기 셀영역 외부에 존재하는 주변영역에 비트라인콘택홀들 형성시 상기 셀영역의 상기 제 3, 제 2, 제 1 층간절연막을 함께 식각하여 콘택홀들을 형성하고, 상기 주변영역의 상기 비트라인콘택홀들에 도전막을 매립하여 상기 비트라인콘택들 형성시 상기 셀영역의 상기 콘택홀들을 함께 매립하 여 형성되는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2 랜딩플러그콘택 형성시 상기 제 2 비트라인들 하부의 상기 제 3, 제 2, 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 2 비트라인콘택들을 더 형성하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 제 1 비트라인들은 상기 셀영역 외부에 존재하는 주변영역에 게이트 형성시 함께 형성되는 것을 특징으로 한다.
상기 제 1 비트라인은 상기 주변영역에 게이트 도전막 형성시 상기 게이트 도전막을 상기 셀영역까지 연장하여 형성하고 상기 주변영역의 게이트 도전막을 패터닝하여 상기 게이트 형성시 상기 셀영역에 형성된 게이트 도전막을 함께 패터닝하여 형성되는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2 비트라인들은 상기 셀영역 외부에 존재하는 주변영역에 비트라인 형성시 함께 형성되는 것을 특징으로 한다.
상기 제 2 비트라인들은 상기 주변영역에 비트라인 도전막 형성시 상기 비트라인 도전막을 상기 셀영역까지 연장하여 형성하고 상기 주변영역의 비트라인 도전막을 패터닝하여 상기 비트라인 형성시 상기 셀영역에 형성된 상기 비트라인 도전막을 함께 패터닝하여 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 셀영역 및 주변영 역의 기판 상에 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막을 관통하여 상기 셀영역의 기판에 접속되는 제 1 랜딩플러그콘택들을 형성하는 단계와, 상기 주변영역의 상기 제 1 층간절연막을 제거하는 단계와, 상기 셀영역 및 상기 주변영역 상에 도전막을 형성하고 패터닝하여 상기 셀영역의 상기 제 1 층간절연막 상에 일방향으로 연장되는 제 1 비트라인들을 형성하고 상기 주변영역의 상기 기판 상에 게이트들을 형성하는 단계와, 상기 셀영역 및 상기 주변영역 상에 제 2 층간절연막을 형성하는 단계와, 상기 셀영역의 상기 제 2 층간절연막을 관통하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 1 랜딩플러그콘택들의 일부분에 접속되는 제 1 스토리지노드콘택들을 형성하는 단계와, 상기 셀영역 및 상기 주변영역 상에 제 3 층간절연막을 형성하는 단계와, 상기 셀영역의 제 3 층간절연막을 관통하여 상기 제 1 스토리지노드콘택들에 접속되는 제 2 랜딩플러그콘택들을 형성하는 단계와, 상기 셀영역 및 상기 주변영역상에 도전막을 형성하고 패터닝하여 상기 셀영역의 상기 제 3 층간절연막 상에 상기 일방향으로 연장되며 상기 제 1 비트라인들 사이 사이에 배치되는 제 2 비트라인들을 형성하고 상기 주변영역의 상기 제 3 층간절연막 상에 제 3 비트라인들을 형성하는 단계와, 상기 셀영역 및 상기 주변영역 상에 제 4 층간절연막을 형성하는 단계와, 상기 셀영역의 상기 제 4 층간절연막을 관통하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 2 랜딩플러그콘택들의 일부분에 접속되는 제 2 스토리지노드콘택들을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 제 1 랜딩플러그콘택들을 형성하는 단계는 사진 식각 공정으로 상기 제 1 층간절연막을 패터닝하여 상기 셀영역의 상기 기판 일부를 노출하는 콘택홀들을 형성하는 단계와, 상기 콘택홀들을 포함한 전면에 도전막을 형성하는 단계와, 상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 도전막을 형성하기 전에 상기 콘택홀들 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 제 1 스토리지노드콘택들을 형성하는 단계는 사진 식각 공정으로 상기 제 2 층간절연막을 패터닝하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측을 포함하는 상기 제 1 랜딩플러그콘택들의 일부분 및 이에 인접한 상기 제 1 층간절연막의 일부를 노출하는 콘택홀들을 형성하는 단계와, 상기 콘택홀들 포함한 전면에 도전막을 형성하는 단계와, 상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 도전막을 형성하기 전에 상기 콘택홀 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2 랜딩플러그콘택들을 형성하는 단계는 사진 식각 공정으로 상기 제 3 층간절연막을 패터닝하여 상기 제 1 스토리지노드콘택들을 노출하는 콘택홀들을 형성하는 단계와, 상기 콘택홀들을 포함한 전면에 도전막을 형성하는 단계와, 상기 콘택홀들 외부에 형 성된 도전막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 도전막을 형성하기 전에 상기 콘택홀 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2 스토리지노드콘택들을 형성하는 단계는 사진 식각 공정으로 상기 제 4 층간절연막을 패터닝하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향하는 타측을 포함하는 상기 제 2 랜딩플러그콘택들의 일부분 및 이에 인접한 상기 제 3 층간절연막의 일부를 노출하는 콘택홀들을 형성하는 단계와, 상기 콘택홀들 포함한 전면에 도전막을 형성하는 단계와, 상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 도전막을 형성하기 전에 상기 콘택홀 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2 스토리지노드콘택들을 형성하는 단계 이후에 상기 제 2 스토리지노드콘택들 상에 캐패시터들을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법 중, 상기 제 1 랜딩플러그콘택들을 형성하는 단계에서 상기 셀영역의 상기 제 1 비트라인 하부의 상기 제 1 층간절연막을 관통하여 상기 셀영역 및 상기 주변영역의 상기 기판에 각각 접속되는 제 1 비트라인콘택을 더 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2 비트 라인들 및 상기 제 3 비트라인들을 형성하기 전에 상기 제 2, 제 3 비트라인들 하부의 제 3, 제 2, 제 1 층간절연막을 관통하여 상기 셀영역 및 상기 주변영역의 상기 기판에 각각 접속되는 제 2, 제 3 비트라인콘택들을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 제 2 랜딩플러그콘택 형성시 상기 제 2, 제 3 비트라인 하부의 상기 제 3, 제 2, 제 1 층간절연막을 관통하여 상기 셀영역 및 상기 주변영역의 상기 기판에 각각 접속되는 제 2, 제 3 비트라인콘택들을 더 형성하는 것을 특징으로 한다.
본 발명에 따르면, 비트라인들을 격배열로 서로 다른 레이어에 형성하여 비트라인들 사이의 간격을 늘리고 스토리지노드콘택을 랜딩플러그콘택(Landing Plug contact)을 이용하여 레이어별로 나누어 형성하여 스토리지노드콘택과 비트라인간 간격을 극대화시킬 수 있다. 또한, 비트라인과 스토리지노드콘택 사이가 질화막 계열의 비트라인 스페이서로만 채워지는 종래 기술과 달리 질화막 대비 낮은 유전율을 갖는 산화막 계열의 물질로 채워지게 되므로, 비트라인과 스토리지노드콘택 사이에 존재하는 절연막의 유전율을 낮출 수 있다. 그 결과, 비트라인과 스토리지노드간 캐패시턴스가 종래에 비해 1/5 내지 1/10로 감소되는 효과가 있다.
비트라인과 스토리지노드간 캐패시턴스가 감소되어 비트라인 기생 캐패시턴스가 감소되므로 동일한 센스앰프의 구동 능력을 유지하는데 필요한 셀 캐패시터의 캐패시턴스 값을 줄일 수 있는 효과가 있다.
또한, 동일 캐패시턴스에서 센스앰프의 구동 능력이 향상되므로 리프래시 특성이 개선되는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 소자는 기판(10) 상에 적층되는 제 1, 제 2, 제 3, 제 4 층간절연막(13, 14, 15, 16)과, 제 1 층간절연막(13) 상에 일방향으로 연장되는 제 1 비트라인(BL1)들과, 제 3 층간절연막(15) 상에 일방향으로 연장되며 제 1 비트라인(BL1)들 사이 사이에 배치되는 제 2 비트라인(BL2)들과, 제 4 층간절연막(16) 상에 형성되는 캐패시터(100)들과, 제 1, 제 2, 제 3, 제 4 층간절연막(13, 14, 15, 16)을 각각 관통하여 기판(10)과 캐패시터(100)들 사이를 연결하는 제 1 랜딩플러그콘택(LPC1)들과 제 1 스토리지노드콘택(SNC1)들과 제 2 랜딩플러그콘택(LPC2)들 및 제 2 스토리지노드콘택(SNC2)들을 포함한다.
이때, 제 1 스토리지노드콘택(SNC1)들은 제 1 스토리지노드콘택(SNC1)들과 제 1 비트라인(BL1)들간 간격(D1)이 극대화되도록 제 1 비트라인(BL1)들에 인접한 제 1 랜딩플러그콘택(LPC1)들의 일측에 대향하는 타측과 일정폭(W1)만큼 어긋난 상태로 제 1 랜딩플러그콘택(LPC1)들의 일부분에 접속되고, 제 2 스토리지노드콘 택(SNC2)들은 제 2 스토리지노드콘택(SNC2)들과 제 2 비트라인(BL2)들간 간격(D2)이 극대화되도록 제 2 비트라인(BL2)들에 인접한 제 2 랜딩플러그콘택(LPC2)들의 일측에 대향하는 타측과 일정폭(W2)만큼 어긋난 상태로 제 2 랜딩플러그콘택(LPC2)들의 일부분에 접속된다.
보다 구체적으로, 기판(10)에는 소자분리막(11)이 형성되어 액티브 영역(10A)을 한정하고 있다.
집적도 증가를 위해서 액티브 영역(10A)은 수직 또는 수평 방향이 아닌 소정의 각도(θ1)를 갖고 사선(diagonal) 방향으로 기울어지도록 디자인될 수 있다.
기판(10) 상에는 일방향으로 게이트 라인(G)이 형성되어 있다.
게이트 라인(G)은 게이트 절연막을 개재하여 형성된 게이트 전극막으로 구성된다. 게이트 전극막은 금속, 예컨데 TiN, W 등으로 구성될 수 있다.
게이트 라인(G)은 기판(10)에 형성된 리세스 내부에 매립되는 매립형 구조를 가질 수 있다.
게이트 라인(G) 양측 액티브 영역(10A)에는 소스 및 드레인(S, D)이 형성되어 있다.
게이트 라인(G)을 포함한 기판(10) 상에는 라이너막(미도시)과 캡핑막(12)이 적층되고, 캡핑막(12) 상부에는 제 1 층간절연막(13)이 형성된다. 제 1 층간절연막(13)은 산화막 계열의 물질로 구성될 수 있다.
소스(S)들 상부에는 제 1 층간절연막(13) 및 캡핑막(12)을 관통하여 소스(S)들에 접속되는 제 1 랜딩플러그콘택(LPC1)들이 형성된다.
제 1 랜딩플러그콘택(LPC1)은 소스(S)와 상부의 제 1 스토리지노드콘택(SNC1)을 연결하기 위한 것으로, 소스(S) 및 제 1 스토리지노드콘택(SNC1)과의 콘택 저항이 낮게 유지되도록 소스(S) 및 제 1 스토리지노드콘택(SNC1)과 충분한 접촉면적을 가질 수 있는 사이즈 및 형태로 구성된다.
도시하지 않았지만, 제 1 랜딩플러그콘택(LPC1)들과 제 1 층간절연막(13) 사이에 스페이서(spacer)가 더 형성될 수 있다. 스페이서는 질화막 계열의 물질로 구성될 수 있으며, 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
제 1 층간절연막(13) 상에는 게이트 라인(G)에 수직한 방향으로 연장는 제 1 비트라인(BL1)들이 형성되어 있다.
제 1 비트라인(BL1)들은 홀수 번째 열에 위치하는 드레인(D)들 상부에 배치되며 제 1 층간절연막(13) 및 캡핑막(12)을 관통하여 형성된 제 1 비트라인콘택(BLC1)들을 통해 홀수 번째 열에 위치하는 드레인(D)들에 전기적으로 접속된다.
제 1 층간절연막(13) 상에는 제 1 비트라인(BL1)들을 덮는 제 2 층간절연막(14)이 형성되어 있다. 제 2 층간절연막(14)은 산화막 계열의 물질로 구성될 수 있다.
제 1 랜딩플러그콘택(LPC1)들 상부에는 제 2 층간절연막(14)을 관통하여 제 1 랜딩플러그콘택(LPC1)들에 접속되는 제 1 스토리지노드콘택(SNC1)들이 형성되어 있다.
제 1 스토리지노드콘택(SNC1)들은, 제 1 랜딩플러그콘택(LPC1)들에 접속됨과 동시에 제 1 비트라인(BL1)들과의 거리(D1)가 극대화되도록, 제 1 비트라인(BL1)들 에 인접한 제 1 랜딩플러그콘택(LPC1)들의 일측에 대향하는 타측과 일정폭(W1)만큼 어긋난 상태로 제 1 랜딩플러그콘택(LPC1)들의 일부분에 접속되어 있다.
이때, 제 1 랜딩플러그콘택(LPC1)들의 타측과 어긋난 제 1 스토리지노드콘택(SNC1)의 폭(W1)은 제 1 비트라인(BL1) 폭의 1/2 내지 1배 일 수 있다.
도시하지 않았지만, 제 1 스토리지노드콘택(SNC1)들과 제 2 층간절연막(14) 사이에 스페이서(미도시)가 더 형성될 수 있다. 스페이서는 질화막 계열의 물질로 구성될 수 있으며, 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
제 2 층간절연막(14) 상에는 제 3 층간절연막(15)이 적층되어 있다. 제 3 층간절연막(15)은 산화막 계열의 물질로 구성될 수 있다.
제 3 층간절연막(15)에는 제 3 층간절연막(15)을 관통하여 제 1 스토리지노드콘택(SNC1)들에 접속되는 제 2 랜딩플러그콘택(LPC2)들이 형성되어 있다.
제 2 랜딩플러그콘택(LPC2)은 제 1 스토리지노드콘택(SNC1)과 상부의 제 2 스토리지노드콘택(SNC2)을 연결하기 위한 것으로, 제 1 스토리지노드콘택(SNC1) 및 제 2 스토리지노드콘택(SNC2)과의 콘택 저항이 낮게 유지되도록 제 1 스토리지노드콘택(SNC1) 및 제 2 스토리지노드콘택(SNC2)과 충분한 접촉면적을 가질 수 있는 사이즈 및 형태로 구성된다.
도시하지 않았지만, 제 2 랜딩플러그콘택(LPC2)들과 제 3 층간절연막(15) 사이에 스페이서가 더 형성될 수 있다. 스페이서는 질화막 계열의 물질로 구성될 수 있으며, 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
한편, 제 3 층간절연막(15) 상에는 제 1 비트라인(BL1)과 동일한 방향으로 연장되며 제 1 비트라인(BL1)들 사이 사이에 배치되는 제 2 비트라인(BL2)들이 형성되어 있다. 제 2 비트라인(BL2)들은 짝수번째 열에 위치하는 드레인(D)들 상부에 배치되며, 제 2 비트라인(BL2) 하부의 제 3, 제 2, 제 1 층간절연막(15, 14, 13) 및 캡핑막(12)을 관통하는 제 2 비트라인콘택(BLC2)들을 통해 짝수번째 열에 위치하는 드레인(D)들에 전기적으로 접속된다.
제 3 층간절연막(15) 상에는 제 2 비트라인(BL2)들을 덮는 제 4 층간절연막(16)이 형성되어 있다. 제 4 층간절연막(16)은 산화막 계열의 물질로 구성될 수 있다.
제 4 층간절연막(16)에는 제 4 층간절연막(16)을 관통하여 제 2 랜딩플러그콘택(LPC2)들에 연결되는 제 2 스토리지노드콘택(SNC2)들이 형성되어 있다. 제 2 스토리지노드콘택(SNC2)들은, 제 2 랜딩플러그콘택(LPC2)들에 접속됨과 동시에 제 2 비트라인(BL2)들과의 거리(D2)가 극대화되도록 제 2 비트라인(BL2)들에 인접한 제 2 랜딩플러그콘택(LPC2)들의 일측에 대향하는 타측과 일정폭(W2)만큼 어긋난 상태로 제 2 랜딩플러그콘택(LPC2)들의 일부분에 접속된다.
이때, 제 2 랜딩플러그콘택(LPC2)들의 타측과 어긋난 제 2 스토리지노드콘택(SNC2)의 폭(W2)은 제 2 비트라인(BL2) 폭의 1/2 내지 1배 일 수 있다.
도시하지 않았지만, 제 2 스토리지노드콘택(SNC2)들과 제 4 층간절연막(16) 사이에 스페이서(미도시)가 더 형성될 수 있다. 스페이서는 질화막 계열의 물질로 구성될 수 있으며, 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
제 2 스토리지노드콘택(SNC2)들 상부에는 스토리지노드(17)가 형성되고, 스 토리지노드(17) 상부에 유전막(18)과 플레이트 전극(19)이 적층되어 캐패시터(100)가 구성된다.
전술한 구조를 갖는 반도체 소자의 제조방법은 다음과 같다.
도 3a 내지 도 3j는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이고, 도 4a 내지 도 4j는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4j에서 좌측은 도 3a 내지 도 3j의 Ⅰ-Ⅰ' 라인에 따른 단면도를, 우측은 도 3a 내지 도 3j의 Ⅱ-Ⅱ' 라인에 따른 단면도를 나타낸다.
도 3a 및 도 4a를 참조하면, 셀영역 및 주변영역(미도시)을 갖는 기판(10)에 소자분리막(11)을 형성하여 액티브 영역(10A)을 한정한다.
집적도 증가를 위해서 액티브 영역(10A)은 수직 또는 수평 방향이 아닌 소정의 각도(θ1)를 갖고 사선(diagonal) 방향으로 기울어지도록 디자인될 수 있다.
도 3b 및 도 4b를 참조하면, 셀영역의 기판(10)에 액티브 영역(10A)을 가로지르는 게이트 라인(G)를 형성한다.
비트라인 기생 캐패시턴스 감소를 위해서 게이트 라인(G)을 매립형 구조로 형성함이 바람직하다.
매립형 구조의 게이트 라인(G)은, 게이트 예정 부위의 소자분리막(11) 및 기판(10)을 식각하여 리세스를 형성하고, 리세스를 포함한 전표면 상에 게이트 절연막을 형성하고 게이트 절연막 상에 게이트 전극막을 형성하여 리세스를 매립한 다음, 이트 전극막의 표면이 기판(10) 표면 아래로 내려가도록 게이트 전극막을 전면 식각하여, 형성될 수 있다.
게이트 전극막으로는 TiN 이나 WN 등의 금속을 사용할 수 있다.
이처럼 게이트 전극막을 금속막으로 형성하면(금속의 일함수 및 에너지 밴드갭은 N+형 폴리실리콘막과 P+형 폴리실리콘막의 일함수 및 에너지 밴드갭의 중간값을 가지므로), N 채널 트랜지스터 및 P 채널 트랜지스터의 게이트 전극으로 이용할 수 있는 미드갭 게이트(midgap gate)로서 활용할 수 있는 장점을 갖는다.
게이트 전극막 형성 방법으로는 CVD(Chemical Vapor Depsoition) 공정이나 ALD(Atomic Layer Deposition) 공정이 사용될 수 있다.
이어, 게이트 라인(G) 양측 액티브 영역(10A)에 불순물을 주입하여 소스 및 드레인(S, D)을 형성한다.
그 다음, 후속 열공정에서 게이트 라인(G)에 사용된 게이트 전극막의 산화 및 기타 열화 현상을 방지하기 위하여 라이너막(미도시)과 캡핑막(12)을 순차 형성한다.
라이너막으로는 산화막을 사용할 수 있고, 캡핑막(12)으로는 질화막 또는 질화막과 산화막의 복합막을 사용할 수 있다.
도 3c 및 도 4c를 참조하면, 캡핑막(12) 상에 제 1 층간절연막(13)을 형성한다. 제 1 층간절연막(13)으로는 산화막 계열의 물질을 사용할 수 있다.
이어, 제 1 층간절연막(13) 및 캡핑막(12)을 관통하여 소스(S)들에 접속되는 제 1 랜딩플러그콘택(LPC1)들 및 홀수 번째 열에 위치하는 드레인(D)들에 접속되는 및 제 1 비트라인콘택(BLC1)들을 형성한다.
제 1 랜딩플러그콘택(LPC1)들 및 제 1 비트라인콘택(BLC1)들은, 사진 식각 공정으로 제 1 층간절연막(13) 및 캡핑막(12)을 패터닝하여 소스(S)들 및 홀수 번째 열에 위치하는 드레인(D)들을 노출하는 콘택홀들을 형성하고, 콘택홀들을 포함한 전면에 도전막, 예컨데 폴리실리콘막을 형성한 다음, 콘택홀들 외부에 형성된 도전막을 제거하여, 형성될 수 있다.
도시하지 않았지만, 상기 도전막을 형성하기 전에 콘택홀들 측면에 스페이서를 더 형성할 수도 있다. 스페이서로는 질화막 계열의 물질을 사용할 수 있다. 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
제 1 비트라인콘택(BLC1)들은 짝수번째 열에 위치하는 드레인(D)들에는 접속되지 않고 홀수번째 열에 위치하는 드레인(D)들에만 접속되게 되며, 이에 따라 제 1 비트라인콘택(BLC1)들의 개수는 종래 비트라인콘택 개수의 절반이 된다.
도 3d 및 도 4d를 참조하면, 제 1 층간절연막(13) 상에 제 1 비트라인콘택(BLC1)들에 접속되며 게이트 라인(G)에 수직한 방향으로 연장되는 제 1 비트라인(BL1)들을 형성한다.
제 1 비트라인(BL1)들은 홀수번째 열에 위치하는 드레인(D)들에 접속되는 제 1 비트라인콘택(BLC1)들에 접속되기 위하여 홀수번째 열에 형성된다.
따라서, 제 1 비트라인(BL1)들의 개수는 종래 비트라인 개수의 절반이 되고, 제 1 비트라인(BL1)들간 간격은 종래 비트라인들간 간격의 2배 사이즈가 된다.
제 1 비트라인(BL1)들은 주변영역(미도시)에 게이트 전극 형성시 함께 형성될 수 있다.
즉, 제 1 비트라인(BL1)들은, 주변영역에 게이트 도전막 형성시 게이트 도전막을 셀영역까지 연장하여 형성하고 주변영역의 게이트 도전막을 패터닝하여 게이트 형성시 셀영역에 형성된 게이트 도전막을 함께 패터닝하여, 형성될 수 있다.
도 3e 및 도 4e를 참조하면, 제 1 비트라인(BL1)을 포함한 전면에 제 2 층간절연막(14)을 형성한다. 제 2 층간절연막(14)으로는 산화막 계열의 물질을 사용할 수 있다.
이어, 제 1 비트라인(BL1)으로 인하여 제 2 층간절연막(14)에 발생되는 단차를 제거하기 위하여 평탄화 공정, 예컨데 CMP(Chemical Mechanical Polishign) 공정을 수행할 수도 있다.
그런 다음, 제 2 층간절연막(14)을 관통하여 제 1 비트라인(BL1)들에 인접한 제 1 랜딩플러그콘택(LPC1)들의 일측에 대향하는 타측에 일정폭(W1)만큼 어긋난 상태로 제 1 랜딩플러그콘택(LPC1)들의 일부분에 접속되는 제 1 스토리지노드콘택(SNC1)들을 형성한다.
제 1 비트라인(BL1)들간 간격이 종래의 2배 사이즈로 넓으므로, 제 1 스토리지노드콘택(SNC1)들을 제 1 비트라인(BL1)에 자기정렬콘택(SAC) 방식으로 형성하지 않고 일반적인 사진 식각 공정을 이용하여 형성한다.
즉, 제 1 스토리지노드콘택(SNC1)들은 사진 식각 공정으로 제 2 층간절연막(14)을 패터닝하여 제 1 비트라인(BL1)들에 인접한 제 1 랜딩플러그콘택(LPC1)들의 일측에 대향하는 타측을 포함하는 제 1 랜딩플러그콘택(LPC1)들의 일부분 및 이에 인접한 제 1 층간절연막(13)의 일부를 노출하는 콘택홀들을 형성하고, 콘택홀을 포함한 전면에 도전막, 예를 들어 폴리실리콘막을 형성한 다음, 콘택홀 외부에 형성된 도전막을 제거하여, 형성될 수 있다.
도시하지 않았지만, 상기 도전막을 형성하기 전에 콘택홀들 측면에 스페이서를 더 형성할 수도 있다. 스페이서로는 질화막 계열의 물질을 사용할 수 있다. 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
제 1 스토리지노드콘택(SNC1)들이 제 1 비트라인(BL1)들로부터 가장 멀리 떨어진 제 1 랜딩플러그콘택(LPC1)들의 타측과 일정폭(W1)만큼 어긋나게 형성되므로, 제 1 스토리지노드콘택(SNC1)들과 제 1 비트라인(BL1)들간 간격(D1)은 극대화된다.
이때, 제 1 랜딩플러그콘택(LPC1)들의 타측과 어긋난 제 1 스토리지노드콘택(SNC1)의 폭(W1)은 제 1 비트라인(BL1) 폭의 1/2 내지 1배 일 수 있다.
도 3f 및 도 4f를 참조하면, 제 1 스토리지노드콘택(SNC1)을 포함한 제 2 층간절연막(14) 상에 제 3 층간절연막(15)을 형성한다. 제 3 층간절연막(15)으로는 산화막 계열의 물질을 사용할 수 있다.
이어, 제 3 층간절연막(15)을 관통하여 제 1 스토리지노드콘택(SNC1)들에 접속되는 제 2 랜딩플러그콘택(LPC2)들을 형성한다.
제 2 랜딩플러그콘택(LPC2)들은, 사진 식각 공정으로 제 3 층간절연막(15)을 패터닝하여 제 1 스토리지노드콘택(SNC1)들을 노출하는 콘택홀들을 형성하고, 콘택홀들을 포함한 전면에 도전막, 예컨데 폴리실리콘막을 형성하고, 콘택홀 외부에 형성된 도전막을 제거하여, 형성될 수 있다.
도시하지 않았지만, 상기 도전막을 형성하기 전에 콘택홀들 측면에 스페이서 를 더 형성할 수도 있다. 스페이서로는 질화막 계열의 물질을 사용할 수 있다. 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
도 3g 및 도 4g를 참조하면, 제 3, 제 2, 제 1 층간절연막(15, 14, 13) 및 캡핑막(12)을 관통하여 제 1 비트라인콘택(BLC1)에 연결되지 않은 짝수 번째 열에 위치하는 드레인(D)들에 접속되는 제 2 비트라인콘택(BLC2)들을 형성한다.
제 2 비트라인콘택(BL2)들은, 사진 식각 공정으로 제 3, 제 2, 제 1 층간절연막(15, 14, 13) 및 캡핑막(12)을 패터닝하여 짝수 번째 열에 위치하는 드레인(D)들을 노출하는 콘택홀들을 형성하고, 콘택홀들을 포함한 전면에 도전막, 예컨데 폴리실리콘막을 형성하고, 콘택홀들 외부에 형성된 도전막을 제거하여, 형성될 수 있다.
제 2 비트라인콘택(BLC2)들은 홀수 번째 열에 위치하는 드레인(D)들에는 접속되지 않고 짝수 번째 열에 위치하는 드레인(D)들에만 접속되며, 이에 따라 제 2 비트라인콘택(BLC2)들의 개수는 종래 비트라인콘택 개수의 절반이 된다.
제 2 비트라인콘택들(BLC2)은 주변영역(미도시)에 비트라인콘택 형성시 함께 형성될 수 있다.
즉, 제 2 비트라인콘택(BLC2)들은, 주변영역에 비트라인콘택홀 형성시 셀영역의 제 3, 제 2, 제 1 층간절연막(15, 14, 13) 및 캡핑막(12)을 함께 식각하여 콘택홀을 형성하고, 주변영역의 상기 비트라인콘택홀에 도전막을 매립하여 비트라인콘택 형성시 상기 콘택홀을 함께 매립하여, 형성될 수 있다.
한편, 도면으로 나타낸 실시예에서는 제 2 랜딩플러그콘택(LPC2)들과 제 2 비트라인콘택(BLC2)들을 별도의 공정으로 형성하고 있으나, 동시에 형성할 수도 있다.
도 3h 및 도 4h를 참조하면, 제 2 비트라인콘택(BLC2)들을 포함한 제 3 층간절연막(15) 상에 제 1 비트라인(BL1)들과 동일한 방향으로 연장되며 제 1 비트라인(BL1)들 사이 사이에 배치되는 제 2 비트라인(BL2)들을 형성한다.
제 2 비트라인(BL2)들은 제 2 비트라인콘택(BLC2)들을 통해 짝수번째 열에 위치하는 드레인(D)들에 접속된다. 이를 위하여 제 2 비트라인(BL2)들은 짝수번째 열에 형성된다. 따라서, 제 2 비트라인(BL2)들의 개수는 종래 비트라인 개수의 절반이 되고, 제 2 비트라인(BL2)들간 간격은 종래 비트라인간 간격의 2배 사이즈가 된다.
제 2 비트라인(BL2)들은, 주변영역에 비트라인 형성시 함께 형성될 수 있다. 즉, 제 2 비트라인(BL2)들은 주변영역에 비트라인 도전막 형성시 비트라인 도전막을 셀영역까지 연장하여 형성하고 주변영역의 비트라인 도전막을 패터닝하여 비트라인 형성시 셀영역에 형성된 비트라인 도전막을 함께 패터닝하여, 형성될 수 있다.
도 3i 및 도 4i를 참조하면, 제 2 비트라인(BL2)들을 포함한 제 3 층간절연막(15) 상에 제 4 층간절연막(16)을 형성한다. 제 4층간절연막(16)로는 산화막 계열의 물질을 사용할 수 있다.
이어, 제 2 비트라인(BL2)으로 인해 제 4 층간절연막(16)에 발생되는 단차를 제거하기 위한 평탄화 공정, 예컨데 CMP 공정을 수행할 수도 있다.
그 다음, 제 4 층간절연막(16)을 관통하여 제 2 비트라인(BL2)들에 인접한 제 2 랜딩플러그콘택(LPC2)들의 일측에 대향하는 타측에 일정폭(W2)만큼 어긋난 상태로 제 2 랜딩플러그콘택(LPC2)들의 일부분에 접속되는 제 2 스토리지노드콘택(SNC2)들을 형성한다.
제 2 비트라인(BL2)들간 간격이 종래의 2배 사이즈로 넓으므로, 제 2 스토리지노드콘택(SNC2)들을 제 2 비트라인(BL2)에 자기정렬콘택(SAC) 방식으로 형성하지 않고 일반적인 사진 식각 공정을 이용하여 형성한다.
즉, 제 2 스토리지노드콘택(SNC2)들은, 사진 식각 공정으로 제 4 층간절연막(16)을 패터닝하여 제 2 비트라인(BL2)들에 인접한 제 2 랜딩플러그콘택(LPC2)들의 일측에 대향하는 타측을 포함하는 제 2 랜딩플러그콘택(LPC2)들의 일부분 및 이에 인접한 제 3 층간절연막(15)의 일부를 노출하는 콘택홀들을 형성하고, 콘택홀을 포함한 전면에 도전막, 예를 들어 폴리실리콘막을 형성한 다음, 콘택홀 외부에 형성된 도전막을 제거하여, 형성될 수 있다.
도시하지 않았지만, 상기 도전막을 형성하기 전에 콘택홀들 측면에 스페이서를 더 형성할 수도 있다. 스페이서로는 질화막 계열의 물질을 사용할 수 있다. 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
제 2 스토리지노드콘택(SNC2)들이 제 2 비트라인(BL2)들로부터 가장 멀리 떨어진 제 2 랜딩플러그콘택(LPC2)들의 타측과 일정폭(W2)만큼 어긋나게 형성되므로, 제 2 스토리지노드콘택(SNC2)들과 제 2 비트라인(BL2)들간 간격(D2)은 극대화된다.
이때, 제 2 랜딩플러그콘택(LPC2)들의 타측과 어긋난 제 2 스토리지노드콘 택(SNC2)의 폭(W2)은 제 2 비트라인(BL2) 폭의 1/2 내지 1배 일 수 있다.
도 3j 및 도 4j를 참조하면, 제 2 스토리지노드콘택(SNC2) 상에 스토리지노드(17)와 유전막(18) 및 플레이트 전극(19)을 적층하여 캐패시터(100)를 형성한다.
도 5a 내지 도 5j는 본 발명의 다른 실시예에 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 셀영역(CELL) 및 주변영역(PERI)을 갖는 기판(10)에 소자분리막(11)을 형성하여 액티브 영역(10A)을 한정한다.
집적도 증가를 위해서 셀영역(CELL)의 액티브 영역(10A)은 수직 또는 수평 방향이 아닌 소정의 각도(θ1)를 갖고 사선(diagonal) 방향으로 기울어지도록 디자인될 수 있다.
그 다음, 셀영역(CELL)의 기판(10)에 액티브 영역(10A)을 가로지르는 게이트 라인(G)를 형성한다.
비트라인 기생 캐패시턴스 감소를 위해서는 게이트 라인(G)을 매립형 구조로 형성함이 바람직하다.
매립형 구조의 게이트 라인(G)은, 게이트 예정 부위의 소자분리막(11) 및 기판(10)을 식각하여 리세스를 형성하고, 리세스를 포함한 전표면 상에 게이트 절연막을 형성하고 게이트 절연막 상에 게이트 전극막을 형성하여 리세스를 매립한 다음, 게이트 전극막의 표면이 기판(10) 표면 아래로 내려가도록 게이트 전극막을 전면 식각하여, 형성될 수 있다.
게이트 전극막으로는 TiN 이나 WN 등의 금속을 사용할 수 있다.
이처럼 게이트 전극막을 금속막으로 형성하면 (금속의 일함수 및 에너지 밴드갭은 N+형 폴리실리콘막과 P+형 폴리실리콘막의 일함수 및 에너지 밴드갭의 중간값을 가지므로) N 채널 트랜지스터 및 P 채널 트랜지스터의 게이트 전극으로 이용할 수 있는 미드갭 게이트(midgap gate)로서 활용할 수 있는 장점을 갖는다.
게이트 전극막 형성 방법으로는 CVD 공정이나 ALD 공정이 사용될 수 있다.
이어, 게이트 라인(G) 양측 액티브 영역(10A)에 불순물을 주입하여 소스 및 드레인(S, D)을 형성한다.
그 다음, 후속 열공정에서 게이트 라인(G)에 사용된 게이트 전극막의 산화 및 기타 열화 현상을 방지하기 위하여 라이너막(미도시)과 캡핑막(12)을 순차 형성한다.
라이너막으로는 산화막이 사용될 수 있고, 캡핑막(12)으로는 질화막 또는 질화막과 산화막의 복합막이 사용될 수 있다.
그런 다음, 주변영역(PERI)에 형성된 라이너막 및 캡핑막(12)을 제거한다.
도 5b를 참조하면, 셀영역(CELL) 및 주변영역(PERI) 상에 제 1 층간절연막(13)을 형성한다. 제 1 층간절연막(13)으로는 산화막 계열의 물질을 사용할 수 있다.
이어, 셀영역(CELL)의 제 1 층간절연막(13) 및 캡핑막(12)을 관통하여 소스(S)들에 접속되는 제 1 랜딩플러그콘택(LPC1)들 및 홀수 번째 열에 위치하는 드레인(D)들에 접속되는 제 1 비트라인콘택(BLC1)들을 형성한다.
제 1 랜딩플러그콘택(LPC1)들 및 제 1 비트라인콘택(BLC1)들은, 사진 식각 공정으로 셀영역(CELL)의 제 1 층간절연막(13) 및 캡핑막(12)을 패터닝하여 소스(S)들 및 홀수번째 열에 위치하는 드레인(D)들을 노출하는 콘택홀들을 형성하고, 콘택홀을 포함한 전면에 도전막, 예컨데 폴리실리콘막을 형성하고, 콘택홀 외부에 형성된 도전막을 제거하여, 형성될 수 있다.
도시하지 않았지만, 상기 도전막을 형성하기 전에 콘택홀들 측면에 스페이서를 더 형성할 수도 있다. 스페이서로는 질화막 계열의 물질을 사용할 수 있다. 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
제 1 비트라인콘택(BLC1)들은 짝수번째 열에 위치하는 드레인(D)들에는 접속되지 않고 홀수번째 열에 위치하는 드레인(D)들에만 접속되며, 이에 따라 제 1 비트라인콘택(BLC1)들의 개수는 종래 비트라인콘택 개수의 절반이 된다.
도 5c를 참조하면, 주변영역(PERI)에 형성된 제 1 층간절연막(13)을 제거한다. 그 다음, 주변영역(PERI)의 기판(10) 상에 게이트 절연막(20)을 형성하고, 셀영역(CELL) 및 주변영역(PERI) 상에 게이트 전극용 제 1 도전막(21)을 형성한다.
제 1 도전막(21)으로는 폴리실리콘막이 사용될 수 있다.
도 5d를 참조하면, 셀영역(CELL)에 형성된 제 1 도전막(21)을 제거하고, 셀영역(CELL) 및 주변영역(PERI) 상에 제 2 도전막(22) 및 하드마스크막(미도시)을 적층한다.
제 2 도전막(22)으로는 금속 또는 금속 실라시아드막이 사용될 수 있고, 하드마스크막으로는 질화막이 사용될 수 있다.
도 5e를 참조하면, 사진 식각 공정으로 셀영역(CELL) 및 주변영역의 하드마 스크막 및 제 2, 제 1 도전막(22, 21)을 패터닝하여 셀영역(CELL) 상에 제 1 비트라인콘택(BLC1)에 접속되며 게이트 라인(G)에 수직한 방향으로 연장되는 제 1 비트라인(BL1)들을 형성하고, 주변영역(PERI)에 게이트(200)들을 형성한다.
셀영역(CELL)에 형성되는 제 1 비트라인(BL1)들은 홀수번째 열에 위치하는 드레인(D)들에 접속되는 제 1 비트라인콘택(BLC1)들에 접속되기 위하여 홀수번째 열에 형성된다. 따라서, 제 1 비트라인(BL1)들의 개수는 종래 비트라인 개수의 절반이 되고, 제 1 비트라인(BL1)들간 간격은 종래 비트라인들간 간격의 2배 사이즈가 된다.
도 5f를 참조하면, 셀영역(CELL) 및 주변영역(PERI) 상에 제 1 비트라인(BL1)들 및 게이트(200)들을 덮는 제 2 층간절연막(14)을 형성한다. 제 2 층간절연막(14)으로는 산화막 계열의 물질을 사용할 수 있다.
이어, 제 1 비트라인(BL1) 및 게이트(200)로 인하여 제 2 층간절연막(14)에 발생되는 단차를 제거하기 위하여 평탄화 공정, 예컨데 CMP 공정을 수행할 수도 있다.
그런 다음, 셀영역(CELL)의 제 2 층간절연막(14)을 관통하여 제 1 비트라인(BL1)들에 인접한 제 1 랜딩플러그콘택(LPC1)들의 일측에 대향하는 타측에 일정폭(W1)만큼 어긋난 상태로 제 1 랜딩플러그콘택(LPC1)들의 일부분에 접속되는 제 1 스토리지노드콘택(SNC1)들을 형성한다.
이때, 제 1 비트라인(BL1)들간 간격이 종래의 2배 사이즈로 넓으므로, 제 1 스토리지노드콘택(SNC1)들을 제 1 비트라인(BL1)에 자기정렬콘택(SAC) 방식으로 형 성하지 않고 일반적인 사진 식각 공정을 이용하여 형성한다.
즉, 제 1 스토리지노드콘택(SNC1)들은, 사진 식각 공정으로 제 2 층간절연막(14)을 패터닝하여 제 1 비트라인(BL1)들에 인접한 제 1 랜딩플러그콘택(LPC1)들의 일측에 대향하는 타측을 포함하는 제 1 랜딩플러그콘택(LPC1)들의 일부분 및 이에 인접한 제 1 층간절연막(13)의 일부를 노출하는 콘택홀들을 형성하고, 콘택홀을 포함한 전면에 도전막, 예를 들어 폴리실리콘막을 형성한 다음, 콘택홀 외부에 형성된 도전막을 제거하여, 형성될 수 있다.
도시하지 않았지만, 상기 도전막을 형성하기 전에 콘택홀들 측면에 스페이서를 더 형성할 수도 있다. 스페이서로는 질화막 계열의 물질을 사용할 수 있다. 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
제 1 스토리지노드콘택(SNC1)들이 제 1 비트라인(BL1)들로부터 가장 멀리 떨어진 1 랜딩플러그콘택(LPC1)들의 타측과 일정폭(W1)만큼 어긋나게 형성되므로, 제 1 스토리지노드콘택(SNC1)들과 제 1 비트라인(BL1)들간 간격(D1)은 극대화된다.
이때, 제 1 랜딩플러그콘택(LPC1)들의 타측과 어긋난 제 1 스토리지노드콘택(SNC1)의 폭(W1)은 제 1 비트라인(BL1) 폭의 1/2 내지 1배 일 수 있다.
도 5g를 참조하면, 셀영역(CELL) 및 주변영역(PERI) 상에 제 3 층간절연막(15)을 형성한다. 제 3 층간절연막(15)으로는 산화막 계열의 물질을 사용할 수 있다.
이어, 셀영역(CELL)의 제 3 층간절연막(15)을 관통하여 제 1 스토리지노드콘택(SNC1)들에 접속되는 제 2 랜딩플러그콘택(LPC2)들을 형성한다.
제 2 랜딩플러그콘택(LPC2)들은, 사진 식각 공정으로 셀영역(CELL)의 제 3 층간절연막(15)을 패터닝하여 제 1 스토리지노드콘택(SNC1)들을 노출하는 콘택홀들을 형성하고, 콘택홀들을 포함한 전면에 도전막, 예컨데 폴리실리콘막을 형성하고, 콘택홀 외부에 형성된 도전막을 제거하여, 형성될 수 있다.
도시하지 않았지만, 상기 도전막을 형성하기 전에 콘택홀들 측면에 스페이서를 더 형성할 수도 있다. 스페이서로는 질화막 계열의 물질을 사용할 수 있다. 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
도 5h를 참조하면, 사진 식각 공정으로 셀영역(CELL)의 제 3, 제 2, 제 1 층간절연막(15, 14, 13)과 캡핑막(12) 및 주변영역(PERI)의 제 3, 제 2 층간절연막(15, 14)과 게이트 절연막(20)을 패터닝하여 셀영역(CELL)의 짝수 번째 열에 위치하는 드레인(D)들 및 주변영역(PERI)의 게이트(200)들 사이의 기판(10)을 노출하는 콘택홀들을 형성한다.
그 다음, 콘택홀들을 포함한 전면에 도전막, 예컨데 폴리실리콘막을 형성하고 콘택홀 외부에 형성된 도전막을 제거하여 셀영역(CELL)에 제 2 비트라인콘택(BLC2)들을 형성하고, 주변영역(PERI)에 제 3 비트라인콘택(BLC3)들을 형성한다.
제 2 비트라인콘택(BLC2)들이 홀수 번째 열에 위치하는 드레인(D)들에는 접속되지 않고 짝수 번째 열에 위치하는 드레인(D)들에 접속되므로, 제 2 비트라인콘택(BLC2)들의 개수는 종래 비트라인콘택 개수의 절반이 된다.
도면으로 나타낸 실시예에서는, 제 2 랜딩플러그콘택(LPC2)들과 제 2, 제 3 비트라인콘택(BLC2, BLC3)들을 별도의 공정으로 형성하였으나, 한꺼번에 형성할 수 도 있다.
도 5i를 참조하면, 셀영역(CELL)의 제 3 층간절연막(15)상에 제 2 비트라인콘택(BLC2)들에 접속되고 제 1 비트라인(BL1)들과 동일한 방향으로 연장되며 제 1 비트라인(BL1)들 사이 사이에 배치되는 제 2 비트라인(BL2)들을 형성하고, 주변영역(PERI)의 제 3 층간절연막(15) 상에 제 3 비트라인콘택(BLC3)들에 접속되는 제 3 비트라인(BL3)을 형성한다.
제 2 비트라인(BL2)들은 제 2 비트라인콘택(BLC2)들을 통해 짝수 번째 열에 위치하는 드레인(D)들에 접속된다. 이를 위하여 제 2 비트라인(BL2)들은 짝수번째 열에 형성된다. 따라서, 제 2 비트라인(BL2)들의 개수는 종래 비트라인 개수의 절반이 되고, 제 2 비트라인(BL2)들간 간격은 종래 비트라인간 간격의 2배 사이즈가 된다.
그 다음, 셀영역(CELL) 및 주변영역(PERI) 상에 제 2, 제 3 비트라인(BL2, BLC3)들을 덮는 제 4 층간절연막(16)을 형성한다. 제 4층간절연막(16)으로는 산화막 계열의 물질을 사용할 수 있다.
이어, 제 2, 제 3 비트라인(BL2, BL3)으로 인해 제 4 층간절연막(16)에 발생되는 단차를 제거하기 위한 평탄화 공정, 예컨데 CMP 공정을 수행할 수도 있다.
그런 다음, 셀영역(CELL)의 제 4 층간절연막(16)을 관통하여 제 2 비트라인(BL2)들에 인접한 제 2 랜딩플러그콘택(LPC2)들의 일측에 대향하는 타측에 일정 폭(W2)만큼 어긋난 상태로 제 2 랜딩플러그콘택(LPC2)들의 일부분에 접속되는 제 2 스토리지노드콘택(SNC2)들을 형성한다.
제 2 비트라인(BL2)들간 간격이 종래의 2배 사이즈로 넓으므로, 제 2 스토리지노드콘택(SNC2)들을 제 2 비트라인(BL2)에 자기정렬콘택(SAC) 방식으로 형성하지 않고 일반적인 사진 식각 공정을 이용하여 형성한다.
즉, 제 2 스토리지노드콘택(SNC2)들은, 사진 식각 공정으로 제 4 층간절연막(16)을 패터닝하여 제 2 비트라인(BL2)들에 인접한 제 2 랜딩플러그콘택(LPC2)들의 일측에 대향하는 타측을 포함하는 제 2 랜딩플러그콘택(LPC2)들의 일부분 및 이에 인접한 제 3 층간절연막(15)의 일부를 노출하는 콘택홀들을 형성하고, 콘택홀을 포함한 전면에 도전막, 예를 들어 폴리실리콘막을 형성한 다음, 콘택홀 외부에 형성된 도전막을 제거하여, 형성된다.
도시하지 않았지만, 상기 도전막을 형성하기 전에 콘택홀들 측면에 스페이서를 더 형성할 수도 있다. 스페이서로는 질화막 계열의 물질을 사용할 수 있다. 스페이서의 두께는 10 내지 50Å의 범위를 가질 수 있다.
제 2 스토리지노드콘택(SNC2)들이 제 2 비트라인(BL2)들로부터 가장 멀리 떨어진 제 2 랜딩플러그콘택(LPC2)의 타측과 일정폭(W2)만큼 어긋나게 형성되므로, 제 2 스토리지노드콘택(SNC2)들과 제 2 비트라인(BL2)들간 간격(D2)은 극대화된다.
이때, 제 2 랜딩플러그콘택(LPC2)들의 타측과 어긋난 제 2 스토리지노드콘택(SNC2)의 폭(W2)은 제 2 비트라인(BL2) 폭의 1/2 내지 1배 일 수 있다.
이후, 제 2 스토리지노드콘택(SNC2) 상에 스토리지노드(17)와 유전막(18) 및 플레이트 전극(19)을 적층하여 캐패시터(100)를 형성한다.
한편, 전술한 실시예에서는 비트라인을 셀영역(CELL)에서만 격배열로 형성하 고 주변영역(PERI)에서는 격배열로 형성하지 않았으나, 셀영역(CELL) 및 주변영역(PERI) 모두에서 비트라인을 격배열로 형성할 수도 있다. 이를 위해, 주변영역(PERI)의 게이트(200)를 셀영역(CELL)의 제 1 비트라인(BL1)들보다 먼저 형성하고 제 3 비트라인(BL3)을 격배열로 나누어 홀수번째 열의 제 3 비트라인(BL3)들은 셀영역(CELL)에 제 1 비트라인(BL1) 형성시에 함께 형성하고, 짝수번째 열의 제 3 비트라인(BL3)들은 셀영역(CELL)에 제 2 비트라인(BL2) 형성시 함께 형성할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 비트라인들을 격배열로 서로 다른 레이어에 형성하여 비트라인들 사이의 간격을 늘리고 기판과 캐패시터를 연결하기 위한 스토리지노드콘택을 랜딩 플러그 콘택을 이용하여 레이어별로 나누어 형성하여 스토리지노드콘택과 비트라인간 간격을 극대화시킬 수 있다. 따라서, 비트라인과 스토리지노드간 캐패시턴스가 종래에 비해 1/5 내지 1/10로 감소되는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 3a 내지 도 3j는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4a 내지 도 4j는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5j는 본 발명의 다른 실시예에 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 설명>
BL1, BL2 : 제 1, 제 2 비트라인
SNC1, SNC2 : 제 1, 제 2 스토리지노드콘택
LPC1, LPC2 : 제 1, 제 2 랜딩플러그콘택
Claims (40)
- 기판 상에 형성되는 제 1 층간절연막;상기 제 1 층간절연막 상에 일방향으로 연장되는 제 1 비트라인들;상기 제 1 비트라인들을 덮는 제 2 층간절연막;상기 제 2 층간절연막 상에 형성되는 제 3 층간절연막;상기 제 3 층간절연막 상에 상기 일방향으로 연장되며 상기 제 1 비트라인들 사이 사이에 배치되는 제 2 비트라인들;상기 제 2 비트라인들을 덮는 제 4 층간절연막;상기 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 1 랜딩플러그콘택들;상기 제 2 층간절연막을 관통하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 1 랜딩플러그콘택들의 일부분에 접속되는 제 1 스토리지노드콘택들;상기 제 3 층간절연막을 관통하여 상기 제 1 스토리지노드콘택들에 접속되는 제 2 랜딩플러그콘택들;및상기 제 4 층간절연막을 관통하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 2 랜딩플러그콘택들의 일부분에 접속되는 제 2 스토리지노드콘택들;을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 1 층간절연막을 관통하여 상기 기판과 상기 제 1 비트라인들을 연결하는 제 1 비트라인콘택들;및상기 제 3, 제 2, 제 1 층간절연막을 관통하여 상기 기판과 상기 제 2 비트라인들을 연결하는 제 2 비트라인콘택들;을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 2, 제 4 층간절연막은 산화막으로 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 1 랜딩플러그콘택들과 상기 제 1 층간절연막 사이에 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 1 스토리지노드콘택들과 상기 제 2 층간절연막 사이에 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 2 랜딩플러그콘택들과 상기 제 3 층간절연막 사이에 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 2 스토리지노드콘택들과 상기 제 4 층간절연막 사이에 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 셀영역의 기판 상에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 1 랜딩플러그콘택들을 형성하는 단계;상기 제 1 층간절연막 상에 일방향으로 연장되는 제 1 비트라인들을 형성하는 단계;상기 제 1 비트라인들을 덮는 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막을 관통하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 1 랜딩플러그콘택들의 일부분에 접속되는 제 1 스토리지노드콘택들을 형성하는 단계;상기 제 2 층간절연막 상에 제 3 층간절연막을 형성하는 단계;상기 제 3 층간절연막을 관통하여 상기 제 2 스토리지노드콘택들에 접속되는 제 2 랜딩플러그콘택들을 형성하는 단계;상기 제 3 층간절연막 상에 상기 일방향으로 연장되며 상기 제 1 비트라인들 사이 사이에 배치되는 제 2 비트라인들을 형성하는 단계;상기 제 2 비트라인들을 덮는 제 4 층간절연막을 형성하는 단계;및상기 제 4 층간절연막을 관통하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 2 랜딩플러그콘택들의 일부분에 접속되는 제 2 스토리지노드콘택들을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 2, 제 4 층간절연막은 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 2 스토리지노드콘택들을 형성하는 단계 이후에,상기 제 2 스토리지노드콘택들 상에 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 1 랜딩플러그콘택들을 형성하는 단계는,사진 식각 공정으로 상기 제 1 층간절연막을 패터닝하여 상기 기판 일부를 노출하는 콘택홀들을 형성하는 단계;상기 콘택홀들을 포함한 전면에 도전막을 형성하는 단계;및상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11항에 있어서,상기 도전막을 형성하기 전에 상기 콘택홀들 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 1 스토리지노드콘택들을 형성하는 단계는,사진 식각 공정으로 상기 제 2 층간절연막을 패터닝하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측을 포함하는 상기 제 1 랜딩플러그콘택들의 일부분 및 이에 인접한 상기 제 1 층간절연막의 일부를 노출하는 콘택홀들을 형성하는 단계;상기 콘택홀들 포함한 전면에 도전막을 형성하는 단계;및상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13항에 있어서,상기 도전막을 형성하기 전에 상기 콘택홀들 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 2 랜딩플러그콘택들을 형성하는 단계는,사진 식각 공정으로 상기 제 3 층간절연막을 패터닝하여 상기 제 1 스토리지노드콘택들을 노출하는 콘택홀들을 형성하는 단계;상기 콘택홀들을 포함한 전면에 도전막을 형성하는 단계;및상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15항에 있어서,상기 도전막을 형성하기 전에 상기 콘택홀들 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 2 스토리지노드콘택들을 형성하는 단계는,사진 식각 공정으로 상기 제 4 층간절연막을 패터닝하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향하는 타측을 포함하는 상기 제 2 랜딩플러그콘택들의 일부분 및 이에 인접한 상기 제 3 층간절연막의 일부를 노출하는 콘택홀들을 형성하는 단계;상기 콘택홀들 포함한 전면에 도전막을 형성하는 단계;및상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계;포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17항에 있어서,상기 도전막을 형성하기 전에 상기 콘택홀들 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 1 랜딩플러그콘택들을 형성하는 단계에서, 상기 제 1 비트라인 하부의 상기 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 1 비트라인콘택들을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 2 랜딩플러그콘택들을 형성하는 단계 이후에 상기 제 2 비트라인들 하부의 상기 제 3, 제 2, 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 2 비트라인콘택들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 20항에 있어서,상기 제 2 비트라인콘택들은 상기 셀영역 외부에 존재하는 주변영역에 비트라인콘택들 형성시 함께 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 21항에 있어서,상기 제 2 비트라인콘택들은 상기 셀영역 외부에 존재하는 주변영역에 비트라인콘택홀들 형성시 상기 셀영역의 상기 제 3, 제 2, 제 1 층간절연막을 함께 식각하여 콘택홀들을 형성하고, 상기 주변영역의 상기 비트라인콘택홀들에 도전막을 매립하여 상기 비트라인콘택들 형성시 상기 셀영역의 상기 콘택홀들을 함께 매립하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 2 랜딩플러그콘택 형성시 상기 제 2 비트라인들 하부의 상기 제 3, 제 2, 제 1 층간절연막을 관통하여 상기 기판에 접속되는 제 2 비트라인콘택들을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 1 비트라인들은 상기 셀영역 외부에 존재하는 주변영역에 게이트 형성시 함께 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 24항에 있어서,상기 제 1 비트라인은 상기 주변영역에 게이트 도전막 형성시 상기 게이트 도전막을 상기 셀영역까지 연장하여 형성하고 상기 주변영역의 게이트 도전막을 패터닝하여 상기 게이트 형성시 상기 셀영역에 형성된 게이트 도전막을 함께 패터닝하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 제 2 비트라인들은 상기 셀영역 외부에 존재하는 주변영역에 비트라인 형성시 함께 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 26항에 있어서,상기 제 2 비트라인들은 상기 주변영역에 비트라인 도전막 형성시 상기 비트라인 도전막을 상기 셀영역까지 연장하여 형성하고 상기 주변영역의 비트라인 도전막을 패터닝하여 상기 비트라인 형성시 상기 셀영역에 형성된 상기 비트라인 도전막을 함께 패터닝하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 셀영역 및 주변영역의 기판 상에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 관통하여 상기 셀영역의 기판에 접속되는 제 1 랜딩플러그콘택들을 형성하는 단계;상기 주변영역의 상기 제 1 층간절연막을 제거하는 단계;상기 셀영역 및 상기 주변영역 상에 도전막을 형성하고 패터닝하여 상기 셀영역의 상기 제 1 층간절연막 상에 일방향으로 연장되는 제 1 비트라인들을 형성하고 상기 주변영역의 상기 기판 상에 게이트들을 형성하는 단계;상기 셀영역 및 상기 주변영역 상에 제 2 층간절연막을 형성하는 단계;상기 셀영역의 상기 제 2 층간절연막을 관통하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 1 랜딩플러그콘택들의 일부분에 접속되는 제 1 스토리지노드콘택들을 형성하는 단계;상기 셀영역 및 상기 주변영역 상에 제 3 층간절연막을 형성하는 단계;상기 셀영역의 제 3 층간절연막을 관통하여 상기 제 1 스토리지노드콘택들에 접속되는 제 2 랜딩플러그콘택들을 형성하는 단계;상기 셀영역 및 상기 주변영역상에 도전막을 형성하고 패터닝하여 상기 셀영역의 상기 제 3 층간절연막 상에 상기 일방향으로 연장되며 상기 제 1 비트라인들 사이 사이에 배치되는 제 2 비트라인들을 형성하고 상기 주변영역의 상기 제 3 층간절연막 상에 제 3 비트라인들을 형성하는 단계;상기 셀영역 및 상기 주변영역 상에 제 4 층간절연막을 형성하는 단계;및상기 셀영역의 상기 제 4 층간절연막을 관통하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향하는 타측과 일정 폭만큼 어긋난 상태로 상기 제 2 랜딩플러그콘택들의 일부분에 접속되는 제 2 스토리지노드콘택들을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 28항에 있어서,상기 제 1 랜딩플러그콘택들을 형성하는 단계는,사진 식각 공정으로 상기 제 1 층간절연막을 패터닝하여 상기 셀영역의 상기 기판 일부를 노출하는 콘택홀들을 형성하는 단계;상기 콘택홀들을 포함한 전면에 도전막을 형성하는 단계;및상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 29항에 있어서,상기 도전막을 형성하기 전에 상기 콘택홀들 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 28항에 있어서,상기 제 1 스토리지노드콘택들을 형성하는 단계는,사진 식각 공정으로 상기 제 2 층간절연막을 패터닝하여 상기 제 1 비트라인들에 인접한 상기 제 1 랜딩플러그콘택들의 일측에 대향하는 타측을 포함하는 상기 제 1 랜딩플러그콘택들의 일부분 및 이에 인접한 상기 제 1 층간절연막의 일부를 노출하는 콘택홀들을 형성하는 단계;상기 콘택홀들 포함한 전면에 도전막을 형성하는 단계;및상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 31항에 있어서,상기 도전막을 형성하기 전에 상기 콘택홀 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 28항에 있어서,상기 제 2 랜딩플러그콘택들을 형성하는 단계는,사진 식각 공정으로 상기 제 3 층간절연막을 패터닝하여 상기 제 1 스토리지노드콘택들을 노출하는 콘택홀들을 형성하는 단계;상기 콘택홀들을 포함한 전면에 도전막을 형성하는 단계;및상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 33항에 있어서,상기 도전막을 형성하기 전에 상기 콘택홀 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 28항에 있어서,상기 제 2 스토리지노드콘택들을 형성하는 단계는,사진 식각 공정으로 상기 제 4 층간절연막을 패터닝하여 상기 제 2 비트라인들에 인접한 상기 제 2 랜딩플러그콘택들의 일측에 대향하는 타측을 포함하는 상기 제 2 랜딩플러그콘택들의 일부분 및 이에 인접한 상기 제 3 층간절연막의 일부를 노출하는 콘택홀들을 형성하는 단계;상기 콘택홀들 포함한 전면에 도전막을 형성하는 단계;및상기 콘택홀들 외부에 형성된 도전막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 35항에 있어서,상기 도전막을 형성하기 전에 상기 콘택홀 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 28항에 있어서,상기 제 2 스토리지노드콘택들을 형성하는 단계 이후에,상기 제 2 스토리지노드콘택들 상에 캐패시터들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 28항에 있어서,상기 제 1 랜딩플러그콘택들을 형성하는 단계에서, 상기 셀영역의 상기 제 1 비트라인 하부의 상기 제 1 층간절연막을 관통하여 상기 셀영역 및 상기 주변영역의 상기 기판에 각각 접속되는 제 1 비트라인콘택을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 28항에 있어서,상기 제 2 비트라인들 및 상기 제 3 비트라인들을 형성하기 전에 상기 제 2, 제 3 비트라인들 하부의 제 3, 제 2, 제 1 층간절연막을 관통하여 상기 셀영역 및 상기 주변영역의 상기 기판에 각각 접속되는 제 2, 제 3 비트라인콘택들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 28항에 있어서,상기 제 2 랜딩플러그콘택 형성시 상기 제 2, 제 3 비트라인 하부의 상기 제 3, 제 2, 제 1 층간절연막을 관통하여 상기 셀영역 및 상기 주변영역의 상기 기판에 각각 접속되는 제 2, 제 3 비트라인콘택들을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090040737A KR101006531B1 (ko) | 2009-05-11 | 2009-05-11 | 반도체 소자 및 그 제조방법 |
| US12/493,275 US8330197B2 (en) | 2009-05-11 | 2009-06-29 | Semiconductor device having a reduced bit line parasitic capacitance and method for manufacturing the same |
| US13/661,851 US8679965B2 (en) | 2009-05-11 | 2012-10-26 | Semiconductor device having a reduced bit line parasitic capacitance and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090040737A KR101006531B1 (ko) | 2009-05-11 | 2009-05-11 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100121844A true KR20100121844A (ko) | 2010-11-19 |
| KR101006531B1 KR101006531B1 (ko) | 2011-01-07 |
Family
ID=43061849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090040737A KR101006531B1 (ko) | 2009-05-11 | 2009-05-11 | 반도체 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8330197B2 (ko) |
| KR (1) | KR101006531B1 (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010161173A (ja) * | 2009-01-07 | 2010-07-22 | Renesas Electronics Corp | 半導体記憶装置 |
| KR101116359B1 (ko) * | 2009-12-30 | 2012-03-09 | 주식회사 하이닉스반도체 | 매립게이트를 구비한 반도체장치 및 그 제조 방법 |
| KR101752837B1 (ko) * | 2011-02-28 | 2017-07-03 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| JP5731858B2 (ja) * | 2011-03-09 | 2015-06-10 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及び半導体装置の製造方法 |
| KR101954330B1 (ko) * | 2012-03-27 | 2019-03-05 | 에스케이하이닉스 주식회사 | 반도체 소자, 그 반도체 소자를 갖는 모듈과 시스템 및 그 반도체 소자의 제조 방법 |
| JP2014220356A (ja) * | 2013-05-08 | 2014-11-20 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| US8962464B1 (en) * | 2013-09-18 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-alignment for using two or more layers and methods of forming same |
| JP2015079901A (ja) * | 2013-10-18 | 2015-04-23 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| JP2015211108A (ja) * | 2014-04-25 | 2015-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9997606B2 (en) | 2016-09-30 | 2018-06-12 | International Business Machines Corporation | Fully depleted SOI device for reducing parasitic back gate capacitance |
| CN111799261B (zh) * | 2017-02-24 | 2023-07-18 | 联华电子股份有限公司 | 具有电容连接垫的半导体结构与电容连接垫的制作方法 |
| US11217594B2 (en) * | 2019-09-05 | 2022-01-04 | Nanya Technology Corporation | Semiconductor device and method for fabricating the same |
| US11107809B2 (en) * | 2019-09-25 | 2021-08-31 | Nanya Technology Corporation | Semiconductor device with nanowire plugs and method for fabricating the same |
| KR20210060853A (ko) | 2019-11-19 | 2021-05-27 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| KR20230006205A (ko) * | 2021-07-02 | 2023-01-10 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0155831B1 (ko) * | 1995-06-20 | 1998-12-01 | 김광호 | 셀프얼라인을 이용한 듀얼패드셀 반도체장치 및 그것의 제조방법 |
| JP3853406B2 (ja) * | 1995-10-27 | 2006-12-06 | エルピーダメモリ株式会社 | 半導体集積回路装置及び当該装置の製造方法 |
| JPH10242147A (ja) | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法 |
| JP3919921B2 (ja) * | 1997-09-26 | 2007-05-30 | 三菱電機株式会社 | 半導体装置 |
| KR100345367B1 (ko) * | 1999-04-21 | 2002-07-26 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US20030178658A1 (en) * | 1999-07-13 | 2003-09-25 | Hiroki Shinkawata | Semiconductor memory and method of manufacture thereof |
| JP2001244436A (ja) * | 2000-03-01 | 2001-09-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3957945B2 (ja) * | 2000-03-31 | 2007-08-15 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR100331568B1 (ko) * | 2000-05-26 | 2002-04-06 | 윤종용 | 반도체 메모리 소자 및 그 제조방법 |
| US6462368B2 (en) * | 2000-10-31 | 2002-10-08 | Hitachi, Ltd. | Ferroelectric capacitor with a self-aligned diffusion barrier |
| KR100400033B1 (ko) * | 2001-02-08 | 2003-09-29 | 삼성전자주식회사 | 다층 배선 구조를 갖는 반도체 소자 및 그의 제조방법 |
| DE10155023B4 (de) * | 2001-11-05 | 2008-11-06 | Qimonda Ag | Leitungsanordnung für Bitleitungen zur Kontaktierung mindestens einer Speicherzelle und Verfahren zur Herstellung einer Leitungsanordnung für Bitleitungen |
| KR100486273B1 (ko) * | 2002-10-16 | 2005-04-29 | 삼성전자주식회사 | 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법 |
| KR100520227B1 (ko) * | 2003-12-26 | 2005-10-11 | 삼성전자주식회사 | 반도체 메모리장치의 제조방법 및 그에 따른 구조 |
| KR100593746B1 (ko) * | 2004-12-24 | 2006-06-28 | 삼성전자주식회사 | 디램의 커패시터들 및 그 형성방법들 |
| KR100583964B1 (ko) * | 2004-12-27 | 2006-05-26 | 삼성전자주식회사 | 도드라진 셀 랜딩패드를 갖는 반도체소자 및 그 제조방법 |
| KR100654353B1 (ko) * | 2005-06-28 | 2006-12-08 | 삼성전자주식회사 | 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조방법 |
| KR20080092557A (ko) | 2007-04-12 | 2008-10-16 | 주식회사 하이닉스반도체 | 반도체소자의 배선 형성방법 |
| KR100898394B1 (ko) * | 2007-04-27 | 2009-05-21 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| JP2010161173A (ja) * | 2009-01-07 | 2010-07-22 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2010242147A (ja) | 2009-04-03 | 2010-10-28 | Daido Steel Co Ltd | プラスチック成形金型用鋼およびプラスチック成形金型 |
-
2009
- 2009-05-11 KR KR1020090040737A patent/KR101006531B1/ko not_active IP Right Cessation
- 2009-06-29 US US12/493,275 patent/US8330197B2/en active Active
-
2012
- 2012-10-26 US US13/661,851 patent/US8679965B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8330197B2 (en) | 2012-12-11 |
| US20130052788A1 (en) | 2013-02-28 |
| KR101006531B1 (ko) | 2011-01-07 |
| US8679965B2 (en) | 2014-03-25 |
| US20100283091A1 (en) | 2010-11-11 |
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|---|---|---|---|
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