CN101174648A - 晶体管及存储单元阵列 - Google Patents

Abstract

一形成在一具有一顶部表面的半导体衬底中的晶体管，包括：第一以及第二源极/漏极区域；一连接所述第一以及第二源极/漏极区域的沟道；一用以控制在所述沟道中流动的一电流的栅极电极。所述栅极电极设置于一栅极沟槽的下部沟槽部分之中，其中栅极沟槽被限定于所述半导体衬底的所述顶部表面之中。所述沟槽的上部沟槽部分被填以一绝缘材料。所述沟道包括一山脊状的一类鳍状部分，且所述山脊具有一顶侧以及两个侧向侧边，在其剖面中垂直于一连接所述第一以及第二源极/漏极区域的线所限定的一方向。所述栅极电极包围所述沟道的所述顶侧以及所述两个侧向侧边。

Description

晶体管及存储单元阵列

技术领域

本发明涉及一种晶体管以及一种包括该晶体管的存储单元阵列，以及一种制造该存储单元阵列的方法。

背景技术

典型地，存储单元包括一储存元件，以用于储存代表欲储存的信息的一电荷，以及一连接至该储存元件的存取晶体管，且特别地是，在一动态随机存取内存(Dynamic Random Access Memory，DRAM)之中，该储存元件被实施为一储存电容器。该存取晶体管包括第一以及第二源极/漏极区域，一连接该第一以及该第二源极/漏极区域的沟道，以及一控制该第一以及该第二源极/漏极区域之间的电流流动的栅极电极，通常，该晶体管至少会部分地形成在半导体衬底中，该栅极电极会形成为一字线的部分，并且，会通过一栅极介电质而与该沟道形成电绝缘。通过该相对应字线而寻址该存取晶体管，该储存在该储存电容器之中的信息会被读出，且特别地是，该信息会经由一位线接触而被读出至一相对应的位线。

在目前所使用的DRAM存储单元之中，该储存电容器加以实施为一沟渠电容器(或者称为沟槽式电容器)，其中，两个电容器电极设置于一以垂直于一衬底的表面的方向而延伸进入该衬底的沟渠之中。另外，根据该DRAM存储单元的一另一种实施，该电荷被储存在一形成于该衬底的该表面之上的堆叠电容器之中。

通常，需要一这样的DRAM存储单元阵列，其包括一较高的组装密度，以及可以通过一具有低复杂度以及一高产率的简单、坚实工艺而加以产生，且同时其同样需要获得该存取晶体管的最佳特征。

因此，需要一改进的晶体管以及一制造该晶体管的方法，此外，也需要一改进的存储单元阵列以及一形成该存储单元阵列的改进方法。

发明内容

正如在此所叙述，一形成在一具有一顶部表面的半导体衬底之中的晶体管包括，第一以及第二源极/漏极区域，一连接该第一以及第二源极/漏极区域的沟道，一用以控制在该沟道中流动的一电流的栅极电极，其中，该栅极电极设置于一栅极沟槽之中，且该栅极沟槽被限定于该半导体衬底的该顶部表面之中，并包括一上部和下部沟槽部分，且其中，该栅极电极被设置于该下部沟槽部分之中，而该沟槽的上部沟槽部分则是会被填以一绝缘材料，以及其中，该沟道包括一类鳍状部分，其中沟道具有一山脊的形状，且该山脊具有一顶侧以及剖面与一第一方向交叉的两个侧向侧边，且该第一方向是通过一连接该第一以及第二源极/漏极区域的线而加以限定，其中，该栅极电极包围该沟道的该顶侧以及该两个侧向侧边。

此外，一存储单元阵列包括多个存储单元，且每一个这些存储单元包括一储存元件以及一存取晶体管，沿着一位线方向延伸的位线，沿着一第二方向延伸的字线，而该第二方向与该第一方向交叉，一半导体衬底，且这些存取晶体管形成于该半导体衬底之中，这些存取晶体管将相对应的储存元件电耦接至相对应的位线，这些存取晶体管是通过这些字线而加以寻址，这些存取晶体管包括设置为相邻于该衬底表面的掺杂部分，一沟道区域会连接这些掺杂部分，其中，这些字线的每一个字线的一顶部表面被设置为低于该半导体衬底的顶部表面，以及其中，该沟道区域包括一类鳍状部分，其中该沟道区域具有一山脊的形状，而该山脊包括一顶侧以及在剖面中沿着这些字线中的相对应一条字线的两个侧向侧边，其中，该字线的一部分包围该沟道区域的顶侧以及两个侧向侧边。

此外，一种形成一晶体管的方法，包括下列步骤，提供一具有一表面的半导体衬底，提供延伸进入在该衬底表面之中的一栅极沟槽，提供第一以及第二源极/漏极区域，且该第一以及第二源极/漏极区域相邻于该衬底表面，提供一栅极传导材料，使该栅极传导材料的一顶部表面设置为低于该半导体衬底的该顶部表面，从而限定一栅极电极，以及以一绝缘材料填满该沟槽的上部，其中，提供该栅极沟槽的步骤包括限定盘状部分，以使得连接该第一以及第二源极/漏极区域的一沟道部分的三侧会被该栅极电极所包围。

另外，一种形成一存储单元阵列的方法，包括下列步骤：提供一具有一顶部表面的半导体衬底；在该半导体衬底之中提供多个隔离沟渠，从而限定多个有源区域，而这些有源区域的每一个由隔离沟渠界定；在这些隔离沟渠的每一个之中提供一绝缘材料；通过提供第一以及第二源极/漏极区域、形成设置于该第一以及该第二源极/漏极区域之间的一沟道、以及提供一栅极电极以控制该第一以及第二源极/漏极区域之间的一电流流动而在这些有源区域之中提供晶体管；提供储存元件；提供在一第一方向延伸的字线，且这些字线连接至这些栅极电极；以及提供在一第二方向延伸的位线，且该第一方向会与该第二方向交叉，其中，提供这些栅极电极的其中一个栅极电极的步骤包括：在这些有源区域的其中一个有源区域中形成一栅极沟槽，且该栅极沟槽包括一下沟槽部以及一上沟槽部；在这些隔离沟槽之中在一相邻该栅极沟槽的位置处限定口袋；利用一传导材料填满这些口袋以及这些下沟槽部，以形成该栅极电极；以及利用一绝缘材料填满这些上沟槽部。

此外，一形成在一具有一顶部表面的半导体衬底之中的晶体管包括：第一以及第二掺杂区域，且该第一以及第二掺杂区域相邻于该顶部表面；一连接该第一以及第二掺杂区域的沟道；用以控制在该沟道中流动的一电流的装置，其中，该用以控制该电流的装置被设置在一沟槽之中，且该沟槽被限定于该半导体衬底的该顶部表面之中；以及用以侧向限制该沟道的装置，以使该沟道在剖面中与一连接该第一以及第二掺杂区域的线交叉，且该控制一电流的装置的部分被设置于该用于侧向限制该沟道的装置之中，其中，该用以控制该电流的装置的一顶部表面被设置为低于该半导体衬底的该顶部表面。

所附的附图被包含而提供对于本发明的一更进一步了解，并且，加以并入其中且构成此说明书的一部分，这些附图是举例说明本发明的实施例，并与说明书一起用以解释本发明的原则，本发明的其它实施例以及本发明许多预期中的优点将可以通过参考接下来的详细叙述有更好的了解、以及更快速的认识，这些附图的组件并非必然符合彼此之间的比例，且相似的数字代表相对应的相似部件。

附图说明

图1A至图1F：其显示根据本发明的实施例的各种剖面图；

图1G：其显示一晶体管阵列的一示范性平面图；

图2至图17：其显示根据本发明的一种制造一晶体管的方法的一实施例；

图18：其显示根据本发明的该存储单元阵列的一示范性布局设计；

图19：其显示根据本发明的一示范性实施例，该包括一晶体管的存储单元阵列的另一示范性布局设计；以及

图20：其显示根据本发明的一示范性实施例，代表一包括一晶体管的存储单元阵列的示意电路。

具体实施方式

在接下来的详细叙述之中，是以形成为本案的一部份且通过本发明可以实施的举例说明特定实施例而加以举例说明的所附附图做为参考，就此点而言，方向性用词，例如，“上方”、“下方”、“前方”、“后方”、“居前的”、“居后的”等，是加以使用为以所叙述的附图的方向做为参考，既然本发明的实施例的构件可以被设置为数种不同的方向，该方向性用词就仅是用以举例说明之用，而并非用以限制，且应该要了解的是，在不脱离本发明的范畴的情形下，其它的实施例同样可以加以使用，以及也可以做出结构或逻辑上的改变，因此，接下来的详细叙述并非用以限制本发明，且本发明的范围是通过所附的申请专利范围而加以限定。

在接下来的叙述之中，将会显示晶体管的各种附图，而正如已经清楚了解的一样，在图1A、图1C、以及图1E中的剖面图可以任意地与在图1B、图1D、以及图1F之中的剖面图相结合，且反之亦然。

图1A显示根据本发明之一示范性实施例的一晶体管的一剖面图，而图1A显示的是从图1G中所显示的示范性布局设计所获得的I与I之间的剖面图。图1A的该剖面图的方向是垂直于字线，并且沿着平行于一连接该第一以及该第二源极/漏极区域51，52的线的方向。

在图1A中所举例说明的该存取晶体管61包括第一以及第二源极/漏极区域51，52。例如该第二源极/漏极区域52可以包括一重掺杂部分52b以及一轻掺杂部分52a。同样地，该第一源极/漏极区域51可以包括一轻掺杂部分以及一重掺杂部分，然而，其亦有可能是，该两个源极/漏极区域并未彼此对称，例如该第一源极/漏极区域51可以完全地实施为重掺杂部分。正如接下来所显示，该第一源极/漏极区域51连接至一相对应的位线，而该第二源极/漏极区域52连接至一储存电容器的该储存电极，其中，该第一以及该第二源极/漏极区域51，52设置为相邻于一半导体衬底1，举例而言一轻p掺杂硅衬底的表面10。该第一以及第二源极/漏极区域被实施为n掺杂部分，该栅极电极27形成在该半导体衬底表面10中所形成的一栅极沟槽(gate groove)25之中。特别是该栅极电极27是通过一栅极绝缘层21而与该衬底1电性绝缘，其中，该栅极电极27控制该第一以及该第二源极/漏极区域51，52之间的一电流流动。该沟道53形成在该第一以及该第二源极/漏极区域之间，该栅极沟槽25填满一传导物质22。特别是该栅极电极27的该传导物质22的表面设置为低于该衬底表面10，因此一绝缘层23设置于该栅极电极27的上方，以填满该栅极沟槽25。通常，在一存储单元之中，这些栅极电极27形成为以垂直于附图绘制平面的方向而进行延伸的一相对应字线2的一部分，因此，在图1A所显示的该包括该晶体管的存储单元阵列之中，该字线2完全地被埋藏起来，亦即，该字线2的表面221被设置为低于该衬底表面10，且伴随着一绝缘材料设置于该字线的上方。特别是该绝缘层23的表面与该衬底表面10有同样的高度，例如该字线2可以是由一传导材料所加以制成，例如，金属，特别是氮化钛、钨、或是其它在此领域中常使用的金属。

位于附图的举例说明平面之前以及之后的一平面上，设置该栅极电极27的盘状部分26(plate-like portions)，特别是这些盘状部分可以延伸一预定的深度d并且它们可以侧向地延伸一预定的宽度w。特别是该宽度w是由该栅极电极的该传导层的底部开始测量，以及该宽度是由形成该栅极电极27的部分的该导电层22的侧边开始测量。在图1A所显示的实施例之中，该宽度w对应于该深度d，亦即，无论该沟道的方向为何，该沟道被这些盘状部分包围至相同的范围。

图1B显示根据本发明的一实施例的晶体管的一剖面图，此剖面图是取例如图1G所示的II以及II之间的剖面。在图1B中所显示的该剖面图与图1A中所显示的该剖面图相交。在使用如在图1G中所显示的该个布局设计时，图1B的剖面图垂直于图1A的剖面图，因此，图1B的该剖面图平行于一字线2的方向。在图1B中，一有源区域4(图1G)会侧向地由隔离沟渠5限定，其中，这些隔离沟渠5填满一种或多种的绝缘材料，例如该隔离沟渠5可以填满氧化硅，而正如所示，该沟道53会以垂直于附图平面的方向进行延伸，且该晶体管的该沟道53的三个面会由该栅极电极27包围。

该沟道具有一山脊的形状，其中，该山脊包括一顶边48以及两个侧边49a，49b。正如已经清楚了解的，该顶边48以及该两个侧边49a，49b并没有必要加以实施为以一限定角度相互交叉的笔直平面，该顶边48以及该二侧边49a，49b也可以加以实施为弯曲的平面，正如在图1H中所显示的一样。在该例子中，该词“顶边”是表示该山脊的上方部分，而该词“侧边”是表示该山脊的侧向部分。

正如先前所提到的，该栅极电极27通过该栅极介电质21而与该沟道产生绝缘。此外，正如可由图1B中看出，该栅极电极27形成为一字线2的部分，一绝缘层23被设置于该字线2的上方。另外，还可以由图1B中看出，这些盘状部分26被设置为会侧向相邻于该沟道53。

图1C显示一晶体管61的一又一剖面图。显示于图1C中的晶体管相当相似于在图1A中所显示的该晶体管。但是正如可以获得，这些盘状部分被限定为它们向下延伸，然而，它们并不会侧向地延伸，因此，该深度d可以具有相似于图1A中的数值d的数值，而该宽度w几乎或大体上为零。

图1D显示该晶体管介于II以及II之间的一再一示范性剖面图，正如可以看出，该有源区域4在一沟道部分53之中变薄，例如该具有一鳍的形状的有源区域4可以通过在限定这些盘状部分之后执行蚀刻硅衬底材料的一更进一步的蚀刻步骤而加以变薄，正如之后会加以解释的。在一变薄的鳍的例子中，该晶体管的特征则是会获得改进，例如该晶体管可以变得完全地耗尽，因此，就可以获得一较陡的斜率。

图1E显示介于I以及I之间的晶体管61的一另一剖面图。正如可见，该宽度w小于该深度d，而这些盘状部分的特定形状则是可以通过在限定这些盘状部分时选择特殊的蚀刻条件而加以实行，该晶体管的其余部分则分别类似于在图1A以及图1C中所显示的这些晶体管。

图1F显示根据本发明的一再一实施例，介于II以及II之间的该衬底的一剖面图。在图1F中所显示的实施例之中，这些隔离沟渠5会被首先填充一保角衬层(conformal liner layer)55，接着填充一氧化硅层54。例如该衬层55的材料可以加以选择，以使得其能够相对该氧化硅层54具有选择性蚀刻能力。因此，该栅极电极27的这些盘状部分26可以通过相对该氧化硅层54而具有选择性的该衬层55的蚀刻步骤而加以限定。因此，这些盘状部分26仅会被限定为位于紧邻于该沟道区域53的一位置，然后，这些隔离沟渠5的剩余上部被填充一绝缘材料。结果是，这些盘状部分26以及因此这些字线2几乎不会延伸进入位于附图的举例说明平面之前以及之后的一平面，所以，耦接电容以及介于相邻字线之间的串音降低。正如已经清楚了解的，在图1F中所显示的这些盘状部分的特殊配置亦可以通过不同的制造工艺而加以获得。

正如将会由图1A至图1F获得证实，该字线会延伸通过该晶体管结构，因而使得该字线相邻于该源极/漏极区域的部分(亦即，在该源极/漏极区域下方以及之间交叉的部分)被使用作为该晶体管的该栅极电极。然而，该字线的该栅极电极部分却具有比该字线在两个方向上紧邻于该栅极电极部分的部分更为窄的横向剖面。更明确地是，该字线的该栅极电极部分比该字线的这些紧邻部分在宽度上更窄、或是在深度上更浅(或两者皆是)，从而使得延伸进入相邻于该字线的该栅极电极部分的区域的该衬底的部分都会被该字线的这些较宽/较深部分在每一侧所包围。通常，该衬底受到包围的此部分会具有一半环形的形状(semi-annular shape)(例如，有点类似一半的环形线圈(semi-toroid)，虽然不一定要是圆的)，并且，会被作为该沟道区域。正如本文中所使用的，该词“半环形(semi-annular)”代表任何部分类环形状，并非被限制为圆的形状(例如，该词可以包含类方形的环形形状)，并且，也并非被限制为就是一环形结构的一半，而是可以为一环形结构的任何部分，而同样的，正如本文中所使用的，这些词半环形线圈、或是半环形线圈(semi-toroidal)并非要被限制为完全的圆、或是具有一圆形的剖面，其同样可以包括例如类方形的部分甜甜图形状。

该字线的较小剖面栅极电极部分以及紧邻的较大剖面部分整体被使用作为该晶体管的该栅极电极，并且，会基本上围绕该半环形沟道区域的三侧。更具体地，该字线的该栅极电极部分沿着该沟道区域的顶部、或上部表面而延伸，并且，该字线的该两个相邻部分分别地会沿着该沟道区域的两个侧向侧边而进行延伸。

图1G显示一包括晶体管的存储单元阵列的示范性布局设计，正如之前已经叙述的一样。正如可以看见，多个有源区域4形成于一半导体衬底之中，更具体地说，这些有源区域4是通过形成填以一绝缘材料的隔离沟渠5而加以限定。正如可见，有源区域线具有多个区段，而两个晶体管61，62则是被配置于一个有源区域区段之中，以及两个相邻的晶体管61，62会分享一个共同的位线接触。在图1G所显示该配置之中，这些有源区域的这些区段被配置为棋盘的图案，因此，相邻列的有源区域的这些区段以交错的方式而被设置，然而，正如本领域技术人员所熟知，本发明的这些晶体管以及该存储单元阵列乃可以加以实施为任何适合的布局设计，例如之后会以图18、或图19做为参考而举例说明的布局设计同样也可以加以执行。

优选的是，本发明可以应用于包括一可设置于该衬底表面之上、或之下的储存电容器的DRAM存储单元，然而，本发明并未被限制于DRAM存储单元，且特别地是，该存储单元阵列可以包括任何种类的储存元件，例如这些储存元件可以是一可切换电阻，以进而执行CBRAM(conducting bridge random access memory，传导桥接随机存取内存)、PCRAM(phase-changing random accessmemory，相变随机存取内存)、或是其它，同样地，该存储单元阵列可以包括FeRAM(ferroelectric random access memory，铁电随机存取内存)、或MRAM(magnetoresistive random access memory，磁性随机存取内存)存储单元。

图2至图17举例说明一制造包括分别在图1A至图1F中所显示的这些晶体管的任一晶体管的一存储单元阵列的方法。

接下来的剖面图是分别取自I与I之间以及II与II之间，正如可以从例如图9C中看见的一样。更具体地说，取自I以及I之间的剖面是沿着有源区域4的一较长侧剖取的，因此，交叉于两条字线2以及一所谓的隔离栅极线3，其功能将会于之后进行说明。此外，II以及II之间的剖面则是沿着一字线剖取的，因此，会交叉于一第一隔离沟渠5、一有源区域线4、以及一第二绝缘沟渠5。

执行本发明的该方法的起始点是显示于图2A的该结构，在图2A之中，左手边显示取自I以及I之间、沿着一有源区域的一较长侧的一剖面图，反之，图2A的右手边则是显示取自图2B所显示的该存储单元阵列的平面图中的II以及II之间、形成一字线位置处、垂直于这些位线8的一剖面图。

为了获得在图2A中所显示的该结构，在一半导体衬底1例如一硅衬底特别是一p掺杂硅衬底的该表面10之上，首先，沉积由二氧化硅所制成的一衬垫氧化层(pad)(未显示)。之后，可选择地，首先，这些井部分(well portions)以及接着优选地是设置于该源极/漏极部分下方的LDD(Lightly Doped Drain，轻掺杂漏极)部分以及可选择地一用以限定该第一以及第二源极/漏极区域的掺杂区域50，通过离子注入而加以形成。之后，一衬垫氮化硅层(未显示)则是会通过一般熟知的方法而进行沉积，其中，该衬垫氮化硅层11以及先前沉积的该衬垫氧化层是用以作为一硬掩膜层堆叠，而正如所知，该硬掩膜层堆叠可以包括一层或多层，因此，在此所使用的该词“硬掩膜层堆叠”包括一层或多层。所以，特别地是，该硬掩膜层堆叠包括不同于欲进行图案化的该层的至少一层，而特别地是，如果该硬掩膜层堆叠仅包括一层时，则此层乃必须是不同于待图案化的材料。

接着，这些有源区域位置是通过图案化隔离沟渠5而光刻地加以限定，正如在现有技术中所熟知的那样。通常，该隔离沟渠5会具有一大约250nm的深度，以及一1F的距离，因此，限定出具有一宽度大约1F的有源区域，正如可以自取自II以及II间的剖面图所看出的一样，而这些有源区域4则是可以被形成为连续的线、或是成为线的区段，正如已经以图1G做为参考而加以解释的一样。此外，正如之后将会使用的一样，F是表示根据所使用技术的最小间距(pitch)，例如需要90nm、60nm、50nm、40nm甚至更小的最小间距。

在蚀刻完这些隔离沟渠5之后，可选择地，一氧化步骤会加以执行，以氧化这些有源区域的侧壁，之后，一衬层55则是会沉积在这些隔离沟渠5的这些侧壁之上，特别地是，该衬层是保角地(conformally)进行沉积，并且是由一绝缘材料所制成。此外，优选地是，该衬层是由可相对于该衬底材料以及该氧化硅层54而具有选择性蚀刻能力的一材料所加以制成，而该衬层55的材料的例子则包括氮化硅或是任何其它适合的氧化物、或是半导体化合物。之后，一氧化硅层54加以沉积，最后，这些隔离沟渠会完全地被一隔离材料所填满，然后，进行一平面化步骤。

在限定完这些隔离沟渠5之后，该衬垫氮化物层被剥除，并且，例如离子注入可以加以执行。特别是通过这些离子注入步骤，该整个衬底表面会被注入离子，以藉此可选择性地限定这些井部分。此外，因此，可选择性地，可形成为该第一以及该第二源极/漏极部分的该掺杂部分50加以限定。图2A是显示该获得结构的一剖面图，正如可见，介于I以及I之间，一掺杂部分50相邻于该衬底表面沉积。而正如已经清楚了解的，该掺杂部分50的深度，正如在图2A中所举例说明者，并不一定要与附图中的其它部分一样等齐(scalewith)，因此，该掺杂部分50同样可以延伸进入一不同的深度。此外，介于II以及II之间，设置隔离沟渠5，而在两个隔离沟渠5之间，则是会限定出一有源区域4，其中，这些隔离沟渠填满一氮化硅衬层55以及一氧化硅层54。

图2B显示该所获得的结构的一平面图。正如在图2B中所绘制的，这些有源区域4可以被形成为连续的有源区域线，而相邻于这些有源区域线4，提供有氮化硅衬层55。此外，相邻的有源区域4是通过这些隔离沟渠5而加以隔离。

在接下来的步骤之中，用以形成这些字线以及这些隔离栅极线的这些栅极沟槽25利用光刻而加以限定。为此目的，首先，例如一由多晶硅、或碳所制成的、或是包括多于一层的硬掩膜层12被沉积为一大约700nm的厚度。之后，利用一具有一条状图案的掩膜，于该硬掩膜层之中光刻地限定以及蚀刻出开口13，其中，这些开口13的宽度小于F，而所获得的结构则是显示于图3之中。

之后，一蚀刻步骤加以执行，以在该半导体衬底1之中限定栅极沟槽25，而此蚀刻步骤则可以是非选择性的，因此，在介于II以及II之间的该剖面图之中，这些隔离沟渠5的材料也会被蚀刻。图4A显示在通过一非选择性蚀刻步骤而蚀刻在该半导体衬底中的这些栅极沟槽25后，该所获得的结构的剖面图。正如可见，在这些隔离沟渠5之中的材料以相同于该衬底材料的速率进行蚀刻，因此，在每一个这些栅极沟槽25之中，产生一平面表面。然而，此蚀刻步骤也同样可以具有轻微的选择性，而以一高于该衬底材料1的速率对该氮化硅层50进行蚀刻。因此，可以获得在图4B中所显示的结构。正如可见，在该隔离沟渠5的部分中，该氮化硅材料55会产生凹陷，因此，相邻于该有源区域4的袋区(pockets)加以形成。再者，图5A显示在一非选择性蚀刻步骤后该结构的一剖面图，而在此例子中，这些隔离沟渠5则是仅由一种绝缘材料例如氧化硅所填满。

例如这些沟槽25可以具有一0.5至0.7F的宽度，接着执行一等向性蚀刻步骤，例如一湿蚀刻步骤或是一干蚀刻步骤，特别是一所谓的CDE(Chemical Downstream Etching，化学下游蚀刻)，以进而蚀刻硅以及二氧化硅。藉此，这些栅极沟槽25变宽。此外，通过此等向性蚀刻步骤，这些栅极沟槽25位在底部表面的拐角也同样地会变圆。而图5B则是显示所获得的结构的一剖面图，其中，这些栅极沟槽的这些拐角加以变圆，以避免在这些部分的一非一致性电场(non-uniform electrical field)。

之后，在这些隔离沟渠5之中的该材料更进一步地进行凹陷，进而形成该鳍状FET(fin-FET)，其中，该沟道在其这些侧边处被该栅极电极所包围。而可选择地是，此步骤可以被省略。这种情况特别地发生在先前的蚀刻步骤具有轻微选择性的情况下。例如如果在这些隔离沟渠5之中的该材料是以一较该硅衬底材料较高的蚀刻速率而进行蚀刻时，该有源区域突出于这些隔离沟渠的该绝缘材料，正如例如在图4B以及图6A中所显示的一样。此外，一用于蚀刻在这些隔离沟渠之中的该绝缘材料的额外蚀刻步骤会加以执行，例如此可以通过相对于硅衬底材料而具有选择性、或是轻微选择性地蚀刻该二氧化硅材料而加以完成，该所获得的结构则是显示于图6A之中，正如可见，该有源区域部分4会突出于这些隔离沟渠5。而在一氮化硅衬层的例子中，正如已经以图4A做为参考而加以解释的一样，一蚀刻步骤乃可以加以执行，以相对于硅以及二氧化硅具有选择性地蚀刻氮化硅。如此的结果是，该氮化硅衬层55会在直接相邻于该有源区域4的位置产生凹陷，而该隔离沟渠5的剩余部分则是不会产生凹陷。所获得的结构显示图6B之中，正如可见，现在，该有源区域5突出于位在这些隔离沟渠5之中的该相邻氮化硅材料55。

图7分别显示该栅极电极以及这些盘状部分的不同轮廓，而此则是可以通过使用不同的蚀刻条件而加以获得。例如图7A显示这些口袋不会侧向延伸超过该栅极电极27的宽度，亦即超过该已蚀刻栅极沟槽25的宽度的情形。例如此可以通过一非等向性蚀刻步骤而加以完成。

此外，图7B显示这些盘状部分超过该栅极沟槽的宽度而侧向延伸宽度w，并自该栅极沟槽底侧向下延伸深度d，例如d可以相等于、或大约相等于w。例如在图7B中所显示的轮廓乃可以通过一等向性蚀刻步骤而加以获得。此外，可以使用两个蚀刻步骤的结合，以获得在图7C中所显示的轮廓。正如可见，这些盘状部分26侧向地延伸宽度w以及于深度方向延伸深度d，不过，d＞w。例如该蚀刻方法可以包括两个或多个步骤，包括尤其是等向性以及非等向性蚀刻步骤。此外，其有可能蚀刻这些盘状部分的深度，之后，该已蚀刻轮廓加以测量，并且，接下来的这些蚀刻步骤的这些蚀刻参数进行调整，以达到一预期的轮廓。

可选择地，在限定完这些盘状部分之后，一等向性蚀刻可以加以执行，以薄化该有源区域4，特别地是，在此蚀刻步骤期间，该有源区域4侧向地被蚀刻，以减少其直径。

接下来，可选择地，一牺牲氧化步骤以及接续用以移除该牺牲氧化层的剥除步骤加以执行。之后，一用以成长一栅极氧化物的热氧化步骤加以执行，该栅极氧化物21加以形成于随后这些字线会形成于其中的该两个沟槽25(介于以及I之间的剖面图)之中，反之，在随后一隔离栅极线3会形成于其中的右手边这些沟槽25之中，一具有与该栅极氧化物21相同厚度的栅极介电质31加以形成，之后，一金属层沉积于这些栅极沟槽25之中。而该所使用的金属的例子则是包括TiN(氮化钛)以及W(钨)，然而，任何其它适合的金属传导材料都可以使用。之后，该金属层产生凹陷，以分别形成高传导性层22以及32，而在介于II以及II之间的剖面图之中，该包括该栅极氧化层21/31以及该高传导性层22/32的堆叠则是会加以沉积，所获得的结构显示于图8A之中。

图8B显示这些隔离沟渠5填以一氮化硅衬层以及一氧化硅层54的例子的所获得的结构的一剖面图，正如可见，该栅极电极27的盘状部分在该沟道的三侧包围该沟道。而在图8B中所显示的介于II以及II之间的剖面图中，这些盘状部分26的宽度是通过该衬层55的厚度来决定的。

在接下来的步骤之中，一氧化硅层23以及33通过一般所熟知的方法而加以沉积，进而填满这些栅极沟槽的上部部分。之后，一CMP(Chemical Mechanical Polishing，化学机械研磨)步骤加以执行，以提供一平滑的表面，其所获得的结构显示于图9A以及图9B之中，例如正如可以自图9A中看出，该栅极沟槽25的该上部部分现在被填以该氧化硅层23，33，而正如在II以及II之间所显示的，该字线完全地受到该氧化硅层23/33的覆盖。相似地，在显示该氮化硅衬层55出现在这些隔离沟渠之中的例子的图9B之中，该上部栅极沟槽部分被填以该氧化硅层22，33。图9C则是显示分别在图9A以及图9B中所显示的结构的一平面示意图。正如可见，多个传导线2，3设置于一第一方向，而这些有源区域4以及这些隔离沟渠5则是在并非垂直于这些传导线2，3的方向的方向延伸。

接下来，从图9A所显示的该结构开始加以叙述如何完成这些存储单元。不过，正如对本领域技术人员而言很明显的，也是可以由在图9B中所显示的该结构开始而完成该存储单元阵列。此外，此叙述是仅作为举例说明之用，并且，正如一般所熟知，该在先前已经叙述过的晶体管可以加以实施为任何种类的DRAM存储单元阵列，因此，该DRAM存储单元阵列可以利用任何本领域技术人员所熟知的方法而加以完成，并且，特别地是，本发明并不受限于此后所叙述的特殊布局设计。

在接下来的步骤之中，这些位线接触被通过光刻限定，例如正如图10B中所显示的，使用一具有宽度为2F的条状的带开口的阻挡掩膜411。为此，首先，一光阻层施加于该存储单元阵列的表面，并且，其利用该条状掩膜而进行光刻图案化。

在接下来的步骤之中，为了打开这些位线接触部分(sections)，该硬掩膜层12加以蚀刻，例如通过在已暴露的部分中进行干蚀刻。之后，一额外的离子注入步骤会加以执行，以更进一步地增加该第一源极/漏极区域51的掺杂浓度。该所获得的结构则是显示于图10A之中，正如可见，位在预定的位置处的该硬掩膜层12被移除。此外，该第一源极/漏极区域51现在包括一轻掺杂区域57以及一重掺杂区域56。

之后，一具有大约20至30nm的厚度的多晶硅层7，可选择性地，一薄阻障层74，一具有大约40nm的厚度的高传导性层，例如，一钨层71，一氮化硅层72，以及一氧化硅层73加以沉积于该所获得的表面之上。该阻障层74例如可以由Ti(钛)、TiN(氮化钛)、或WN(氮化钨)所制成，可以避免该多晶硅层7与某些种类的高传导性层产生相互作用。此外，该阻障层降低位在多晶硅以及该高传导性层之间的界面电阻。之后，该存储单元阵列的这些位线进行光刻图案化，而为了这个目的，首先，一光阻层会被施加于该已沉积层堆叠之上，并且，之后，其利用一具有一条状图案的适当掩膜而进行曝光，然后，该光阻进行显影，接着，一蚀刻步骤会加以执行，以提供在图11A中所显示的该位线8。现在，正如可见，一位线堆叠与该第一源极/漏极区域51的该已暴露表面相接触。左手边的部分显示的是介于I与I之间以及介于II与II之间之该位线堆叠的剖面图。应该要注意的是，该介于II以及II之间的剖面图是以垂直于该位线8的方向而加以取得，而该介于I以及I之间的剖面图则是沿着一有源区域线以及因此相对于该位线8倾斜而加以取得的。因此，该位线8在II以及II之间的宽度比I以及I之间的宽度更小。

图11B显示该结果存储单元阵列的一平面图，正如可由图11B中所看出，这些传导线2、3(该位线2作为代表)被配置为一第一方向，而这些位线8则是会被配置于一第二方向，其中，该第一方向垂直于该第二方向，并且，在这些位线的下方，有源区域线被配置为与这些位线以一倾斜角交叉，而在这些有源区域线以及这些位线的交叉点处则是会形成位接触41。

之后，一薄氧化硅层73(图12)加以沉积以作为一保角层，并且非等向性地加以蚀刻以形成一氧化硅间隙壁75，其中，该位线的该氧化硅间隙壁会在该位线以及将于之后的步骤中形成的节点接触之间提供一电绝缘。该间隙壁的厚度越薄，则位线以及节点接触之间的重迭能力就越大。在接下来的步骤之中，该硬掩膜层12通过一干蚀刻步骤而加以蚀刻，以移除所有的这些已暴露硬掩膜层部分。其所获得的结构显示于图13之中。

之后，可选择地，一注入步骤加以执行，以降低该第二源极/漏极区域52，52’以及该待形成之电容器接触之间的该接触电阻。然后，一多晶硅层43加以沉积，并且，该所获得的表面通过执行一CMP步骤而进行平面化。该所获得的结构显示于图14之中。

在接下来的步骤之中，可选择地，一硬掩膜层(未显示)被沉积，以限定连接该第二源极/漏极区域以及该将于随后形成的储存电容器的该储存电极的节点接触。之后，该电容器接触通过利用一具有一条状图案的掩膜而进行光刻限定。更具体而言，通过使用一具有条状图案的掩膜，铺设于该隔离栅极线3的该绝缘层33上方的隔离沟槽44加以限定，以使得该隔离栅极线3的相邻电容器接触42可以彼此电绝缘。其所获得的结构显示于图15之中。

在接下来的步骤之中，一隔离材料例如旋涂玻璃(spin-on-glass)进行沉积，以填满该隔离沟槽44，并且执行一CMP步骤，以提供一平滑表面，之后，一氮化硅层45会加以沉积，以提供该所获得的存储单元阵列的一电绝缘。其所获得的结构显示于图16A之中。

图16B显示在限定这些节点接触以及执行该CMP步骤之后以及在沉积该氮化硅层45之前的所获得的存储单元的一平面图。正如可以由图16B中看出，这些节点接触位于栅极绝缘线以及相邻位线8间的字线之间的所有部分处。在图17B之中，示出了这些储存电容器63的一可能的布局设计，不过，这些储存电容器63乃可以沿着该字线的方向而移动0.5F，特别地是，以获得这些储存电容器的一棋盘配置。

在接下来的步骤之中，执行通常用以完成该存储单元器件的步骤，其中，特别地是，该堆叠电容器是通过提供一第一电容器电极631、一电容器介电质632、以及该第二电容器电极633而加以限定，并且，这些用于接触外围部分的接触会加以提供，以及这些剩余的金属层亦会加以提供。

图17A显示在限定一示范性储存电容器63之后，该存储单元阵列的一剖面图。

根据本实施例，该储存电容器63加以实施为一堆叠电容器，不过，对于本领域技术人员而言很明显的，任何适合于储存一信息的储存元件都可以加以使用，以取代在图17A中所显示的该堆叠电容器，且特别地是，可以使用沉积在该半导体衬底的表面10上方的替代性储存元件，其中，该储存电容器63包括一第一电容器电极631、一电容器介电质632以及一第二电容器电极633，其可以利用图17A中所显示的方式而进行配置，特别地是，该储存电容器的高度总计为大约1至3μm，其中，该用词“高度”表示该第一电容器电极631的最顶部部分至这些第一电容器631的最低部分的距离，正如于图17A所绘制的剖面图中所见。

该第一电容器电极在平行于该衬底表面的一平面中的剖面可以为任意的，特别地是，此剖面可以具有一椭圆形、圆形、或是几近矩形的形状。此外，该电容器63是通过一般已知的方法而加以形成，以及这些用以构成该第一以及该第二电容器电极631，633以及该电容器介电质632的这些材料可以是在现有技术中所常用的该些材料。

图17B显示该所获得存储单元阵列的一平面图。正如所见，储存电容器63是以一般方式而进行配置，以与这些节点接触连接。根据本发明的一另一实施例，这些储存电容器63则是会以一不同方式进行配置，例如以形成一棋盘图案。特别是邻近的存储单元列的这些储存电容器63可以在一垂直方向中被移动0.75F。

在图17A中所显示的该实施例之中，一第一以及一第二存取晶体管61，62被设置为彼此相邻。其中，该第一存取晶体管61包括一第一源极/漏极区域51以及一第二源极/漏极区域52，该两者例如都加以实施为n掺杂部分。此外，该沟道53、或沟道区域被形成为位于该第一以及该第二源极/漏极区域51，52之间的p掺杂衬底部分，并且该沟道的传导性是受到施加一适当电压至该字线2而加以控制。此外，该字线2包括一栅极介电质21，以用于使该字线2与该沟道53绝缘，且更会额外地包括一高传导性层22，例如，一金属层。特别地是，该金属层可以是由氮化钛、钨、其结合、或是其它在现有技术中常使用的金属加以制成。

不过，任何其它适合的传导材料，例如，多晶硅，也同样可以使用。一绝缘层23可以设置于该高传导性层22的上方，以使该字线与该衬底产生电绝缘。另外，同样地，该第二存取晶体管62包括一第一以及一第二源极/漏极区域51，52’，以及一介于该第一以及该第二源极/漏极区域之间为p掺杂部分的衬底中的沟道53，其中，该沟道53的该传导性是通过该具有一与该第一存取晶体管的该字线相同的构造的字线2而加以控制。

在该第二源极/漏极区域52’的右手边部分上，设置一隔离栅极线3。其中，该隔离栅极线3包括一栅极介电质31以及一高传导性层32。此外，一绝缘层33设置在该高传导性层32的上方，以完成与该衬底以及特别是这些相邻第二源极/漏极区域52，52’的电绝缘。通常，一适当电压被施加至该隔离栅极线3，以避免一电流在设置于该第二存取晶体管62的右手边上的该存取晶体管的该第二源极/漏极区域52’以及该第二源极/漏极区域52之间流动。因此，该隔离栅极线3是作用为一用于使邻近的晶体管彼此隔离的隔离装置。

不过，任何其它的隔离装置，例如一填以一绝缘材料的隔离沟槽亦同样可以被用以使相邻的存储单元彼此产生电绝缘。

一节点接触42连接这些第二源极/漏极区域52，52’与该储存电容器63的该储存电极。此外，该两个存取晶体管62，62’具有一共同位线接触41。

这些位线2以及隔离栅极线3被实施为埋藏字线(buried wordlines)，更具体而言，该字线2以及该隔离栅极线3的该传导部分的这些顶部表面被设置为低于该衬底表面10。正如在图17A中所显示的，这些第二源极/漏极区域52，52’延伸一大约相等于该绝缘层23的深度的深度，因此，这些第二源极/漏极区域52，52’的将于之后被连接至该储存电容器的该重掺杂部分受到此绝缘层23的保护而自栅极电极遮蔽。换句话说，通过提供一具有一字线设置于其中的栅极沟槽，该栅极电极与该第二源极/漏极区域的该重掺杂部分之间的距离可以获得增加。此外，通过额外地提供一绝缘层，该栅极电极可以非常有效率地与这些源极/漏极区域隔绝。如此结果是，位在该节点接合处即该待连接至该储存电容器的第二源极/漏极区域的电场将会被减少，因此，该存储单元的保存时间亦即一信息在该存储单元中可辨识地加以储存的时间可以被增加。

在图17A之中，该栅极沟槽在该衬底表面下方延伸一大约60至80nm的深度，该高传导性层的厚度为40至60nm，以及这些绝缘层23，33的厚度大约为60至80nm。此外，这些栅极电极27的每一个栅极电极包括盘状部分26，正如已经以图1做为参考所加以叙述的一样。根据一实施例，该绝缘层23，33部分的实施为埋藏，且该绝缘层23，33具有一突出于该衬底表面10的部分。其中，此部分大体上会突出该衬底表面10一相对于该用于图案化这些栅极沟槽25的硬掩膜的厚度的范围，并且，这些绝缘层23，33的该突出部分提供该字线、或隔离栅极线与该节点接触之间的一电绝缘。

正如可以更进一步地由图17A看出，这些栅极沟槽25延伸一较这些隔离沟渠5更小的深度，其中，这些栅极沟槽25加以形成为在其底部具有圆化的拐角。换言之，通过使用一等向性蚀刻步骤，位于这些栅极沟槽的这些侧壁与该底面的交接处的尖锐拐角被圆化。因此，一不然会发生在这些拐角的非一致电场可以加以避免。因此，该晶体管的导通电流(on-current)的一不希望的减少就可以被避免。因此，该连接第一以及第二源极/漏极区域51，52的沟道53于基本上具有一“U”形状。

在图17A中，该位线接触可以是由多晶硅所制成。而该包括该位线接触的位线则可以是由一的层堆叠加以制成，该层堆叠包括一具有一大约20至30nm的厚度的多晶硅层7、可选择地例如Ti、TiN、或WN所制成的阻障层、例如一具有大约40nm的厚度的金属层71、一氮化硅层72，以及一二氧化硅间隙壁73的层堆叠所加以制成。其中，该金属层的材料可以是任何通常使用的金属，特别是W、TiN、或一经常使用的硅化金属。

通过提供一包括一多晶硅层以及一金属层的位线堆叠，该接触电阻值乃可以显著地获得减少。

图18显示包括该存储单元阵列60以及该外围部分9的获得的存储器件的一平面图。通常，该外围部分9包括核心电路94，所述核心电路94具有列驱动器(row drivers)与读出放大器(senseamplifier)以及其它用于控制以及寻址这些个别存储单元的器件以及支持(support)95，其通常位在该核心电路的外面，在此揭示之中，属于该存储器件的该存储单元阵列外的所有部分被视为该外围部分9。

正如在图18中所显示，多个位线8沿着一水平方向而加以形成，反之，多个字线2依垂直于该第一方向的一第二方向而进行配置，此外，连续的有源区域线4被设置为分别相对于这些位线以及这些字线而具有一斜角。另外，正如可见，邻近的有源区域线4是通过填以一隔离材料如二氧化硅的隔离沟渠5而彼此分开且电绝缘。

此外，隔离栅极线3是沿着该第二方向而被设置，更具体而言，一隔离栅极线3被设置于成对的邻近字线2之间。特别是这些有源区域线4被形成为它们会自该存储单元阵列的一边缘延伸至该存储单元阵列的另一边缘。优选地是，这些有源区域线以及这些位线之间的一角度总计为10至60°，更为有利地是，一介于10至25°的角度。特别地是，该角度可以为大约18°。

正如可以自图18中看出，两个邻近的存储单元6分享一共同的位线接触41。因此，一位线接触41跟随着一位线8的两个节点接触42以及一有源区域线4的两个邻近位线接触被配置至两个不同的位线8。因此，邻近位线接触的一水平距离较佳地总计为6·F，而邻近位线接触的一垂直距离则是优选总计为2·F。如此的结果是，位在该位线8以及该有源区域线4之间的一角度尤其优选地是大约会为18°，特别是，18.43°，因为18.43°是arctan(1/3)。

正如一更进一步的改变方案，这些连续有源区域线也可以加以实施为曲折的线，以取代如图18所显示的直线。例如这些有源区域线可以包括水平的区段以及倾斜的区段，而作为一替代，这些有源区域线4也可以加以实施为，相对于这些位线8而具有两个不同角度的曲折线，且两个角度皆不为0°。正如在图18中所显示，一个有源区域线4跨越多个位线8，因此，形成与不同的位线的多个位线接触。特别地是，邻近的位线接触41与邻近的位线8相连接，且其中，每一个这些邻近位线接触41与一有源区域线4连接。

或者，二者择一地，这些有源区域线4以及这些位线同样也可以如图19所显示的方式进行配置。

然而，本发明同样能够应用于不同布局设计的存储单元，特别地是，本发明同样能够应用于这些有源区域并未形成为连续线而是形成为包括两个存储单元的片段的布局设计。

图20为描述根据本发明的一对存储单元阵列60，60’的一简化示意图，其中，这些阵列实施于一开放位线架构(open bit lineconfiguration)之中，且其每一个使用包括一晶体管61以及一电容器63的存储单元6。

这些存储单元60，60’每一个都会被耦接至位线8，8’的分别群组以及字线2，2’的分别群组，其中，位线8，8’的两个群组的每一个自这些存储阵列60，60’的每一个而加以耦接至读出放大器64，而这些读出放大器64则是包括周围电路，其一般而言是被形成在这些存储单元阵列60，60’的周围的外部。

当操作的时候，一个存储单元6，例如可以通过激活一字线2而加以选择，该字线2耦接至这些晶体管61的分别其中之一的各个栅极电极，该位线8会经由这些位接触41而加以耦接至该些晶体管61的其中之一的第一源极/漏极区域，该晶体管61会被开启，以将储存在该电容器63之中的电荷耦接至该相关的位线8，接着，该读出放大器64会感应自该电容器63耦接至该位线8的电荷。并且，该读出放大器7在不需要一电压被施加至该相对应字线2’的情况下，将该信号与一参考信号，例如，该参考电荷Qref、或是一通过感应一相对应位线8’而获得的参考信号，进行比较，放大该结果信号，以及闩锁(latches)该已放大信号适当的期间。此使得通过储存在该电容器63之中的电荷所代表的数据可以在这些存储阵列60，60’之外进行存取，并且，亦使得该电容器63能够储存代表来自该存储单元6的回至该存储单元6中的数据的电荷。

正如对本领域技术人员而言很明显的，同样可以使用一替代的阵列架构，例如，一垂直扭转的位线阵列架构、或是一折起的位线型态，这些通常均为已知的。

当本发明已经以具体实施例做为参考而进行详细叙述时，很明显的，对本领域技术人员而言，各种的改变以及修饰都可以在不脱离本发明之精神以及范畴的情形下加以完成，因此，本发明是意欲于覆盖落在所附权利要求以及其等同替换范围内的各种修饰以及变化。

参考标识

1半导体衬底            10衬底表面

12硬掩模层             13硬掩模开口

2，2’字线             21栅级电介质

22高导电性层           221高导电性层的顶部表面

222高导电性层的底表面  223高导电性层的侧向表面

23绝缘层               25栅级沟槽

26盘状部分             27栅电极

3绝缘栅级线            31栅极电介质

32高导电性层           33绝缘层

4有源区                41位线接触

411位线接触掩模开      412位线接触开口

42节点接触             43多晶硅

44隔离沟槽             45氮化硅层

46薄化的有源区部分     47鳍状部分

48顶侧                 49a，49b侧向侧边

5绝缘沟槽                50掺杂区域

50a轻掺杂区域            50b重掺杂区域

51第一源极/漏极区域      52，52’第二源极/漏极区域

52a浅掺杂区域            52b重掺杂区域

53沟道                   54氧化硅填充物

55氮化硅衬垫             56重掺杂区域

57轻掺杂区域             6存储单元

60，60’存储单元阵列     61第一存取晶体管

62第二存取晶体管         63存储电容器

631第一电容器电极        632电容器介电质

633第二电容器电极        64读取放大器

7多晶硅层                71高导电性层

72氮化硅层               73二氧化硅层

74阻障层                 75间隙壁

76多晶硅间隙壁           8，8’位线

9外围部分                94核心电路

95支持部分

Claims (26)

1.一种集成电路，包括一晶体管，其形成在一具有一顶部表面的半导体衬底之中，所述晶体管包括：

第一以及第二源极/漏极区域；

一沟道，连接所述第一以及第二源极/漏极区域；

一栅极沟槽，被限定于所述半导体衬底的所述顶部表面中，并包括一上部沟槽部分以及一下部沟槽部分；以及

一栅极电极，其设置于所述栅极沟槽的所述下部沟槽部分之中，其中，所述上部沟槽部分被填以一绝缘材料，以及其中，所述栅极电极包围一沟道的顶侧以及两个侧向侧边。

2.根据权利要求1所述的集成电路，其中，所述栅极电极包括一金属，所述金属填入所述栅极沟槽之中。

3.根据权利要求2所述的集成电路，其中，所述栅极电极包括金属。

4.根据权利要求1所述的集成电路，其中，所述第一源极/漏极区域延伸至一不同于所述第二源极/漏极区域的深度。

5.根据权利要求1所述的集成电路，其中，所述第一源极/漏极区域包括一不同于所述第二源极/漏极区域的掺杂浓度。

6.根据权利要求1所述的集成电路，其中，所述第一源极/漏极区域包括一第一掺杂部分，所述第一掺杂部分较形成所述第二源极/漏极区域的部分的一第二掺杂部分具有更高的掺杂浓度，且所述第二掺杂部分设置于与所述第一掺杂部分相同的高度。

7.根据权利要求1所述的集成电路，其中，受所述栅极电极控制的一电流所通过的所述沟道包括形成为山脊的形状的一鳍状部分，且所述山脊包括一顶侧以及在剖面中与一第一方向交叉的两个侧向侧边，其中，所述第一方向通过连接所述第一以及第二源极/漏极区域的一线而加以限定。

8.一种包括一存储单元阵列的集成电路，包括：

多个存储单元，分别包括储存元件以及存取晶体管；

在一位线方向延伸的位线；

在一第二方向延伸的字线，而所述第二方向则是与所述位线方向交叉；

一半导体衬底，这些存取晶体管形成于其中，且这些存取晶体管会将相对应的储存元件电耦接至相对应的位线，这些存取晶体管通过这些字线而加以寻址，这些存取晶体管包括设置为相邻于所述衬底表面的掺杂部分，一沟道区域将这些掺杂部分连接，其中，每一个字线的一顶部表面设置为低于所述半导体衬底的顶部表面，以及其中，所述字线的一部分包围所述沟道区域的顶侧以及两个侧向侧边。

9.根据权利要求8所述的集成电路，其中，所述沟道区域包括一类鳍状部分，其中，所述沟道区域具有一山脊的形状，且所述山脊包括一顶侧以及在剖面中沿着这些字线中的相对应一条字线的两个侧向侧边。

10.根据权利要求8所述的集成电路，其中，隔离沟渠形成在所述半导体衬底之中，从而限定有源区域，并且，这些隔离沟渠被构建为使相邻的有源区域彼此相互隔离，其中，这些存取晶体管形成于这些有源区域之中。

11.根据权利要求9所述的集成电路，其中，这些隔离沟渠在其下部填充有一绝缘材料，这些字线设置为填充这些隔离沟渠的上部。

12.根据权利要求8所述的集成电路，其中，盘状部分包围所述沟道的顶侧以及两个侧向侧边，这些盘状部分形成在相邻所述沟道区域的位置处的这些隔离沟渠之中，这些盘状部分是由一传导物质所制成且被连接至这些字线。

13.根据权利要求12所述的集成电路，其中，这些盘状部分设置在仅相邻于所述沟道的一位置，这些隔离沟渠的上部的中心部分被填以一绝缘材料。

14.根据权利要求8所述的集成电路，其中，这些储存元件包括形成在所述半导体衬底之中的储存电容器。

15.根据权利要求8所述的集成电路，其中，这些储存元件包括形成在所述半导体衬底上方的储存电容器。

16.根据权利要求8所述的集成电路，其中，这些存取晶体管的每一个存取晶体管的这些掺杂部分被使用作为所述第一以及第二源极/漏极区域，所述沟道区域形成在所述第一以及第二源极/漏极区域之间，所述存取晶体管更进一步包括一栅极电极，以控制在所述沟道之中的电流流动，所述栅极电极形成为相对应字线的一部分。

17.根据权利要求16所述的集成电路，其中，所述栅极电极设置于一栅极沟槽之中，而所述栅极沟槽延伸进入所述第一以及所述第二源极/漏极区域之间的所述衬底表面之中。

18.根据权利要求17所述的集成电路，还包括一绝缘材料，填满所述栅极沟槽的上部。

19.一种形成包括一晶体管的一集成电路的方法，包括下列步骤：

提供具有一表面的一半导体衬底；

形成延伸进入在所述衬底表面之中的一栅极沟槽；

提供第一以及第二源极/漏极区域，且所述第一以及第二源极/漏极区域相邻于所述衬底表面；

提供一栅极传导材料，使所述栅极传导材料的一顶部表面设置为低于所述半导体衬底的所述顶部表面，从而限定一栅极电极；以及

以一绝缘材料填满所述上部沟槽部分，其中，提供所述栅极沟槽的步骤包括限定盘状部分，以使得连接所述第一以及第二源极/漏极区域的一沟道部分的三侧会被所述栅极电极所包围。

20.一种形成包括一存储单元阵列的一集成电路的方法，包括下列步骤：

提供具有一顶部表面的一半导体衬底；

在所述半导体衬底之中提供多个隔离沟渠，从而限定多个有源区域，而这些有源区域的每一个有源区域均由隔离沟渠界定；

在这些隔离沟渠的每一个隔离沟渠中提供一绝缘材料；

通过提供第一以及第二源极/漏极区域、形成设置于所述第一以及所述第二源极/漏极区域之间的一沟道、以及提供一栅极电极以控制所述第一以及第二源极/漏极区域之间的一电流流动而在这些有源区域之中提供晶体管，

提供储存元件；

提供在一第一方向延伸的字线，且这些字线连接至这些栅极电极；以及

提供在一第二方向延伸的位线，且所述第一方向会与所述第二方向交叉，

其中，提供这些栅极电极的其中一个栅极电极的步骤包括：

在这些有源区域的其中一个有源区域中形成一栅极沟槽，且所述栅极沟槽包括一下沟槽部以及一上沟槽部；

在相邻所述栅极沟槽的位置处的这些隔离沟槽之中限定袋区；

利用一传导材料填满这些袋区以及这些下沟槽部，以形成所述栅极电极；以及

利用一绝缘材料填满这些上沟槽部。

21.根据权利要求20所述的方法，还包括蚀刻所述有源区域，以降低在所述沟道区域中所述有源区域的宽度，并在这些隔离沟槽中限定袋区后执行蚀刻。

22.根据权利要求20所述的方法，其中，形成一栅极沟槽的步骤包括蚀刻所述衬底材料。

23.根据权利要求22所述的方法，其中，在这些隔离沟渠之中限定袋区的步骤包括蚀刻填在这些隔离沟渠之中的所述绝缘材料。

24.根据权利要求23所述的方法，其中，所述蚀刻填于所述隔离沟渠之中的所述绝缘材料的步骤包括非等向性蚀刻所述绝缘材料。

25.根据权利要求20所述的方法，其中，所述栅极电极形成为包括盘状部分。

26.一种集成电路，其包括形成在具有一顶部表面的一半导体衬底之中的一晶体管，所述晶体管包括：

相邻于所述顶部表面的第一以及第二掺杂区域；

连接所述第一以及第二掺杂区域的一沟道；

用以控制在所述沟道中流动的一电流的装置，其中，所述用以控制所述电流的装置设置在一沟槽之中，且所述沟槽限定于所述半导体衬底的所述顶部表面之中；以及

用以侧向限制所述沟道的装置，以使所述沟道在剖面中与连接所述第一以及第二掺杂区域的一线交叉，且所述控制一电流的装置的部分设置于所述用于侧向限制所述沟道的装置之中，

其中，所述用以控制所述电流的装置的一顶部表面设置为低于所述半导体衬底的所述顶部表面。

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