JP2010192598A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract


【課題】柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つ半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】主面１ａを有し、半導体材料からなる基板１と、基板１の主面１ａに設けられ、主面１ａに対して略垂直方向に伸長した形状を有する、前記半導体材料からなる柱状部２と、柱状部２の側面２ｃに形成された第１の絶縁膜６と、前記基板１の主面１ａに形成され、第１の絶縁膜６の膜厚より少なくとも膜厚が厚い厚膜部を有する第２の絶縁膜１６と、第１の絶縁膜６および第２の絶縁膜１６の上に設けられ、前記柱状部２の側面２ｃから基板１の主面１ａにかけて形成された導電層１５と、を備える半導体装置を用いることにより、上記課題を解決できる。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
近年、集積回路の高集積化が急速に進められており、前記集積回路に搭載するＭＯＳトランジスタをより小さな面積に形成することが必要とされている。小さな面積に形成することができるＭＯＳトランジスタとして、縦型ＭＯＳトランジスタ（ピラー型トランジスタ）がある。縦型ＭＯＳトランジスタとは、柱状型半導体（ピラー型半導体）の側壁にゲート電極を形成してなるトランジスタである。
特許文献１〜３および非特許文献１には、縦型ＭＯＳトランジスタの関連技術が開示されている。
特許文献１は半導体装置及びその製造方法に関するものであり、半導体基体の主面側に設けられた柱状半導体領域と、該柱状半導体領域の側面にゲート絶縁膜を介して設けられたゲート電極と、該柱状半導体領域の上部及び下部に設けられた主電極領域と、を有する絶縁ゲート型トランジスタと、該上部の主電極領域上に設けられた電気的に破壊可能なメモリー要素と、を具備することを特徴とする半導体装置及びその製造方法について開示されている。
特許文献２は、半導体装置の製造方法に関するものであり、ＨＦガスを含むエッチングガスを用いて、シリコン酸化膜をエッチングする半導体装置の製造方法で、前記エッチングガスにｐＨを大きくする特性を有するガスを混合することが開示されている。
また、特許文献３は、固体撮像装置及びそれの製造方法に関するものであり、基板本体部及び前記基板本体部の表面上に設けられた突出部を含む半導体基板と、前記突出部内に設けられたフォトダイオードと、前記突出部の側面の全周囲のうちの少なくとも一部に対面して配置された読み出しゲートとを備える構成が開示されている。特許文献３の図３〜７には、ゲート加工方法について詳しく記載されている。
さらに、非特許文献１は、ガス反応を利用したプラズマレスエッチングプロセスの評価に関するものであり、プラズマレスエッチングプロセスを用いて、半導体基板に柱状部を形成する方法が開示されている。
通常、縦型ＭＯＳトランジスタのゲート電極の加工は、基板に対して垂直方向に伸びた柱部（柱状部）の側壁に形成した導電膜をエッチングすることにより行われる。
しかし、先に記載したように、近年、縦型ＭＯＳトランジスタはより微細化された領域に形成されており、柱状部は細くかつ長くなるように加工されている。つまり、各柱状部の間の距離（スペース）と柱状部の高さのアスペクト比がより大きくされている。
柱状部が密に形成された領域では、各柱状部の間のスペースがこれまで以上に狭くされているので、エッチングイオンが柱状部の間を抜けて柱状部の基端側に到達することが困難となり、基端側の導電膜のエッチング速度が遅くなっていた。
柱状部が密に形成された領域の各柱状部の間の導電膜を完全に除去しようとすると、柱状部が疎に形成された領域の導電膜をオーバーエッチングすることとなった。つまり、導電膜下のゲート酸化膜および基板をエッチングして、基板の一面（主面）を凹凸状にする場合を生じた。そして、基板の主面が凹凸状とされることにより、不純物拡散層で接合リーク不良が生じたり、異物が発生したり、段差が発生する問題が生じていた。
特開平５−１３６３７４号公報 特開平８−１９５３８１号公報 特開２００７−１３４５６２号公報
齋藤 卓、萩本賢哉、岩元勇人、村木雄介、第５５回応用物理学関係連合講演会講演予稿集、２００８年、Ｎｏ．２、２７ｐ−ＺＲ−１、ｐ．８２９
柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つ半導体装置および半導体装置の製造方法を得るという課題があった。
本発明の半導体装置は、主面を有し、半導体材料からなる基板と、前記基板の主面に設けられ、前記主面に対して略垂直方向に伸長した形状を有する、前記半導体材料からなる柱状部と、前記柱状部の側面に形成された第１の絶縁膜と、前記基板の主面に形成され、前記第１の絶縁膜の膜厚より少なくとも膜厚が厚い厚膜部を有する第２の絶縁膜と、前記第１の絶縁膜および前記第２の絶縁膜の上に設けられ、前記柱状部の側面から前記基板の主面にかけて形成された導電層と、を備えることを特徴とする。
本発明の半導体装置の製造方法は、主面を有する半導体基板をエッチングして、前記主面から略垂直方向に伸長され、前記半導体材料からなる柱状部を形成する工程と、前記柱状部の側面及び前記基板の主面を覆うように第３の絶縁膜を形成する工程と、前記第３の絶縁膜を覆うように第４の絶縁膜を形成した後、前記第４の絶縁膜をエッチングしてサイドウォール部を形成する工程と、前記サイドウォール部をマスクにして前記柱状部の側面の酸化を抑制して、前記第３の絶縁膜を介して前記基板の主面を酸化して、前記基板の主面上に前記第３の絶縁膜と酸化膜とからなる第５の絶縁膜を形成する工程と、前記サイドウォール部を除去する工程と、前記基板の主面上に前記第５の絶縁膜を残存させたまま、前記柱状部の側面上の前記第３の絶縁膜をエッチングして除去する工程と、前記柱状部の側面及び前記第５の絶縁膜を覆うように第１の絶縁膜を形成して、前記柱状部の側面上に前記第１の絶縁膜を形成するとともに、前記基板の主面上に前記第５の絶縁膜と前記第１の絶縁膜とからなる第２の絶縁膜を形成する工程と、前記第１の絶縁膜を覆うように導電膜を形成した後、前記導電膜をエッチングして前記柱状部の側面から前記基板上にかけて導電層を形成する工程と、を有することを特徴とする。
上記の構成によれば、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つ半導体装置および半導体装置の製造方法を提供することができる。
本発明の半導体装置は、主面を有し、半導体材料からなる基板と、前記基板の主面に設けられ、前記主面に対して略垂直方向に伸長した形状を有する、前記半導体材料からなる柱状部と、前記柱状部の側面に形成された第１の絶縁膜と、前記基板の主面に形成され、前記第１の絶縁膜の膜厚より少なくとも膜厚が厚い厚膜部を有する第２の絶縁膜と、前記第１の絶縁膜および前記第２の絶縁膜の上に設けられ、前記柱状部の側面から前記基板の主面にかけて形成された導電層と、を備える構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の半導体装置の製造方法は、主面を有する半導体基板をエッチングして、前記主面から略垂直方向に伸長され、前記半導体材料からなる柱状部を形成する工程と、前記柱状部の側面及び前記基板の主面を覆うように第３の絶縁膜を形成する工程と、前記第３の絶縁膜を覆うように第４の絶縁膜を形成した後、前記第４の絶縁膜をエッチングしてサイドウォール部を形成する工程と、前記サイドウォール部をマスクにして前記柱状部の側面の酸化を抑制して、前記第３の絶縁膜を介して前記基板の主面を酸化して、前記基板の主面上に前記第３の絶縁膜と酸化膜とからなる第５の絶縁膜を形成する工程と、前記サイドウォール部を除去する工程と、前記基板の主面上に前記第５の絶縁膜を残存させたまま、前記柱状部の側面上の前記第３の絶縁膜をエッチングして除去する工程と、前記柱状部の側面及び前記第５の絶縁膜を覆うように第１の絶縁膜を形成して、前記柱状部の側面上に前記第１の絶縁膜を形成するとともに、前記基板の主面上に前記第５の絶縁膜と前記第１の絶縁膜とからなる第２の絶縁膜を形成する工程と、前記第１の絶縁膜を覆うように導電膜を形成した後、前記導電膜をエッチングして前記柱状部の側面から前記基板上にかけて導電層を形成する工程と、を有する構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の第１の実施形態の半導体装置の一例を示す図であって、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線における断面図である。 本発明の半導体装置の一例を示す図であって、図２（ａ）は図１（ｂ）のＢ部の拡大図であり、図２（ｂ）は図１（ｂ）のＣ部の拡大図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する図であって、図８（ａ）は断面図であり、図８（ｂ）は図８（ａ）のＤ部の拡大図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を示す図であって、図１３（ａ）は図１２のＥ部の拡大図であり、図１３（ｂ）は図１２のＦ部の拡大図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の第２の実施形態の半導体装置の一例を説明する断面図である。 本発明の第３の実施形態の半導体装置の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の第５の実施形態の半導体装置の一例を説明する断面図である。 本発明の第６の実施形態の半導体装置の一例を説明する断面図である。 半導体装置の製造方法の比較例を説明する断面図である。 半導体装置の製造方法の比較例を説明する断面図である。
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
図１および図２は、本発明の実施形態である半導体装置の一例を示す図であって、図１（ａ）は縦型ＭＯＳトランジスタの導電層（ゲート電極）形成後の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線における断面図であり、図２（ａ）は図１（ｂ）のＢ部の拡大断面図であり、図２（ｂ）は図１（ｂ）のＣ部の拡大断面図である。
図１（ａ）に示すように、本発明の実施形態である半導体装置は、基板の一部に形成された略矩形状の活性領域（アクティブ領域）２２と、活性領域２２を囲むように区画する素子分離領域２１と、を有している。
活性領域２２の領域内には、３つの略正方形状の柱状部（柱部）２がライン状に配置されている。柱状部２の周りを囲むように第１の絶縁膜６が形成されている。さらに、ゲート絶縁膜６を囲むように導電層１５が形成されている。
導電層１５にはゲート配線２３が接続されており、ゲート配線２３は、活性領域２２側から素子分離領域２１側に引き出されている。
図１（ｂ）に示すように、本発明の実施形態である半導体装置は、基板１と、基板１の一面（主面）１ａから突出するように形成された柱状部２と、を有している。
柱状部２には、その側面２ｃを覆うように筒状の第１の絶縁膜６が形成され、第１の絶縁膜６を覆うように筒状の導電層１５が形成されている。第１の絶縁膜６を介して導電層１５が形成されることにより、柱状部２がチャネルとされる。
柱状部２の先端側にはｎ型またはｐ型の不純物イオンがドープされ、活性化された不純物拡散領域１４が形成されており、さらに柱状部２の先端側を覆うように酸化膜３が形成されている。なお、活性化された不純物拡散領域１４は、電源部（図示略）と接続される。
柱状部２の基端側であって基板１の一面１ａ側にはｎ型またはｐ型の不純物イオンがドープされ、活性化された不純物拡散領域１３が形成されている。なお、活性化された不純物拡散領域１３は、他の電源部（図示略）と接続される。
以上の構成により、縦型ＭＯＳトランジスタが構成されている。
基板１および柱状部２は、たとえば、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）などの半導体材料からなり、ｎ型またはｐ型の不純物イオンがドープされていても良い。
第１の絶縁膜はゲート酸化膜として用いられる膜であり、たとえば、シリコン酸化膜（ＳｉＯ２）またはゲルマニウム酸化膜などからなる。また、酸化膜３は柱状部２の先端を保護するための膜であり、たとえば、シリコン酸化膜（ＳｉＯ２）などからなる。
導電層１５はゲート電極として用いられ、ポリシリコン、金属または合金などからなる。導電層１５は、柱状部２側の内壁部１５ａと、柱状部２と反対側の外壁部１５ｃと、基板１側の底面部１５ｄとを有しており、底面部１５ｄには、柱状部２に近くなるほど基板１に近づくように形成されたテーパー部１５ｅが設けられている。これにより、導電層１５と基板１との間の絶縁性を確保して、不純物拡散領域での接合リーク不良を抑制することができるとともに、導電層１５の基端側で電界集中がされることがなく、トランジスタの信頼性を向上させることができる。
図１（ｂ）に示すように、本発明の実施形態である半導体装置は、柱状部２が密に形成された領域５１と、柱状部２が疎に形成された領域５０と、を有している。
ここで、柱状部２が密に形成された領域５１とは、２本以上の柱状部２を含み、前記柱状部２の少なくとも１組の間隔が狭い領域のことである。
また、基板１の一面１ａを覆うように第２の絶縁膜１６が形成されている。第２の絶縁膜１６は、柱状部２の基端側で柱状部２の側面２ｃを覆うように形成された第１の絶縁膜６と接合されている。第２の絶縁膜１６は、たとえば、シリコン酸化膜（ＳｉＯ２）などからなる。
図２（ａ）に示すように、柱状部２が疎に形成された領域５０で、第２の絶縁膜１６は、厚膜部１６Ｈと、薄膜部１６Ｄとを有している。
厚膜部１６Ｈの膜厚は、第１の絶縁膜６の膜厚より厚くすることが好ましい。柱状部２の基端側を取り囲むように厚膜部１６Ｈが形成されている。これにより、導電層１５と基板１との間の絶縁性を確保して、不純物拡散領域での接合リーク不良を抑制することができるとともに、導電層１５の基端側での電界集中を抑制して、トランジスタの信頼性を向上させることができる。
薄膜部１６Ｄは、基板１の一面１ａ上をほぼ均一の膜厚で覆うように形成されており、一端側が厚膜部１６Ｈに接合されており、凹部１６ｆが形成されている。
厚膜部１６Ｈは、第１の厚膜構成部１６Ｃと、第２の厚膜構成部１６Ｂと、第３の厚膜構成部１６Ａとを有している。
第１の厚膜構成部１６Ｃは、第２の絶縁膜１６で最も膜厚の厚い部分であり、均一の膜厚であり、第２の厚膜構成部１６Ｂに接合されている。第１の厚膜構成部１６Ｃの膜厚は、たとえば、約３０ｎｍである。なお、後述する半導体装置の製造方法において詳しく説明するが、第１の厚膜構成部１６Ｃの膜厚を厚くすることにより、凹部１６ｆを深く掘り込むように形成しても、基板１の一面（主面）１ａを露出させないことができる。これにより、基板１の一面（主面）１ａを保護して、トランジスタ特性を安定化することができる。
第２の厚膜構成部１６Ｂは、第１の厚膜構成部１６Ｃから柱状部２へ向けて膜厚が薄くなるように形成されており、第３の厚膜構成部１６Ａに接合されている。第２の厚膜構成部１６Ｂは、基板１側の傾斜と基板１と反対側の傾斜がほぼ同じ角度で形成されている。しかし、これに限られるものではなく、異なる傾斜角度であってもよい。
第３の厚膜構成部１６Ａは、ほぼ均一の膜厚であり、第１の絶縁膜と接合されている。
第１の厚膜構成部１６Ｃ側から第３の厚膜構成部１６Ａ側へ膜厚が薄くなるように形成された第２の絶縁膜１６の断面形状は、鳥のくちばしのような形であるため、バーズビーク形状（鳥のくちばし形状）と呼ばれる。
図２（ｂ）に示すように、柱状部２が密に形成された領域５１で、第２の絶縁膜１６は、厚膜部１６Ｈと、別の薄膜部１６Ｅとを有している。
別の薄膜部１６Ｅは、基板１の一面１ａ上をほぼ均一の膜厚で覆うように形成されており、両端側が厚膜部１６Ｈに接合されており、凹部１６ｇが形成されている。なお、別の薄膜部１６Ｅの膜厚は、薄膜部１６Ｄの膜厚よりも厚くされている。
厚膜部１６Ｈは、柱状部２が疎に形成された領域５０と同様に、第１の厚膜構成部１６Ｃと、第２の厚膜構成部１６Ｂと、第３の厚膜構成部１６Ａとを有している。
柱状部２の基端側を取り囲むように厚膜部１６Ｈが形成されることにより、導電層１５と基板１との間の絶縁性を確保して、不純物拡散領域での接合リーク不良を抑制することができるとともに、導電層１５の基端側で電界集中がされることがなく、トランジスタの信頼性を向上させることができる。
次に、本発明の実施形態である半導体装置の製造方法について図３〜１４を用いて説明する。なお、図３〜１４は、図１のＡ−Ａ’線における断面を示す。
本発明の実施形態である半導体装置の製造方法は、主面を有する半導体基板をエッチングして、前記主面から略垂直方向に伸長され、前記半導体材料からなる柱状部を形成する工程（第１工程）と、前記柱状部の側面及び前記基板の主面を覆うように第３の絶縁膜を形成する工程（第２工程）と、前記第３の絶縁膜を覆うように第４の絶縁膜を形成した後、前記第４の絶縁膜をエッチングしてサイドウォール部を形成する工程（第３工程）と、前記サイドウォール部をマスクにして前記柱状部の側面の酸化を抑制して、前記第３の絶縁膜を介して前記基板の主面を酸化して、前記基板の主面上に前記第３の絶縁膜と酸化膜とからなる第５の絶縁膜を形成する工程（第４工程）と、前記サイドウォール部を除去する工程（第５工程）と、前記基板の主面上に前記第５の絶縁膜を残存させたまま、前記柱状部の側面上の前記第３の絶縁膜をエッチングして除去する工程（第６工程）と、前記柱状部の側面及び前記第５の絶縁膜を覆うように第１の絶縁膜を形成して、前記柱状部の側面上に前記第１の絶縁膜を形成するとともに、前記基板の主面上に前記第５の絶縁膜と前記第１の絶縁膜とからなる第２の絶縁膜を形成する工程（第７工程）と、前記第１の絶縁膜を覆うように導電膜を形成した後、前記導電膜をエッチングして前記柱状部の側面から前記基板上にかけて導電層を形成する工程（第８工程）と、を有する。
（第１工程）
まず、シリコンなどからなる基板１上に、酸化膜３を形成する。酸化膜３としては、Ｈ２−Ｏ２雰囲気で約８５０℃に加熱して形成した熱酸化膜などを用いる。酸化膜３の膜厚は、たとえば、１０ｎｍとする。
次に、ＬＰＣＶＤ法などを用いて、図３に示すように、酸化膜３上に窒化膜４を成膜する。窒化膜４の膜厚は、たとえば、３０ｎｍとする。
次に、フォトリソグラフィー技術およびエッチング技術を用いて、縦型ＭＯＳトランジスタの柱状部を形成する。
まず、柱状部を形成するためのマスクを酸化膜３上に形成する。前記マスクは、たとえば、レジストからなるマスクなどを用いる。
次に、前記マスクを用いてエッチングして、図４に示すように窒化膜４および酸化膜３をパターニングする。図４に示すパターニングした一辺の横幅Ｔおよびパターニング部分の間隔ｔは、たとえば、５０ｎｍとする。なお、図４では記載を省略しているが、窒化膜４と酸化膜３は、平面視したときに、略正方形状にパターニングされている。
次に、窒化膜４をハードマスクとして基板１をエッチングして、図５に示すように、３本の略四角柱状の柱状部２を形成する。エッチング深さは、たとえば、２００ｎｍとする。これにより、基板１の一面１ａから３本の柱状部２が突出するように形成される。なお、３本の柱状部２は、平面視したときに、直線状に配置されている。
なお、柱状部２間の間隔ｔが５０ｎｍであり、柱状部２の高さＬが２００ｎｍであるので、（柱状部２の高さＬ）／（柱状部２の間隔ｔ）は４となる。
（第２工程）
次に、柱状部２の側面２ｃおよび基板１の一面１ａを覆うように第３の絶縁膜２６を形成する。
第３の絶縁膜２６は、最終的にはすべて除去されるパッド絶縁膜として用いられる膜であり、たとえば、シリコン酸化膜（ＳｉＯ２）などからなる。第３の絶縁膜２６としては、たとえば、Ｈ２−Ｏ２雰囲気で約８５０℃に加熱して形成した熱酸化膜、または、ＣＶＤ法で形成したＣＶＤ酸化膜などを用いる。また、第３の絶縁膜２６の膜厚は、たとえば、５ｎｍとする。
（第３工程）
次に、図６に示すように、基板１の一面１ａに形成された第３の絶縁膜２６、柱状部２の側面２ｃに形成された第３の絶縁膜２６および柱状部２の先端側に形成された窒化膜４を覆うように第４の絶縁膜７を形成する。
第４の絶縁膜７は、保護絶縁膜として用いられる膜であり、たとえば、シリコン窒化膜（ＳｉＮ）からなる。また、第４の絶縁膜７としては、たとえば、ＬＰＣＶＤ法で形成したＬＰＣＶＤ窒化膜などを用いる。第４の絶縁膜７の膜厚は、たとえば、１０ｎｍとする。
次に、異方性ドライエッチング技術を用いて、基板１の一面１ａの第３の絶縁膜２６が露出するまで、第４の絶縁膜７をエッチバックする。
これにより、図７に示すように、第４の絶縁膜７は柱状部２の側面２ｃにのみ残されて、サイドウォール１７とされる。なお、サイドウォール１７の膜厚は、少なくとも後述する工程で形成する第１の絶縁膜６の膜厚よりも薄い膜厚とされている。
なお、本実施形態では基板１の一面１ａ上の第３の絶縁膜２６を残したが、この工程で同時に除去してもよい。
（第４工程）
次に、Ｈ２−Ｏ２雰囲気で８５０℃に加熱して、第３の絶縁膜２６下の基板１の一面１ａを熱酸化する。熱酸化膜することにより、たとえば、３０ｎｍ程度の薄膜を形成したときに、ウエハー内での膜厚のばらつきを小さくすることができる。これにより、後述する工程で行うエッチングを均一に行うことができる。
このようにして、図８（ａ）に示すように、第３の絶縁膜２５と基板１の一面１ａが酸化されて形成された熱酸化膜とからなる第５の絶縁膜３６が形成される。
第５の絶縁膜３６は、基板１の一面１ａを均一の膜厚で熱酸化して、基板１を掘り込むように形成される。すなわち、第５の絶縁膜３６の膜厚を厚くするに従い、基板１が掘り込まれる。また、基板１の熱酸化は空気層に近い側から進行する。また、柱状部２の基端側にはサイドウォール１７が形成されているので、柱状部２の基端側の基板１の一面１ａはほとんど酸化されない。そのため、図８に示すように、第５の絶縁膜３６は柱状部２の基端側に近くなるほど膜厚が薄くされたバーズビーク形状（鳥のくちばし形状）とされる。
なお、このとき、サイドウォール１７および窒化膜４によってカバーされているので、柱状部２の先端側および側面は酸化されない。また、図８（ａ）に示すように、柱状部２が疎に形成された領域５０だけでなく、柱状部２が密に形成された領域５１でも同様に、第５の絶縁膜３６が形成される。
図８（ｂ）は、図８（ａ）のＤ部の拡大断面図である。
図８（ａ）および図８（ｂ）に示すように、柱状部２が疎に形成された領域５０で、厚膜部３６Ｈからなる第５の絶縁膜３６が形成されている。
厚膜部３６Ｈの膜厚は、第４の絶縁膜７、すなわち、サイドウォール１７の膜厚より厚くすることが好ましい。これにより、後述する工程で、厚膜部３６Ｈをエッチングしても、基板１の一面１ａを露出させないようにすることができる。これにより、基板１の一面（主面）１ａを保護して、トランジスタ特性を安定化することができる。
厚膜部３６Ｈは、第４の厚膜構成部３６Ｃと、第５の厚膜構成部３６Ｂと、第６の厚膜構成部３６Ａとを有している。
第４の厚膜構成部３６Ｃは、第５の絶縁膜３６で最も膜厚の厚い部分であり、均一の膜厚であり、第５の厚膜構成部３６Ｂに接合されている。第４の厚膜構成部３６Ｃの膜厚は、たとえば、３０ｎｍである。
なお、半導体装置の微細化が進み、柱状部２が密に形成された領域５１で、サイドウォール１７の形成後の間隔が３０ｎｍ以下となる狭いスペースに３０ｎｍ以上の膜厚で熱酸化膜を形成すると前記基板に欠陥が入るという問題が発生する。そのため、第５の絶縁膜３６の厚膜部３６Ｈの膜厚は３０ｎｍ以下とすることが好ましい。
第５の厚膜構成部３６Ｂは、第４の厚膜構成部３６Ｃから柱状部２へ向けて膜厚が薄くなるように形成されており、第６の厚膜構成部３６Ａに接合されている。
第６の厚膜構成部３６Ａは、ほぼ均一の膜厚であり、第３の絶縁膜２６と接合されている。第５の絶縁膜３６の第６の厚膜構成部３６Ａは、ほぼ第３の絶縁膜２６のみからなる部分であり、薄く熱酸化膜が形成されて、第３の絶縁膜２６の膜厚より厚くされている。
第４の厚膜構成部３６Ｃ側から第６の厚膜構成部３６Ａ側へ膜厚が薄くなるように形成される。
第５の絶縁膜３６の傾斜膜部１６Ｂは、第３の絶縁膜２６と、基板１の一面１ａが不均一に熱酸化されてなる熱酸化膜とからなる。
柱状部２の基端側では、サイドウォール１７が形成されているので、基板１の露出された一面１ａ側であっても、熱酸化が困難となる。これにより、熱酸化の度合いが連続的に変化して、露出面側から柱状部２側に向けて膜厚が薄くなる傾斜膜部１６Ｂが形成される。
なお、上記に示した第５の絶縁膜３６の構成は一例を示すものであり、たとえば、第５の厚膜構成部３６Ｂを形成せず、第４の厚膜構成部３６Ｃと第６の厚膜構成部３６Ａだけからなるように形成してもよい。また、第５の厚膜構成部３６Ｂおよび第６の厚膜構成部３６Ａがなく、第４の厚膜構成部３６Ｃだけからなるように形成してもよい。
なお、前工程で基板１の一面１ａ上の第３の絶縁膜２６をエッチング除去した場合でも、図８に示すバーズビーク形状の第５の絶縁膜３６を形成することができる。この場合、第５の絶縁膜３６は、熱酸化膜のみからなる。
（第５工程）
次に、柱状部２の側面２ｃのサイドウォール１７を除去する。サイドウォール１７として窒化膜からなる第４の絶縁膜７を用いた場合には、たとえば、燐酸を用いて除去することができる。
なお、本実施形態では、柱状部２の先端側の窒化膜４を残すが、サイドウォール１７の除去と同時に窒化膜４を除去してもよい。
（第６工程）
次に、ドライエッチング法（ケミカルドライエッチング法、ケミカル気相ドライエッチング法）を用いて、図９に示すように、柱状部２の側面２ｃの第３の絶縁膜２６を除去する。
前記ドライエッチング法は、反応ガスをシリコン酸化物に反応させて、ケイ素化合物を生じさせる第１の反応工程と、熱処理を行って前記ケイ素化合物を分解・除去する第２の反応工程と、を有する。たとえば、第１の反応工程では、ＨＦガスとＮＨ３ガスを供給して発生させたＮＨ４ＦガスをＳｉＯ２に反応させて、ケイフッ化アンモニウム（（ＮＨ４）２ＳｉＦ６）を生じさせる。そして、第２の反応工程では、たとえば、約１５０℃で加熱する熱処理を行って、（ＮＨ４）２ＳｉＦ６をＮＨ３、ＨＦおよびＳｉＦ４に分解して揮発除去する。これにより、柱状部２の側面２ｃのシリコン酸化膜（ＳｉＯ２）からなる第３の絶縁膜２６を除去することができる。なお、前記ドライエッチング法を用いることにより、シリコン酸化物を一定の速度（定速）でエッチングすることができる。
なお、このとき同時に、基板１の一面１ａに形成された第５の絶縁膜３６もエッチングされる。しかし、第３の絶縁膜２６に比べて第５の絶縁膜３６の膜厚は厚く形成されているので、第３の絶縁膜２６を完全に除去しても、第５の絶縁膜３６を基板１上に残すことができる。
本実施形態では、第３の絶縁膜２６の膜厚は約５ｎｍであり、第５の絶縁膜３６の第４の厚膜構成部３６Ｃの膜厚は約３０ｎｍとされているので、たとえば、第３の絶縁膜２６に対して１００％のオーバーエッチングを行っても、第４の厚膜構成部３６Ｃの膜厚を約２０ｎｍとした第５の絶縁膜３６を残すことができる。
なお、第３の絶縁膜２６をＣＶＤ法などで成膜した場合には、膜厚をより厚くした第５の絶縁膜３６を残すことができる。
熱酸化膜はＣＶＤ法で成膜したＣＶＤ酸化膜に比べてエッチングされ難く、熱酸化膜のエッチング速度はＣＶＤ酸化膜に比べて遅くなるためである。さらに、湿式エッチングを用いた場合には、熱酸化膜のエッチング速度がより遅くなるので、膜厚をさらにより厚くした第５の絶縁膜３６を残すことができる。
（第７工程）
次に、図１０に示すように、柱状部２の側面２ｃを覆うように第１の絶縁膜６を形成する。
第１の絶縁膜６は、ゲート絶縁膜であり、たとえば、シリコン酸化膜（ＳｉＯ２）からなる。第１の絶縁膜６としては、たとえば、Ｈ２−Ｏ２雰囲気で約７５０℃に加熱して形成した熱酸化膜、原子層堆積法（ＡＬＤ法、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｍｅｔｈｏｄ）で形成したＡＬＤ絶縁膜、または、ＣＶＤ法を用いて形成したＣＶＤ絶縁膜を用いることができる。ＡＬＤ絶縁膜としては、ＡＬＤ法で形成したＨｉｇｈ−Ｋ絶縁膜（ＨｆＳｉＯＮなど）を挙げることができる。第１の絶縁膜６の膜厚は、たとえば、約３ｎｍとする。
第１の絶縁膜６を成膜することにより、第５の絶縁膜３６も第１の絶縁膜６が積層されて第２の絶縁膜１６となる。たとえば、柱状部２の側面２ｃを熱酸化して第１の絶縁膜６を形成する場合には、基板１の一面１ａも酸化されて、第２の絶縁膜１６が形成される。また、柱状部２の側面２ｃにＡＬＤ法で形成したＨｉｇｈ−Ｋ絶縁膜を成膜して第１の絶縁膜６を形成する場合にも、第５の絶縁膜３６の基板１と反対側の面に前記Ｈｉｇｈ−Ｋ絶縁膜が成膜されて、第２の絶縁膜１６が形成される。
つまり、第１の絶縁膜６として熱酸化膜およびＨｉｇｈ−Ｋ絶縁膜のどちらの膜を用いても、第２の絶縁膜１６の膜厚は、第５の絶縁膜３６の膜厚に第１の絶縁膜６の膜厚が加算されたものとなり、たとえば、第２の絶縁膜１６の膜厚は約２３ｎｍとなる。
（第８工程）
次に、図１１に示すように、基板１の一面１ａに形成された第２の絶縁膜１６、柱状部２の側面２ｃに形成された第２の絶縁膜１６および柱状部２の先端側に形成された窒化膜４を覆うように導電膜５を成膜する。
導電膜５は、ゲート電極を形成する電極材料からなるゲート導電膜である。導電膜５としては、たとえば、リン（Ｐ）ドープトシリコン（Ｓｉ）膜またはＮｉシリサイド、ＴｉＮ膜、Ｒｕ膜などのメタル材料などを用いる。リン（Ｐ）ドープトシリコン（Ｓｉ）膜は、たとえば、ＬＰＣＶＤ法で形成する。導電膜５の膜厚は、たとえば、１５ｎｍとする。
次に、異方性ドライエッチング技術を用いて、柱状部２の先端側に形成された窒化膜４が露出するまで、導電膜５をエッチバックする。導電膜５のエッチングには、たとえば、Ｃｌ２ガス、またはＣｌ２ガスとＯ２ガスの混合ガスなどを用いる。なお、このとき同時に、基板１の一面１ａ上の第２の絶縁膜１６の露出部分がエッチングされる。
これにより、図１２に示すように、第２の絶縁膜１６上であって、柱状部２の側面２ｃにのみサイドウォール状に残された導電膜５からなる筒状の導電層（ゲート電極）１５が形成される。
図１３（ａ）は、図１２のＥ部の拡大断面図である。
図１３（ａ）に示すように、柱状部２が疎に形成された領域５０で、第２の絶縁膜１６は、厚膜部１６Ｈと、薄膜部１６Ｄとを有している。
薄膜部１６Ｄは、基板１の一面１ａ上をほぼ均一の膜厚で覆うように形成されており、一端側が厚膜部１６Ｈに接合されており、凹部１６ｆが形成されている。
厚膜部１６Ｈは、第１の厚膜構成部１６Ｃと、第２の厚膜構成部１６Ｂと、第３の厚膜構成部１６Ａとを有する。
第１の厚膜構成部１６Ｃは、第２の絶縁膜１６で最も膜厚の厚い部分であり、均一の膜厚であり、第２の厚膜構成部１６Ｂに接合されている。厚膜部１６Ｃの膜厚は、たとえば、３０ｎｍである。
第１の厚膜構成部１６Ｃの膜厚が厚くされているので、凹部１６ｆを深く掘り込むように形成して、薄膜部１６Ｄの膜厚ｄ１を薄くしても、基板１の一面（主面）１ａを露出させないことができる。これにより、基板１の一面１ａを保護して、トランジスタ特性を安定化することができる。
第２の厚膜構成部１６Ｂは、第１の厚膜構成部１６Ｃから柱状部２へ向けて膜厚が薄くなるように形成されており、第３の厚膜構成部１６Ａに接合される。
第３の厚膜構成部１６Ａは、ほぼ均一の膜厚であり、第１の絶縁膜と接合されている。
第１の厚膜構成部１６Ｃ側から第３の厚膜構成部１６Ａ側へ膜厚が薄くなるように形成され、第２の絶縁膜１６の断面形状はバーズビーク形状（鳥のくちばし形状）となる。
図１３（ｂ）は、図１２のＦ部の拡大断面図である。
図１３（ｂ）に示すように、柱状部２が密に形成された領域５１で、第２の絶縁膜１６は、厚膜部１６Ｈと、別の薄膜部１６Ｅとを有する。
厚膜部１６Ｈは、柱状部２が疎に形成された領域５０と同様に、第１の厚膜構成部１６Ｃと、第２の厚膜構成部１６Ｂと、第３の厚膜構成部１６Ａとを有している。
別の薄膜部１６Ｅは、基板１の一面１ａ上をほぼ均一の膜厚で覆うように形成されており、一端側が厚膜部１６Ｈに接合されており、凹部１６ｇが形成されている。なお、別の薄膜部１６Ｅの膜厚ｄ２は、薄膜部１６Ｄの膜厚ｄ１よりも厚くされている。
柱状部２が密に形成された領域では、一般に、柱状部２の間の導電膜５のエッチングレートが、柱状部２が疎に形成された領域の導電膜５のエッチングレートよりも遅くなる。さらに、本実施形態では、柱状部２の間の間隔ｔが導電層１５の形成によりより狭くされて約１４ｎｍの間隔ｔ２とされている。これにより、エッチングイオンは柱状部２の側面２ｃに形成された導電層１５に衝突して、基板１側に到達することが困難となる。そして、柱状部２の間であって柱状部２の基端側の導電膜５のエッチングレートは、柱状部２が疎に形成された領域の導電膜５のエッチングレートの約１／３となる。
また、本実施形態では、柱状部２が密に形成された領域で、柱状部２の間の導電膜５を５０％のオーバーエッチングを行う。なお、５０％のオーバーエッチングとは、膜厚が約１５ｎｍの導電膜５を完全にエッチングした後、さらに導電膜５を約７．５ｎｍエッチングする条件で行うエッチングのことである。この場合、柱状部２が疎に形成された領域では、導電膜５がより早く除去され、その後、３００％以上のオーバーエッチングを行う条件でのエッチングが第５の絶縁膜３６に加えられる。３００％のオーバーエッチングとは、膜厚が約１５ｎｍの導電膜５を除去した後、さらに導電膜５を約４５ｎｍエッチングする条件のことである。
なお、導電膜５の第５の絶縁膜３６に対するエッチング選択比は１０程度なので、導電膜５に対する第５の絶縁膜３６のエッチング量は１／１０程度となる。そのため、第５の絶縁膜３６に５０％のオーバーエッチングが加えられた場合、導電膜５を除去した後、さらに第５の絶縁膜３６（第２の絶縁膜１６）を約０．７５ｎｍエッチングすることとなる。また、第５の絶縁膜３６に３００％のオーバーエッチングが加えられた場合、導電膜５を除去した後、さらに第５の絶縁膜３６を約４．５ｎｍエッチングすることとなる。これにより、薄膜部１６Ｄの膜厚ｄ１は約１８．５ｎｍとなり、別の薄膜部１６Ｅの膜厚ｄ２は約２２．２５ｎｍとなる。このように、第１の絶縁膜１６は、基板１の一面１ａを覆うように残されるので、基板１の一面１ａがエッチングされて凹凸状にされることはない。
次に、たとえば、燐酸を用いて、柱状部２の先端側の窒化膜４を除去する。
なお、図９に示した工程で、柱状部２の側面２ｃのサイドウォール１７を除去する際に同時に窒化膜４を除去した場合には、この工程は不要である。
次に、図１４に示すように、イオン注入法を用いて、柱状部２の先端側に不純物イオンを注入して、不純物拡散領域１２を形成する。また、柱状部２の基端側であって、基板の一面１ａ側にも不純物イオンを注入して、不純物拡散領域１１を形成する。なお、柱状部２の側面２ｃには、導電層１５が形成されており、これがマスクとされるので、前記不純物イオンは注入されない。
たとえば、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）を製造する場合であれば、イオン注入法を用いて、砒素（Ａｓ）イオンをエネルギー６０ＫｅＶ、ドーズ１×１０１４〜５×１０１５ａｔｏｍｓ／ｃｍ２の条件、あるいは、リン（Ｐ）イオンをエネルギー４０ＫｅＶ、ドーズ１×１０１４〜５×１０１５ａｔｏｍｓ／ｃｍ２の条件で注入する。
また、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）を製造する場合であれば、イオン注入法を用いて、ホウ素（Ｂ）イオンをエネルギー１５ＫｅＶ、ドーズ１×１０１４〜５×１０１５ａｔｏｍｓ／ｃｍ２の条件で注入する。
なお、前記エネルギーの値は、第２の絶縁膜１６よりも深い位置に、前記不純物イオンを注入するための値である。前記エネルギーの値を変えることにより、前記不純物イオンの注入位置を設定することができる。
なお、不純物拡散領域１２および不純物拡散領域１１の形成は、この工程で行うことに限定されるものではなく、別の工程の時点で行ってもよい。たとえば、図８に示す第２の絶縁膜１６を形成した後、不純物拡散領域１１を形成してもよい。
次に、熱処理を行う。これにより、図１（ｂ）に示すように、不純物拡散領域１１が活性化された不純物拡散領域１３とされる。また、同時に、不純物拡散領域１２が活性化された不純物拡散領域１４とされる。そして、活性化された不純物拡散領域１３、１４には、導電層１５に対して不純物イオンが自己整合される。なお、活性化された不純物拡散領域１３、１４はそれぞれ電源部に接続されて、ソース・ドレイン領域とされる。
最後に、層間絶縁膜、コンタクトプラグおよび配線などを形成して、縦型ＭＯＳトランジスタを有する半導体装置を製造する。
本発明の実施形態である半導体装置は、主面１ａを有し、半導体材料からなる基板１と、基板１の主面１ａに設けられ、主面１ａに対して略垂直方向に伸長した形状を有する、前記半導体材料からなる柱状部２と、柱状部２の側面に形成された第１の絶縁膜６と、基板１の主面１ａに形成され、第１の絶縁膜６の膜厚より少なくとも膜厚が厚い厚膜部１６Ｈを有する第２の絶縁膜１６と、第１の絶縁膜６および第２の絶縁膜１６の上に設けられ、柱状部２の側面２ｃから基板１の主面１ａにかけて形成された導電層１５と、を備える構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の実施形態である半導体装置は、第２の絶縁膜１６を介して導電層１５に隣接した基板１の表層側および柱状部２の先端側にそれぞれ不純物が注入されてなる不純物拡散領域１３、１４が形成されており、導電層１５をゲート電極とし、不純物拡散領域１３、１４をそれぞれソース・ドレイン領域とするＭＯＳ電界トランジスタを含む構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の実施形態である半導体装置は、導電層１５が柱状部２側の内壁部１５ａと、柱状部２と反対側の外壁部１５ｃと、基板１側の底面部１５ｄとを有しており、底面部１５ｄには柱状部２に近くなるほど基板１に近づくように形成されたテーパー部１５ｅが設けられている構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の実施形態である半導体装置は、導電層１５と基板１との間に、第１の絶縁膜６の膜厚より厚い厚膜部１６Ｈが形成されており、厚膜部１６Ｈが柱状部２に近くなるほど膜厚が薄くなるバーズビーク構造を有する構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の実施形態である半導体装置は、第２の絶縁膜１６が熱酸化膜を有する構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の実施形態である半導体装置は、第１の絶縁膜６が熱酸化膜、ＡＬＤ絶縁膜またはＣＶＤ絶縁膜のいずれかの膜であり、第２の絶縁膜１６が、熱酸化膜と前記熱酸化膜の上に形成された第１の絶縁膜６とからなる構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の実施形態である半導体装置は、導電層１５の基板１に対する垂直断面形状がサイドウォール形状を含む構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の実施形態である半導体装置の製造方法は、主面１ａを有する半導体基板１をエッチングして、主面１ａから略垂直方向に伸長され、前記半導体材料からなる柱状部２を形成する工程と、柱状部２の側面２ｃ及び基板１の主面１ａを覆うように第３の絶縁膜２６を形成する工程と、第３の絶縁膜２６を覆うように第４の絶縁膜７を形成した後、第４の絶縁膜７をエッチングしてサイドウォール部１７を形成する工程と、サイドウォール部１７をマスクにして柱状部２の側面２ｃの酸化を抑制して、第３の絶縁膜２６を介して基板１の主面１ａを酸化して、基板１の主面１ａ上に第３の絶縁膜２６と酸化膜とからなる第５の絶縁膜３６を形成する工程と、サイドウォール部１７を除去する工程と、基板１の主面１ａ上に第５の絶縁膜３６を残存させたまま、柱状部２の側面２ｃ上の第３の絶縁膜２６をエッチングして除去する工程と、柱状部２の側面２ｃ及び第５の絶縁膜３６を覆うように第１の絶縁膜６を形成して、柱状部２の側面２ｃ上に第１の絶縁膜６を形成するとともに、基板１の主面１ａ上に第５の絶縁膜３６と第１の絶縁膜６とからなる第２の絶縁膜１６を形成する工程と、第１の絶縁膜６を覆うように導電膜５を形成した後、導電膜５をエッチングして前記柱状部２の側面２ｃから基板１上にかけて導電層１５を形成する工程と、を有する構成なので、柱状部２の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の実施形態である半導体装置の製造方法は、導電膜５の膜厚が第４の絶縁膜７の膜厚よりも厚くなるように導電膜５を形成する構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の実施形態である半導体装置の製造方法は、柱状部２の先端側に不純物イオンを注入して第１の不純物拡散領域１４を形成する工程と、基板１の表層側に不純物イオンを注入して第２の不純物拡散領域１３を形成する工程と、を有する構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
本発明の実施形態である半導体装置の製造方法は、導電層１５を形成する工程の後に、第１の不純物拡散領域１４と第２の不純物拡散領域１３を形成する構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
（第２の実施形態）
図１５は、本発明の実施形態である半導体装置の別の一例を示す断面図である。
図１５に示すように、本発明の実施形態である半導体装置は、活性化された不純物拡散領域１４および活性化された不純物拡散領域１３の領域がそれぞれ大きく形成されたほかは第１の実施形態で示した半導体装置と同様の構成とされている。なお、第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
柱状部２は、基板１の一面１ａから略垂直方向に突出するように形成されている。そのため、柱状部２の基端部と基板１の一面１ａとの接合部分では結晶欠陥が多く発生することが懸念される。しかし、本実施形態のように、活性化された不純物拡散領域１３の深さを、第１の実施形態で示した半導体装置の活性化された不純物拡散領域１３の深さよりも深く形成して、活性化された不純物拡散領域１３が、基板１の内部で柱状部２側に広がるように形成することにより、前記接合部分を保護して、柱状部２にのみチャネルを形成することができ、接合リーク不良を防止することができる。
また、本実施形態では、活性化された不純物拡散領域１４の深さは、第１の実施形態で示した半導体装置の活性化された不純物拡散領域１４よりも深く形成されている。これにより、半導体装置のトランジスタ特性を安定化することができる。
次に、本発明の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、不純物イオンを活性化する熱処理時間を長くしたほかは第１の実施形態で示した半導体装置の製造方法と同様の構成とされている。
不純物イオンを活性化する熱処理時間を第１の実施形態よりも長くすることにより、図１５に示すように、基板１および柱状部２の内部に不純物イオンをさらに広い範囲に拡散させることができ、基板１の一面１ａに形成した活性化された不純物拡散領域１３を柱状部２の基端側にまで拡散させることができる。
（第３の実施形態）
図１６は、本発明の実施形態である半導体装置の別の一例を示す断面図である。
図１６に示すように、本発明の実施形態である半導体装置は、柱状部２の基端側に活性化された不純物拡散領域３４が形成されたほかは第１の実施形態で示した半導体装置と同様の構成とされている。
図１６に示す半導体装置の構造は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の一例を示すものであって、基板１側のソース・ドレイン領域がＬＤＤ構造とされた縦型ＭＯＳトランジスタである。
ＬＤＤ構造とは、たとえば、ｎ＋層とｉ層との間に濃度の１桁低い領域（ｎ−層）を設けた構造であり、ドレイン電界を低減することができる。本実施形態では、活性化された不純物拡散領域３４が、前記の濃度の１桁低い領域となる。
次に、本発明の実施形態である半導体装置の製造方法について図１７〜図２１を用いて説明する。
本発明の実施形態である半導体装置の製造方法は、不純物拡散領域３４を形成する工程が追加されたほかは第１の実施形態で示した半導体装置の製造方法と同様の構成とされている。
まず、第１の実施形態の図３〜図８で示した工程と同様にして、図８に示す半導体装置を形成する。次に、イオン注入法を用いて、柱状部２の側面２ｃのサイドウォール１７（７）をマスクとして、不純物イオンを基板１の一面１ａ側に注入して、図１７に示すような不純物拡散領域３３を形成する。
不純物イオンは、第１の実施形態で示した場合と同様にして注入する。しかし、不純物イオン濃度は、１桁以上小さい濃度とする。
例えば、ＮＭＯＳであれば、砒素（Ａｓ）イオンをエネルギー６０ＫｅＶ、ドーズ５×１０１２〜５×１０１５ａｔｏｍｓ／ｃｍ２あるいはリン（Ｐ）イオンをエネルギー４０ＫｅＶ、ドーズ５×１０１２〜５×１０１５ａｔｏｍｓ／ｃｍ２などの条件でイオン注入により注入する。また、ＰＭＯＳの場合には、ホウ素（Ｂ）イオンをエネルギー１５ＫｅＶ、ドーズ５×１０１２〜５×１０１５ａｔｏｍｓ／ｃｍ２などの条件で注入する。
次に、エッチング法を用いて、柱状部２の側面２ｃのサイドウォール１７を除去する。
次に、第１の実施形態で示した場合と同様に、ドライエッチング法（ケミカルドライエッチング法、ケミカル気相ドライエッチング法）を用いて、図１８に示すように、柱状部２の側面２ｃの第３の絶縁膜２６を除去する。
このとき、基板１の一面１ａの第５の絶縁膜３６もエッチングされて、その膜厚が薄くされる。特に、第５の絶縁膜３６はリン（Ｐ）イオンなどのような不純物イオンが注入されてエッチング耐性が弱まっているので、第５の絶縁膜３６のエッチングレートは１．２〜２倍程度速くなっている。そのため、第５の絶縁膜３６は、第１の実施形態の場合よりも１０ｎｍ程度薄くされて、その膜厚が約１０ｎｍとされる。
次に、柱状部２の側面２ｃを覆うように第１の絶縁膜６を形成する。
第１の絶縁膜６は、たとえば、Ｈ２−Ｏ２雰囲気で約７５０℃に加熱して形成した熱酸化膜、または、原子層堆積法（ＡＬＤ法）で形成したＨｉｇｈ−Ｋ絶縁膜（ＨｆＳｉＯＮなど）を用いる。このとき、第５の絶縁膜３６上に第１の絶縁膜６が成膜されて、第５の絶縁膜３６と第１の絶縁膜６とからなる第２の絶縁膜１６が形成される。
次に、図１９に示すように、基板１の一面１ａに形成された第２の絶縁膜１６、柱状部２の側面２ｃに形成された第１の絶縁膜６および柱状部２の先端側に形成された窒化膜４を覆うように導電膜５を形成する。導電膜５としては、たとえば、ＬＰＣＶＤ法で形成したリンドープトシリコン膜またはメタル材料（Ｎｉシリサイド、ＴｉＮ膜、Ｒｕ膜など）などを用いる。導電膜５の膜厚は、たとえば、１５ｎｍとする。
次に、異方性ドライエッチング技術を用いて、柱状部２の先端側に形成された窒化膜４が露出するまで導電膜５をエッチバックする。なお、導電膜５のエッチングには、Ｃｌ２ガス、またはＣｌ２ガスとＯ２ガスの混合ガスなどを用いる。これにより、図２０に示すように、柱状部２の側面２ｃにのみサイドウォール状に導電膜５が残されて、筒状の導電層１５が形成される。このとき同時に、第２の絶縁膜１６の露出部分がエッチングされる。
次に、柱状部２の先端側の窒化膜４を除去する。
次に、図２１に示すように、イオン注入法を用いて、柱状部２の先端側に第１の不純物イオンを導入して、不純物拡散領域１２を形成する。同時に、基板の一面１ａ側にも第１の不純物イオンを注入して、不純物拡散領域１１を形成する。なお、柱状部２の側面２ｃには導電層１５が形成されており、これがマスクとされるので、第１の不純物イオンは注入されない。
このとき、不純物拡散領域３３の不純物イオン濃度よりも、不純物拡散領域１１の不純物イオン濃度が１桁程度高くなるようにイオン注入する。
たとえば、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）を製造する場合であれば、イオン注入法を用いて、砒素（Ａｓ）イオンをエネルギー６０ＫｅＶ、ドーズ１×１０１４〜５×１０１５ａｔｏｍｓ／ｃｍ２の条件、あるいは、リンイオンをエネルギー４０ＫｅＶ、ドーズ１×１０１４〜５×１０１５ａｔｏｍｓ／ｃｍ２の条件などで注入する。また、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）を製造する場合であれば、イオン注入法を用いて、ホウ素（Ｂ）イオンをエネルギー１５ＫｅＶ、ドーズ１×１０１４〜５×１０１５ａｔｏｍｓ／ｃｍ２の条件などで注入する。
また、基板１側から柱状部２の基端側まで広がるように不純物拡散領域３３を形成するとともに基板１側のみに不純物拡散領域１１を形成するようにイオン注入を行う。すなわち、不純物拡散領域３３よりも不純物拡散領域１１の領域を小さくして、不純物拡散領域１１と柱状部２との間に不純物拡散領域３３が残されるようにイオン注入を行う。
次に、熱処理を行う。これにより、図１６に示すように、不純物拡散領域１１が活性化された不純物拡散領域１３とされると同時に、不純物拡散領域１２が活性化された不純物拡散領域１４とされ、さらに、不純物拡散領域３３は活性化された不純物拡散領域３４とされる。また、このとき、活性化された不純物拡散領域１３、１４および３４では、導電層１５に対して不純物イオンが自己整合される。これにより、基端側にＬＤＤ構造を形成した縦型ＭＯＳトランジスタを形成することができる。なお、ＬＤＤ構造を設けることによって、チャネル領域と不純物拡散領域との境界近傍の電界を小さくし、半導体装置の特性を安定化させることができる。
本実施形態では、サイドウォール１７（７）を除去する際に、柱状部２の先端側の窒化膜４を残したが、この際同時に、窒化膜４を除去してもよい。窒化膜４を除去することにより、柱状部の先端側にも、ＬＤＤ構造を形成することができる。
窒化膜４を除去した場合には、不純物拡散領域３３を形成する工程で、不純物イオンを基板１の一面に導入すると同時に、柱状部２の先端側に前記不純物イオンを導入することができる。そして、第１の実施形態で示した製造工程と同様にして、不純物拡散領域１１、１２を形成することにより、柱状部の先端側および基端側にＬＤＤ構造が形成された半導体装置を形成することができる。
なお、不純物イオンの濃度、不純物イオンを注入する領域などの組み合わせはこれに限られたものではない。半導体装置の製造工程などに合わせて適宜選択することができる。
本発明の実施形態である半導体装置は、前記柱状部の先端側または基端側に形成された不純物拡散領域に隣接して、前記不純物拡散領域の不純物濃度よりも低濃度の別の不純物拡散領域が形成されて、ＬＤＤ構造が形成されている構成なので、短チャネル化するとともに、チャネル長を効率的に制御して、トランジスタ特性を向上させることができる。
（第４の実施形態）
本発明の実施形態である半導体装置は、第２の絶縁膜１６に不純物イオンを導入したほかは第３の実施形態と同様の構成とされている。
まず、第１の実施形態の図３〜図８で示した工程と同様にして、図８に示す半導体装置を形成する。次に、イオン注入法を用いて、柱状部２の側面２ｃのサイドウォール１７（７）をマスクとして、不純物イオンを基板１の一面１ａ側に注入して、不純物拡散領域１１を形成する。イオン注入の条件は、第３の実施形態で示した条件と同一である。このとき、不純物拡散領域に注入した不純物イオンの濃度の２桁から３桁低い濃度の不純物イオンが第２の絶縁膜に同時に注入される。
次に、柱状部２の側面２ｃのサイドウォール１７を除去する。サイドウォール１７は絶縁膜７からなり、絶縁膜７として窒化膜を用いた場合には、たとえば、燐酸を用いて除去することができる。
次に、ドライエッチング法（ケミカル（気相）ドライエッチング法）を用いて、柱状部２の側面２ｃの絶縁膜２６のみを選択的に除去する。ドライエッチングは、まず、ＮＨ３／ＨＦ＝１００ｓｃｃｍ／１００ｓｃｃｍ、圧力６０ｍＴ、ステージ温度設定３０℃、処理時間９０秒で処理を行った後、Ｎ２雰囲気で１Ｔｏｒｒ、２００℃、処理時間６０秒で処理を行う条件を用いる。
第２の絶縁膜１６に不純物イオン４０を導入することにより、次の工程で、ＨＦとＮＨ３を用いた気相エッチングを行う際に、第２の絶縁膜１６の膜減りを抑えることができ、膜厚が厚い第２の絶縁膜１６を残すことができる。たとえば、約５ｎｍの絶縁膜２６を除去しても、第２の絶縁膜１６の膜減りを約１０ｎｍ以下とすることができる。ＨＦとＮＨ３を用いた気相エッチングでは、不純物イオンを導入した膜のエッチング速度は、不純物イオンを導入していない膜のエッチング速度に比べて遅くなるためである。
本実施形態で示した構成は、微細化が進んだ半導体装置で特に有効である。
微細化が進んだ半導体装置では、たとえば、サイドウォール１７の形成後の間隔が約３０ｎｍ以下のような狭い間隔（スペース）に約３０ｎｍ以上の膜厚で基板を酸化して熱酸化膜を形成すると前記基板に欠陥が入るという問題が発生して、膜厚の厚い第２の絶縁膜１６を形成することが困難となるためである。微細化がさらに進んで柱状部２の間隔がさらに狭くなった場合にも適応することができる。
本発明の実施形態である半導体装置は、第２の絶縁膜１６に不純物イオン４０が注入されている構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
（第５の実施形態）
本発明の実施形態である半導体装置は、第５の絶縁膜３６（第２の絶縁膜１６）に不純物イオン４０を導入されているほかは第１の実施形態と同様の構成とされている。
図２２は、本実施形態を説明する図であって、工程断面図である。
まず、第１の実施形態の図３〜図８で示した工程と同様にして、図８に示す半導体装置を形成する。次に、イオン注入法を用いて、柱状部２の側面２ｃのサイドウォール１７（７）をマスクとして、不純物イオンを基板１の一面１ａ側に注入して、不純物拡散領域１１を形成する。イオン注入の条件は、第１の実施形態で示した条件と同一である。
次に、イオン注入法を用いて、図２２に示すように、第５の絶縁膜３６および窒化膜４に不純物イオン４０を注入する。イオン注入の条件は、第１の実施形態で示した条件とほぼ同一である。しかし、エネルギーを弱めることが必要である。これにより、より浅い位置にイオンを注入することができ、第５の絶縁膜３６および窒化膜４に不純物イオン４０を注入することができる。
たとえば、イオン注入法を用いて、砒素（Ａｓ）イオンをエネルギー５ＫｅＶ、ドーズ１×１０１３〜５×１０１５ａｔｏｍｓ／ｃｍ２の条件、リンイオンをエネルギー５ＫｅＶ、ドーズ１×１０１３〜５×１０１５ａｔｏｍｓ／ｃｍ２の条件、ホウ素（Ｂ）イオンをエネルギー５ＫｅＶ、ドーズ１×１０１３〜５×１０１５ａｔｏｍｓ／ｃｍ２の条件などで注入する。なお、不純物イオンの種類はこれらに限定されるわけではなく、トランジスタ特性に影響しないものであれば用いることができる。
次に、柱状部２の側面２ｃのサイドウォール１７を除去する。サイドウォール１７は絶縁膜７からなり、絶縁膜７として窒化膜を用いた場合には、たとえば、燐酸を用いて除去することができる。
次に、ドライエッチング法（ケミカル（気相）ドライエッチング法）を用いて、柱状部２の側面２ｃの第３の絶縁膜２６を除去する。ドライエッチングは、まず、ＮＨ３／ＨＦ＝１００ｓｃｃｍ／１００ｓｃｃｍ、圧力６０ｍＴ、ステージ温度設定３０℃、処理時間９０秒で処理を行った後、Ｎ２雰囲気で１Ｔｏｒｒ、２００℃、処理時間６０秒で処理を行う条件を用いる。
第５の絶縁膜３６に不純物イオン４０を注入することにより、次のＨＦとＮＨ３を用いた気相エッチングを行う際に、第５の絶縁膜３６の膜減りを抑えることができ、膜厚が厚い第２の絶縁膜１６を残すことができる。たとえば、約５ｎｍの絶縁膜２６を除去しても、第５の絶縁膜３６の膜減りを約１０ｎｍ以下とすることができる。ＨＦとＮＨ３を用いた気相エッチングでは、不純物イオンを注入した膜のエッチング速度は、不純物イオンを注入していない膜のエッチング速度に比べて遅くなるためである。
本実施形態で示した構成は、より微細化した半導体装置で特に有効である。
より微細化した半導体装置では、たとえば、サイドウォール１７の形成後の間隔が約３０ｎｍ以下のような狭い間隔（スペース）に約３０ｎｍ以上の膜厚で基板を酸化して熱酸化膜を形成すると前記基板に欠陥が入るという問題が発生して、膜厚の厚い第２の絶縁膜１６を形成することが困難となるためである。微細化がさらに進んで柱状部２の間隔がさらに狭くなった場合にも適応させることができる。
本実施形態では、第５の絶縁膜３６（第２の絶縁膜１６）中に不純物イオン４０が注入されるので、エッチング速度のばらつきを抑えて、トランジスタ特性を安定化することができる。
本発明の実施形態である半導体装置は、第２の絶縁膜１６に不純物イオン４０が注入されている構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができる。
（第６の実施形態）
図２３は、本発明の実施形態である半導体装置の別の一例を示す断面図である。
図２３に示すように、本発明の実施形態である半導体装置は、導電層が、サイドウォール状の部分と、その基端側に接合するように形成された略リング状の部分とから構成されているほかは第２の実施形態とほぼ同一の構成とされている。
本発明の実施形態である半導体装置は、導電層１５と、サイドウォール状の部分と、その基端側に接合するように形成された略リング状の部分とから構成されており、図２３に示すように、断面視したときに、Ｌ字形状とされている。
第１の実施形態で示した構成と同様に、導電層１５のサイドウォール状の部分はゲート電極として機能する。また、基端側に接合するように形成された略リング状の部分が、前記ゲート電極を安定して保持することができる。
次に、本発明の実施形態である半導体装置の製造方法について説明する。
まず、第３の実施形態で示した方法と同様にして、図１９に示す構造の半導体装置を形成する。次に、フォトリソグラフィー技術を用いて、導電層１５を覆うマスクを導電膜５上に形成する。次に、柱状部２の先端側に形成した窒化膜４が露出するまで、露出された導電膜５をエッチングする。このとき、第２の絶縁膜１６もエッチングされて、凹部１６ｆ、１６ｇが形成される。次に、第１の実施形態で示した方法と同様にして、窒化膜４を除去した後、不純物イオンを注入して不純物拡散領域を形成する。次に、熱処理を行って、活性化された不純物拡散領域１３、１４、３４を形成して、図２３に示す構造の半導体装置を形成する。
本発明の実施形態である半導体装置は、導電層１５の基板１に対する垂直断面形状がＬ字型形状を含む構成なので、柱状部の密度が疎な領域でも基板の主面をエッチングすることなく、ゲート電極の加工を行って、トランジスタ特性を安定に保つことができ、かつ、安定して前記ゲート電極を保持することができる。
（比較例１）
図２４、２５は、半導体装置の製造方法の比較例を示す断面図であって、図２４は導電膜５を成膜した後の工程図であり、図２５は導電膜５をエッチバックして導電層１５を形成した後の工程図である。
まず、第１の実施形態で示した方法と同様にして、柱状部２を形成した後、柱状部２を覆うように第１の絶縁膜６を形成する。次に、第１の絶縁膜６を覆うように導電膜５を形成する。これにより、図２４に示す半導体装置が形成される。次に、異方性ドライエッチング法を用いて、柱状部２の先端側の窒化膜４が露出するまで、かつ、柱状部２が密に形成された領域の柱状部２の間の導電膜６を除去するまで、導電膜５をエッチバックする。これにより、図２５に示すように、サイドウォール状の導電層１５を備えた半導体装置が形成される。
図２５に示すように、柱状部２から離れた領域、すなわち、柱状部２が形成されていない領域では、過剰なオーバーエッチが加わり、第１の絶縁膜６が除去されるとともに、基板１の一面（主面）１ａが凹凸状になるまでエッチングされた。
本発明は、半導体装置および半導体装置の製造方法に関するものであって、特に、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきを低減した半導体装置および半導体装置の製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。
１…基板、１ａ…一面（主面）、２…柱状部、２ｃ…側面、３…酸化膜、４…窒化膜、５…導電膜、６…第１の絶縁膜（ゲート絶縁膜）、７…第４の絶縁膜、１１、１２、１３、１４…不純物拡散領域、１５…導電層（ゲート電極）、１５ａ…内壁部、１５ｃ…外壁部、１５ｄ…底面部、１５ｅ…テーパー部、１６…第２の絶縁膜、１６Ａ…第３の厚膜構成部、１６Ｂ…第２の厚膜構成部、１６Ｃ…第１の厚膜構成部、１６Ｄ…薄膜部、１６Ｅ…別の薄膜部、１６ｇ…凹部、１６ｆ…凹部、１７…サイドウォール、２６…第３の絶縁膜、３３、３４…不純物拡散領域、３６…第５の絶縁膜、３６Ａ…第６の厚膜構成部、３６Ｂ…第５の厚膜構成部、３６Ｃ…第４の厚膜構成部、５０…柱状部が疎に形成された領域、５１…柱状部が密に形成された領域。

Claims (21)

  1. 主面を有し、半導体材料からなる基板と、前記基板の主面に設けられ、前記主面に対して略垂直方向に伸長した形状を有する、前記半導体材料からなる柱状部と、前記柱状部の側面に形成された第１の絶縁膜と、前記基板の主面に形成され、前記第１の絶縁膜の膜厚より少なくとも膜厚が厚い厚膜部を有する第２の絶縁膜と、前記第１の絶縁膜および前記第２の絶縁膜の上に設けられ、前記柱状部の側面から前記基板の主面にかけて形成された導電層と、を備えることを特徴とする半導体装置。
  2. 前記第２の絶縁膜を介して前記導電層に隣接した前記基板の表層側および前記柱状部の先端側にそれぞれ不純物イオンが注入されてなる不純物拡散領域が形成されており、前記導電層をゲート電極とし、前記不純物拡散領域をそれぞれソース・ドレイン領域とするＭＯＳ電界トランジスタを含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記導電層が前記柱状部側の内壁部と、前記柱状部と反対側の外壁部と、前記基板側の底面部とを有しており、前記底面部には前記柱状部に近くなるほど前記基板に近づくように形成されたテーパー部が設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記導電層と前記基板との間に、前記第１の絶縁膜の膜厚より厚い厚膜部が形成されており、前記厚膜部が前記柱状部に近くなるほど膜厚が薄くなるバーズビーク構造を有することを特徴とする請求項１〜３のいずれか１項に半導体装置。
  5. 前記第２の絶縁膜が熱酸化膜を有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記第１の絶縁膜が熱酸化膜、ＡＬＤ絶縁膜またはＣＶＤ絶縁膜のいずれかの膜であり、前記第２の絶縁膜が、熱酸化膜と前記熱酸化膜の上に形成された前記第１の絶縁膜とからなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記導電層の前記基板に対する垂直断面形状がサイドウォール形状を含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記導電層の前記基板に対する垂直断面形状がＬ字型形状を含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  9. 前記不純物拡散領域のいずれかに隣接した領域に、前記不純物拡散領域の不純物濃度よりも低濃度の別の不純物拡散領域が形成されて、ＬＤＤ構造が形成されていることを特徴とする請求項２〜８のいずれか１項に記載の半導体装置。
  10. 前記第２の絶縁膜に不純物イオンが注入されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
  11. 主面を有する半導体基板をエッチングして、前記主面から略垂直方向に伸長され、前記半導体材料からなる柱状部を形成する工程と、
    前記柱状部の側面及び前記基板の主面を覆うように第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜を覆うように第４の絶縁膜を形成した後、前記第４の絶縁膜をエッチングしてサイドウォール部を形成する工程と、
    前記サイドウォール部をマスクにして前記柱状部の側面の酸化を抑制して、前記第３の絶縁膜を介して前記基板の主面を酸化して、前記基板の主面上に前記第３の絶縁膜と酸化膜とからなる第５の絶縁膜を形成する工程と、
    前記サイドウォール部を除去する工程と、
    前記基板の主面上に前記第５の絶縁膜を残存させたまま、前記柱状部の側面上の前記第３の絶縁膜をエッチングして除去する工程と、
    前記柱状部の側面及び前記第５の絶縁膜を覆うように第１の絶縁膜を形成して、前記柱状部の側面上に前記第１の絶縁膜を形成するとともに、前記基板の主面上に前記第５の絶縁膜と前記第１の絶縁膜とからなる第２の絶縁膜を形成する工程と、
    前記第１の絶縁膜を覆うように導電膜を形成した後、前記導電膜をエッチングして前記柱状部の側面から前記基板上にかけて導電層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
  12. 前記導電膜の膜厚が前記第４の絶縁膜の膜厚よりも厚くなるように前記導電膜を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記柱状部の先端側に不純物イオンを注入して第１の不純物拡散領域を形成する工程と、前記基板の表層側に不純物イオンを注入して第２の不純物拡散領域を形成する工程と、を有することを特徴とする請求項１１または請求項１２に記載の半導体装置の製造方法。
  14. 前記第５の絶縁膜を形成する工程と、前記サイドウォール部を除去する工程との間で、前記第２の不純物拡散領域を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記導電層を形成する工程の後に、第１の不純物拡散領域と第２の不純物拡散領域を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  16. 前記第５の絶縁膜を形成する工程と、前記サイドウォール部を除去する工程との間で、前記第５の絶縁膜に不純物イオンを注入することを特徴とする請求項１１〜１５のいずれか１項に記載の半導体装置の製造方法。
  17. 前記第３の絶縁膜を除去する工程で、ＨＦガスとＮＨ３ガスを含むガスを用いて前記エッチングを行うことを特徴とする請求項１１〜１６のいずれか１項に記載の半導体装置の製造方法。
  18. 熱酸化法またはＣＶＤ法を用いて前記第３の絶縁膜を形成することを特徴とする請求項１１〜１７のいずれか１項に記載の半導体装置の製造方法。
  19. ＬＰＣＶＤ法を用いて前記第４の絶縁膜を形成することを特徴とする請求項１１〜１８のいずれか１項に記載の半導体装置の製造方法。
  20. 熱酸化法を用いて前記第５の絶縁膜を形成することを特徴とする請求項１１〜１９のいずれか１項に記載の半導体装置の製造方法。
  21. 熱酸化法、ＡＬＤ法またはＣＶＤ法を用いて前記第１の絶縁膜を形成することを特徴とする請求項１１〜２０のいずれか１項に記載の半導体装置の製造方法。
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