JPH11251587A

JPH11251587A - 半導体装置及びその製造方法

Info

Publication number: JPH11251587A
Application number: JP5107598A
Authority: JP
Inventors: Fumio Otake; 文雄大竹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-03-03
Filing date: 1998-03-03
Publication date: 1999-09-17

Abstract

(57)【要約】【課題】高温熱処理が必要なメモリ素子と高速動作が
必要なロジック素子とを同一基板上に形成した半導体装
置及びその製造方法を提供する。【解決手段】半導体基板１０上に絶縁膜１２を介して
形成され、第１導電型のドーパント不純物が導入された
ポリシリコン膜１４と、第１導電型のドーパント不純物
が導入された金属膜１５とを有するゲート電極１３と、
ゲート電極１３の両側の半導体基板１０に形成されたソ
ース／ドレイン拡散層１８とを有することを特徴とする
半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、高温での熱処理におけるデバ
イス特性の劣化を防止しうる半導体装置及びその製造方
法に関する。

【０００２】

【従来の技術】近年、システムＬＳＩ（Large Scale In
tegration、大規模集積回路）の分野において、ロジッ
ク素子とメモリ素子とをワンチップ化したメモリ素子混
載ロジック半導体装置が注目されている。メモリ素子混
載ロジック半導体装置では、ロジック回路の動作速度等
の特性を劣化せず、且つ、メモリ素子の集積度を低下せ
ずにこれらデバイスを構築することが要求される。した
がって、これらデバイスを如何にして混載するかが半導
体装置の開発上極めて重要である。

【０００３】しかし、一般に、ロジック素子とメモリ素
子とはそれぞれの特性に応じてプロセスを構築してお
り、これらのプロセスを単純に組み合わせてメモリ素子
混載ロジック半導体装置を構成することは、以下の理由
から困難である。即ち、一般のロジック素子のＭＯＳＦ
ＥＴ（Metal-Oxide-Semiconductor Field Effect Trans
istor、金属・酸化膜・半導体電解効果トランジスタ）
には、高速動作等の要求に応えるべく、ｐチャネルトラ
ンジスタにはｐ⁺ポリシリコン膜が用いられ、ｎチャネ
ルトランジスタにはｎ⁺ポリシリコン膜が用いられたサ
リサイド構造が採用されている。このように異なった導
電型のポリシリコン膜を形成するためには、製造方法の
容易さ等の理由から、ポリシリコン膜を形成した後に、
ｐ形不純物として例えばＢをイオン注入してｐ⁺ポリシ
リコン膜を形成し、ｎ形不純物として例えばＰを注入し
てｎ⁺ポリシリコン膜を形成することが一般的である。
しかし、イオン注入によるドーパント不純物の導入で
は、Ｐに比べて質量の小さいＢを注入する場合には、Ｂ
が基板内にまで到達してしまうことがあり、ｐ⁺ポリシ
リコン膜の不純物濃度をｎ⁺ポリシリコン膜の不純物濃
度と同等にまで高くするのが困難であった。このためｐ
⁺ポリシリコン膜の不純物濃度は低いものとなっていた
が、後工程で高温熱処理を行うことがないため、トラン
ジスタの特性が劣化してしまうことはなかった。

【０００４】一方、メモリ素子のＭＯＳＦＥＴでも、ロ
ジック素子と同様に、ポリシリコン膜とシリサイド層と
により構成される多層膜がゲート電極として用いられて
いるが、製造工程の簡略のために、ｐチャネルトランジ
スタとｎチャネルトランジスタの双方に、ＣＶＤ（Chem
ical Vapor Deposition、化学気相堆積）法により形成
されたｎ⁺ポリシリコン膜が用いられている。本来、メ
モリ素子の場合も、ｐチャネルトランジスタには、ｐ⁺
ポリシリコン膜を用い、ｎチャネルトランジスタには、
ｎ⁺ポリシリコン膜を用いるのが望ましい。しかし、メ
モリ素子の場合は、トランジスタ形成後のキャパシタ形
成における８００℃程度の高温熱処理により、ポリシリ
コン膜のドーパント不純物がポリシリコン膜上のシリサ
イド膜に吸い上げられてしまうことがあるため、ドーパ
ント不純物が吸い上げられることによるゲートの空乏化
などの特性劣化を抑制すべく、ドーパント不純物が吸い
上げられることをも考慮してポリシリコン膜に高濃度に
ドーパント不純物を導入しておくことが望ましい。

【０００５】

【発明が解決しようとする課題】このように、ロジック
素子やメモリ素子はそれぞれの特性に応じてプロセスを
構築しており、これらのプロセスを単純に組み合わせて
メモリ素子混載ロジック半導体装置を形成しようとする
と、高温熱処理によりロジック素子のポリシリコン膜の
ドーパント不純物がシリサイド層に吸い上げられ、特に
ドーパント不純物の濃度が低いｐ⁺ポリシリコン膜を用
いたロジック素子のｐチャネルトランジスタでは、ゲー
ト電極の空乏化などの特性劣化が生じてしまう。一方、
ロジック素子の高温熱処理におけるデバイス特性の劣化
を防止すべく、ＣＶＤ法により形成したｎ⁺ポリシリコ
ン膜をゲート電極に用いた場合には、ｐチャネルトラン
ジスタ、ｎチャネルトランジスタのいずれにもｎ⁺ポリ
シリコン膜を用いられることとなるため、ｐチャネルト
ランジスタのしきい値電圧が高くなってしまい、ロジッ
ク素子に要求される高速動作を実現することが困難とな
ってしまう。このため、従来の半導体装置では、製造方
法を単純に組み合わせただけでは、高温熱処理工程が必
要とされるメモリ素子と、高速動作が要求されるロジッ
ク素子とを１つのチップ内に混載することが困難であ
り、同一基板上に形成するための技術が待望されてい
た。

【０００６】また、近年ではメモリ素子のＭＯＳＦＥＴ
の高速化も要求されており、ｐチャネルトランジスタの
ゲート電極には、高濃度にｐ形のドーパント不純物が導
入されれたｐ⁺ポリシリコン膜を用い、ｎチャネルトラ
ンジスタのゲート電極には、高濃度にｎ形のドーパント
不純物が導入されたｎ⁺ポリシリコン膜を用いて、動作
速度を向上する技術が待望されていた。

【０００７】本発明の目的は、高温熱処理が必要なメモ
リ素子と高速動作が必要なロジック素子とを同一基板上
に形成した半導体装置及びその製造方法を提供すること
にある。

【０００８】

【課題を解決するための手段】上記目的は、半導体基板
上に絶縁膜を介して形成され、第１導電型のドーパント
不純物が導入されたポリシリコン膜と、前記第１導電型
のドーパント不純物が導入された金属膜とを有するゲー
ト電極と、前記ゲート電極の両側の前記半導体基板に形
成されたソース／ドレイン拡散層とを有することを特徴
とする半導体装置により達成される。これにより、ドー
パント不純物が導入されたポリシリコン膜と、ドーパン
ト不純物が導入された金属膜とによりゲート電極が構成
されているので、ゲート電極形成後の熱処理においてポ
リシリコン膜のドーパント不純物が金属膜に吸い上げら
れてしまうのを防止することができる。ポリシリコン膜
自体の抵抗、及びポリシリコン膜と金属膜と間のコンタ
クト抵抗を低減することができ、また、高温の熱処理に
おけるしきい値電圧等のデバイス特性の劣化を防止する
ことができるので、メモリ素子とロジック素子とが混載
された半導体装置を提供することができる。

【０００９】また、上記目的は、半導体基板上に絶縁膜
を介して形成され、第１導電型のドーパント不純物が導
入されたポリシリコン膜と、前記第１導電型のドーパン
ト不純物が導入された金属膜とを有するゲート電極と、
前記ゲート電極の両側の前記半導体基板に形成されたソ
ース／ドレイン拡散層とを有する前記第１導電型の第１
のトランジスタと、前記半導体基板上に前記絶縁膜を介
して形成され、第２導電型のドーパント不純物が導入さ
れたポリシリコン膜と、前記第２導電型のドーパント不
純物が導入された金属膜とを有するゲート電極と、前記
ゲート電極の両側の前記半導体基板に形成されたソース
／ドレイン拡散層とを有する前記第２導電型の第２のト
ランジスタとを有することを特徴とする半導体装置によ
り達成される。これにより、ｐチャネルトランジスタと
ｎチャネルトランジスタを同一基板上に形成する場合で
あっても、ポリシリコン膜自体の抵抗、及びポリシリコ
ン膜と金属膜と間のコンタクト抵抗を低減することがで
き、また、高温の熱処理におけるしきい値電圧等のデバ
イス特性の劣化を防止することができるので、メモリ素
子とロジック素子とが混載された半導体装置を提供する
ことができる。

【００１０】また、上記の半導体装置において、前記ド
ーパント不純物は、Ａｓ、Ｐ、又はＢであることが望ま
しい。また、上記の半導体装置において、前記金属膜
は、ＷＮ膜又はＴｉＮ膜である第１の膜と、前記第１の
膜上に形成された、Ｗ膜、Ｔｉ膜、Ｃｏ膜、又はＭｏ膜
である第２の膜より成ることが望ましい。

【００１１】また、上記目的は、下地基板上にポリシリ
コン膜を形成するポリシリコン膜形成工程と、前記ポリ
シリコン膜上に、ドーパント不純物が導入された金属膜
を形成する金属膜形成工程と、前記ポリシリコン膜及び
前記金属膜をパターニングし、前記ポリシリコン膜及び
前記金属膜より成るゲート電極を形成するゲート電極形
成工程とを有することを特徴とする半導体装置の製造方
法により達成される。これにより、ポリシリコン膜と、
ドーパント不純物が導入された金属膜とによりゲート電
極が構成されているので、ゲート電極形成後の熱処理に
おいてポリシリコン膜のドーパント不純物が金属膜に吸
い上げられてしまうのを防止することができる。ポリシ
リコン膜自体の抵抗、及びポリシリコン膜と金属膜と間
のコンタクト抵抗を低減することができ、また、高温の
熱処理におけるしきい値電圧等のデバイス特性の劣化を
防止することができるので、メモリ素子とロジック素子
とが混載された半導体装置の製造方法を提供することが
できる。

【００１２】また、上記目的は、下地基板上にポリシリ
コン膜を形成するポリシリコン膜形成工程と、前記ポリ
シリコン膜の第１の領域に、第１導電型のドーパント不
純物を導入する第１ドーパント不純物導入工程と、前記
ポリシリコン膜の前記第１の領域と異なる第２の領域
に、前記第１導電型と異なる第２導電型のドーパント不
純物を導入する第２ドーパント不純物導入工程と、前記
第１の領域の前記ポリシリコン膜上に、前記第１導電型
のドーパント不純物が導入された第１の金属膜を形成す
る第１金属膜形成工程と、前記第２の領域の前記ポリシ
リコン膜上に、前記第２導電型のドーパント不純物が導
入された第２の金属膜を形成する第２金属膜形成工程
と、前記第１の領域の前記ポリシリコン膜及び前記第１
の金属膜をパターニングし、前記ポリシリコン膜及び前
記第１の金属膜より成る第１のゲート電極を形成し、前
記第２の領域の前記ポリシリコン膜及び前記第２の金属
膜をパターニングし、前記ポリシリコン膜及び前記第２
の金属膜より成る第２のゲート電極を形成するゲート電
極形成工程とを有することを特徴とする半導体装置の製
造方法により達成される。これにより、ｐチャネルトラ
ンジスタとｎチャネルトランジスタを同一基板上に形成
する場合であっても、ポリシリコン膜自体の抵抗、及び
ポリシリコン膜と金属膜との間のコンタクト抵抗を低減
することができ、また、高温の熱処理におけるしきい値
電圧等のデバイス特性の劣化を防止することができるの
で、メモリ素子とロジック素子とが混載された半導体装
置の製造方法を提供することができる。

【００１３】また、上記目的は、下地基板上の第１の領
域に、第１導電型の第１のポリシリコン膜を形成する第
１ポリシリコン膜形成工程と、前記第１のポリシリコン
膜上に、前記第１導電型のドーパント不純物が導入され
た第１の金属膜を形成する第１金属膜形成工程と、前記
下地基板上の前記第１の領域と異なる第２の領域に、前
記第１導電型と異なる第２導電型の第２のポリシリコン
膜を形成する第２ポリシリコン膜形成工程と、前記第２
のポリシリコン膜上に、前記第２導電型のドーパント不
純物が導入された第２の金属膜を形成する第２金属膜形
成工程と、前記第１のポリシリコン膜及び前記第１の金
属膜をパターニングして、前記第１のポリシリコン膜及
び前記第１の金属膜より成る第１のゲート電極を形成
し、前記第２のポリシリコン膜及び前記第２の金属膜を
パターニングして、前記第２のポリシリコン膜及び前記
第２の金属膜より成る第２のゲート電極を形成するゲー
ト電極形成工程とを有することを特徴とする半導体装置
の製造方法により達成される。これにより、ｐチャネル
トランジスタとｎチャネルトランジスタを同一基板上に
形成する場合であっても、ポリシリコン膜自体の抵抗、
及びポリシリコン膜と金属膜との間のコンタクト抵抗を
低減することができ、また、高温の熱処理におけるしき
い値電圧等のデバイス特性の劣化を防止することができ
るので、メモリ素子とロジック素子とが混載された半導
体装置の製造方法を提供することができる。

【００１４】また、上記の半導体装置の製造方法におい
て、前記金属膜に導入される前記ドーパント不純物は、
前記金属膜の形成と同時に前記金属膜に導入することが
望ましい。これにより、イオン注入によらずに金属膜に
ドーパント不純物を導入するので、ゲート絶縁膜が薄く
てもドーパント不純物がゲート絶縁膜を抜けて基板に達
してしまうことがなく、また基板のイオン損傷なども防
止することができるので、良好なデバイス特性を有する
半導体装置及びその製造方法を提供することができる。

【００１５】また、上記の半導体装置の製造方法におい
て、前記ドーパント不純物を含む金属ターゲットを用い
たスパッタ法により、前記ドーパント不純物が導入され
た前記金属膜を形成することが望ましい。また、上記の
半導体装置の製造方法において、前記ドーパント不純物
を含む雰囲気中で、金属ターゲットをスパッタし、前記
ドーパント不純物が導入された前記金属膜を形成するこ
とが望ましい。

【００１６】また、上記の半導体装置の製造方法におい
て、前記ドーパント不純物を含む原料ガスを用いた化学
気相堆積法により、前記ドーパント不純物が導入された
前記金属膜を形成することが望ましい。また、上記の半
導体装置の製造方法において、前記ドーパント不純物
は、前記金属膜を形成した後に前記金属膜に導入するこ
とが望ましい。

【００１７】

【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
３を用いて説明する。図１は、本実施形態による半導体
装置を示す断面図である。図２及び図３は、本実施形態
による半導体装置を示す工程断面図である。図４は、金
属膜にドーパント不純物が吸い上げられることによる静
電容量−ゲート電圧特性の変化を示すグラフである。

【００１８】（半導体装置）まず、本実施形態による半
導体装置を図１を用いて説明する。図１に示すように、
ｎ形のシリコン基板１０上には、シリコン酸化膜より成
るゲート絶縁膜１２、ゲート電極１３、シリコン酸化膜
又はシリコン窒化膜より成る絶縁膜１６が順に形成され
ている。ゲート電極１３は、高濃度にドーパント不純物
が導入されたポリシリコン膜１４と、ポリシリコン膜１
４上に形成された金属膜１５とから構成されている。金
属膜１５は、高濃度にドーパント不純物が導入されたＷ
Ｎ膜（Ｗ：タングステン）と、ＷＮ膜上に形成され、高
濃度にドーパント不純物が導入されたＷ膜との積層膜
（以下、Ｗ／ＷＮ膜と表現する）より成るものである。
金属膜１５のＷＮ膜は、Ｗ膜とポリシリコン膜１４との
反応を防止するバリアメタルとして機能するものであ
る。

【００１９】シリコン基板１０には、ゲート電極１３に
自己整合で、ＬＤＤ（Lightly Doped Drain）の低濃度
拡散層１８ａが形成されている。ゲート電極１３の側壁
には、サイドウォール絶縁膜２０が形成されている。基
板１０には、サイドウォール絶縁膜２０が形成されたゲ
ート電極１３に自己整合で、高濃度拡散層１８ｂが形成
されており、低濃度拡散層１８ａと高濃度拡散層１８ｂ
とによりソース／ドレイン拡散層１８が構成されてい
る。

【００２０】本実施形態による半導体装置は、ゲート電
極１３の金属膜１５に高濃度にドーパント不純物が導入
されていることに主な特徴があるものである。高濃度に
不純物が導入された金属膜１５が用いられているのは、
熱処理によりポリシリコン膜のドーパント不純物が金属
膜に吸い上げられることによりデバイス特性が変化して
しまうことを防止するためである。ドーパント不純物が
金属膜に吸い上げられることによるデバイス特性の変化
を図４を用いて説明する。

【００２１】図４は、縦軸をＭＯＳダイオードの静電容
量、横軸をゲート電圧とした場合の静電容量−ゲート電
圧特性を示したものであって、ゲート電極のｐ⁺ポリシ
リコン膜上に金属膜が形成されていない場合（Ｘ）と、
ゲート電極のｐ⁺ポリシリコン膜上にドーパント不純物
が導入されていない金属膜が形成されている場合（Ｙ）
とにおける、熱処理前後の特性変化を示したものであ
る。なお、熱処理条件を８００℃、６０分とした。

【００２２】図４からわかるように、ゲート電極のｐ⁺
ポリシリコン膜上に金属膜が形成されていない場合
（Ｘ）では、熱処理を行っても静電容量はわずかしか減
少していない。これに対し、ゲート電極のｐ⁺ポリシリ
コン膜上にドーパント不純物が導入されていない金属膜
が形成されている場合（Ｙ）は、熱処理前に比べて熱処
理後では静電容量が大幅に減少している。

【００２３】このように、ｐ⁺ポリシリコン膜上に金属
膜を形成することにより、熱処理前後において静電容量
の変化がみられるが、これはｐ⁺ポリシリコン膜中のド
ーパント不純物が金属膜中に吸い上げられるためと考え
られる。すなわち、金属膜中にドーパント不純物が吸い
上げられることによりｐ⁺ポリシリコン膜中の不純物濃
度が低下し、この結果、ｐ⁺ポリシリコン膜中に空乏層
が伸び、静電容量の減少をもたらしたものと考えられ
る。

【００２４】そこで、本実施形態では高濃度にドーパン
ト不純物を導入した金属膜１５を用いることにより、ポ
リシリコン膜１４から金属膜１５にドーパント不純物が
吸い上げられるのを防止している。従来の半導体装置で
は、ゲート電極を形成した後に高温の熱処理を行うと、
高濃度にドーパント不純物を導入したポリシリコン膜か
らポリシリコン膜上のシリサイド層中にドーパント不純
物が吸い上げられ、デバイス特性が劣化、具体的にはし
きい値電圧の変動やＩｄ−Ｖｇ特性の変化等が生じてい
た。

【００２５】本実施形態による半導体装置では、高濃度
にドーパント不純物を導入したポリシリコン膜１４上
に、高濃度にドーパント不純物を導入した金属膜１５が
形成されているので、高温の熱処理においてポリシリコ
ン膜１４から金属膜１５へのドーパント不純物が吸い上
げられるのが防止され、これによりデバイス特性の劣化
が防止される。また、ゲート電極１３に金属膜１５が用
いられているので、ゲート電極にシリサイド層が用いら
れていた従来の半導体装置と比較して、ポリシリコン膜
自体の抵抗、及びポリシリコン膜と金属膜との間のコン
タクト抵抗を低減することができる。

【００２６】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図２及び図３を用いて
説明する。まず、ｎ形のシリコン基板１０上に、ゲート
絶縁膜１２を形成する（図２（ａ）参照）。

【００２７】次に、ゲート絶縁膜１２上に、ＣＶＤ法に
より、高濃度にドーパント不純物が導入されたポリシリ
コン膜１４を形成する。ドーパント不純物としては、例
えばＢを用いることができる（図２（ｂ）参照）。次
に、Ｗ／ＷＮ膜より成る金属膜１５を形成する（図２
（ｃ）参照）。ＷＮ膜を形成する場合には、ドーパント
不純物が導入されたＷのターゲットを用い、窒素雰囲気
中でスパッタ法により形成する。また、Ｗ膜を形成する
場合には、ドーパント不純物が導入されたＷのターゲッ
トを用い、スパッタ法により形成する。ドーパント不純
物としては、例えばポリシリコン膜１４に導入されたド
ーパント不純物と同一のドーパント不純物であるＢを用
いることができる。なお、金属膜１５に導入するドーパ
ント不純物の濃度は、例えば１×１０²⁰〜５×１０²¹ｃ
ｍ ^-3に設定すればよい。

【００２８】本実施形態による半導体装置の製造方法で
は、イオン注入によらずにドーパント不純物を金属膜１
５に導入するので、例えば５ｎｍ以下の薄いゲート絶縁
膜１２を用いた場合でも、ドーパント不純物がゲート絶
縁膜１２を突き抜けてシリコン基板１０に達してしまう
ことがなく、またシリコン基板１０のイオン損傷なども
防止することができる。

【００２９】次に、金属膜１５上に、ＣＶＤ法により、
シリコン酸化膜より成る絶縁膜１６を形成する。なお、
絶縁膜１６としてシリコン窒化膜を用いてもよい（図２
（ｄ）参照）。次に、フォトリソグラフィ技術により、
絶縁膜１６、金属膜１５、ポリシリコン膜１４、ゲート
絶縁膜１２をパターニングし、ポリシリコン膜１４と金
属膜１５より成るゲート電極１３を形成する（図３
（ａ）参照）。

【００３０】次に、ゲート電極１３に自己整合でドーパ
ント不純物を導入し、低濃度拡散層１８ａを形成する
（図３（ａ）参照）。次に、全面に、ＣＶＤ法により、
シリコン酸化膜を形成し、この後、シリコン酸化膜を異
方性エッチングすることにより、ゲート電極１３の側面
にシリコン酸化膜より成るサイドウォール絶縁膜２０を
形成する（図３（ｂ）参照）。

【００３１】次に、サイドウォール絶縁膜２０が形成さ
れたゲート電極１３に自己整合でドーパント不純物を導
入し、高濃度拡散層１８ｂを形成する（図３（ｂ）参
照）。このように、本実施形態によれば、高濃度にドー
パント不純物が導入されたポリシリコン膜と、高濃度に
ドーパント不純物が導入された金属膜とによりゲート電
極を構成するので、ゲート電極形成後の熱処理において
ポリシリコン膜のドーパント不純物が金属膜に吸い上げ
られてしまうのを防止することができる。ポリシリコン
膜自体の抵抗、及びポリシリコン膜と金属膜との間のコ
ンタクト抵抗を低減することができ、また、高温の熱処
理におけるしきい値電圧等のデバイス特性の劣化を防止
することができるので、メモリ素子とロジック素子とが
混載された半導体装置及びその製造方法を提供すること
ができる。

【００３２】また、本実施形態によれば、イオン注入に
よらずに金属膜にドーパント不純物を導入するので、ゲ
ート絶縁膜が薄くてもドーパント不純物がゲート絶縁膜
を抜けて基板に達してしまうことがなく、また基板のイ
オン損傷なども防止することができるので、良好なデバ
イス特性を有する半導体装置及びその製造方法を提供す
ることができる。

【００３３】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法を図５乃至図１５を用
いて説明する。図５は、本実施形態による半導体装置を
示す断面図である。図６乃至図１５は、本実施形態によ
る半導体装置の製造方法を示す工程断面図である。図１
乃至図４に示す第１実施形態による半導体装置及びその
製造方法と同一の構成要素には、同一の符号を付して説
明を省略または簡潔にする。

【００３４】（半導体装置）本実施形態による半導体装
置は、図５に示すように、同一のシリコン基板１０上
に、ｐチャネルトランジスタ６ａとｎチャネルトランジ
スタ６ｂとが形成されていることに主な特徴がある。素
子分離膜１１により画定された図５の紙面左側の素子領
域には、ｎ形ウェル９ａが形成されており、このｎ形ウ
ェル９ａ上には、図１に示す第１実施形態による半導体
装置と同様のｐチャネルトランジスタ６ａが形成されて
いる。

【００３５】一方、図５の紙面右側の素子領域のシリコ
ン基板１０には、ｐ形ウェル９ｂが形成されており、こ
のｐ形ウェル９ｂ上には、ｎチャネルトランジスタ６ｂ
が形成されている。このｎチャネルトランジスタ６ｂ
は、ゲート電極１３ａが、ｎ形のドーパント不純物が高
濃度に導入されたポリシリコン膜１４ｂと、ｎ形のドー
パント不純物が高濃度に導入された金属膜１５ａより成
ること、低濃度拡散層１８ｃと高濃度拡散層１８ｄにｎ
形のドーパント不純物が導入されていることの他は、ｐ
チャネルトランジスタ６ａと同様である。

【００３６】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図６乃至図１５を用い
て説明する。説明の便宜上、図６乃至図１５の紙面左側
は、ｐチャネルトランジスタを形成する領域８ａとし、
紙面右側は、ｎチャネルトランジスタを形成する領域８
ｂとする。

【００３７】まず、ＬＯＣＯＳ法により、素子領域を画
定する素子分離膜１１を形成する（図６（ａ）参照）。
次に、ｐチャネルトランジスタを形成する領域８ａの素
子領域にｎ形のドーパント不純物を導入し、これにより
ｎ形ウェル９ａを形成する。また、ｎチャネルトランジ
スタを形成する領域８ｂの素子領域にｐ形のドーパント
不純物を導入し、これによりｐ形ウェル９ｂを形成する
（図６（ａ）参照）。

【００３８】次に、熱酸化法により、素子分離膜１１が
形成されたシリコン基板１０上に、ゲート絶縁膜１２を
形成する（図６（ａ）参照）。次に、全面に、ＣＶＤ法
により、ポリシリコン膜１４を形成する（図６（ｂ）参
照）。次に、ｎチャネルトランジスタを形成する領域８
ｂを覆うレジストマスク２２をマスクとして、ｐ形のド
ーパント不純物、例えばＢをイオン注入し、ｐチャネル
トランジスタを形成する領域８ａのポリシリコン膜１４
にｐ形のドーパント不純物を導入する。これにより、ｐ
形のドーパント不純物が導入されたポリシリコン膜１４
ａが形成されることとなる（図７（ａ）参照）。

【００３９】次に、ｐチャネルトランジスタを形成する
領域８ａを覆うレジストマスク２４をマスクとして、ｎ
形のドーパント不純物、例えばＡｓをイオン注入し、ｎ
チャネルトランジスタを形成する領域８ｂのポリシリコ
ン膜１４にｎ形のドーパント不純物を導入する。これに
より、ｎ形のドーパント不純物が導入されたポリシリコ
ン膜１４ｂが形成されることとなる（図７（ｂ）参
照）。

【００４０】次に、全面に、シリコン酸化膜２６を形成
し、ｎチャネルトランジスタを形成する領域８ｂをシリ
コン酸化膜２６で覆うように、シリコン酸化膜２６をパ
ターニングする（図８（ａ）参照）。次に、図２（ｃ）
に示す第１実施形態による半導体装置の製造方法と同様
にして、全面に、Ｗ／ＷＮ膜より成り、ｐ形のドーパン
ト不純物としてＢが高濃度に導入された金属膜１５を形
成する。高濃度にドーパント不純物が導入された金属膜
１５が形成されるため、イオン注入によりポリシリコン
膜１４ａに導入されたドーパント不純物のドーパント濃
度が低い場合でも、高温熱処理においてポリシリコン膜
１４ａから金属膜１５へドーパント不純物が吸い上げら
れてしまうのが抑制され、しきい値電圧の変動等のデバ
イス特性の劣化が抑制される（図８（ａ）参照）。

【００４１】次に、ｐチャネルトランジスタを形成する
領域８ａを覆うレジストマスク２８を形成する（図８
（ｂ）参照）。次に、このレジストマスク２８をマスク
として、金属膜１５をＲＩＥ（Reactive Ion Etching、
反応性イオンエッチング)によりエッチングする。この
後、更に、レジストマスク２８をマスクとしてシリコン
酸化膜２６をエッチングする（図９（ａ）参照）。

【００４２】次に、全面に、シリコン酸化膜３０を形成
する（図９（ｂ）参照）。次に、フォトリソグラフィ技
術により、ｐチャネルトランジスタを形成する領域８ａ
をシリコン酸化膜３０で覆うように、シリコン酸化膜３
０をパターニングする（図１０（ａ）参照）。次に、全
面に、Ｗ／ＷＮ膜より成り、ｎ形のドーパント不純物が
高濃度に導入された金属膜１５ａを形成する。ｎ形のド
ーパント不純物が導入されたＷのターゲットを用いる他
は、金属膜１５の形成方法と同様である（図１０（ｂ）
参照）。

【００４３】次に、ｎチャネルトランジスタを形成する
領域８ｂを覆うレジストマスク３２を形成する（図１１
（ａ）参照）。次に、このレジストマスク３２をマスク
として、金属膜１５ａをＲＩＥ（Reactive Ion Etchin
g、反応性イオンエッチング)によりエッチングする。こ
の後、更に、レジストマスク３２をマスクとして、シリ
コン酸化膜３０をエッチングする（図１１（ｂ）参
照）。

【００４４】次に、全面に、シリコン酸化膜より成る絶
縁膜１６を形成する。なお、絶縁膜１６としてシリコン
窒化膜を用いてもよい（図１２（ａ）参照）。次に、フ
ォトリソグラフィ技術により、絶縁膜１６、金属膜１
５、１５ａ、ポリシリコン膜１４ａ、１４ｂ、ゲート絶
縁膜１２をパターニングし、ポリシリコン膜１４ａ及び
金属膜１５より成るゲート電極１３と、ポリシリコン膜
１４ｂ及び金属膜１５ａより成るゲート電極１３ａとを
形成する（図１２（ｂ）参照）。

【００４５】次に、ｎチャネルトランジスタを形成する
領域８ｂを覆うレジストマスク３４を形成する（図１３
（ａ）参照）。次に、図３（ａ）に示す第１実施形態に
よる半導体装置の製造方法と同様にして、ゲート電極１
３に自己整合で低濃度拡散層１８ａを形成する（図１３
（ａ）参照）。

【００４６】次に、ｐチャネルトランジスタを形成する
領域８ａを覆うレジストマスク３６を形成する（図１３
（ｂ）参照）。次に、ゲート電極１３ａに自己整合でｎ
形のドーパント不純物として例えばＡｓを導入し、低濃
度拡散層１８ｃを形成する（図１３（ｂ）参照）。次
に、ゲート電極１３、１３ａの側面にサイドウォール絶
縁膜２０を形成する（図１４（ａ）参照）。

【００４７】次に、ｎチャネルトランジスタを形成する
領域８ｂを覆うレジストマスク３８を形成する（図１４
（ａ）参照）。次に、サイドウォール絶縁膜２０が形成
されたゲート電極１３に自己整合でｐ形のドーパント不
純物として例えばＢを導入し、高濃度拡散層１８ｂを形
成する（図１４（ａ）参照）。

【００４８】次に、ｐチャネルトランジスタを形成する
領域８ａを覆うレジストマスク４０を形成する（図１４
（ｂ）参照）。次に、サイドウォール絶縁膜２０が形成
されたゲート電極１３ａに自己整合でｎ形のドーパント
不純物として例えばＡｓを導入し、高濃度拡散層１８ｄ
を形成する（図１４（ｂ）参照）。

【００４９】次に、レジストマスク４０を除去する（図
１５参照）。このように、本実施形態によれば、ｐチャ
ネルトランジスタとｎチャネルトランジスタを同一基板
上に形成する場合であっても、第１実施形態と同様に、
ポリシリコン膜自体の抵抗、及びポリシリコン膜と金属
膜との間のコンタクト抵抗を低減することができ、ま
た、高温の熱処理におけるしきい値電圧等のデバイス特
性の劣化を防止することができる。これにより、メモリ
素子とロジック素子とが混載された半導体装置及びその
製造方法を提供することができる。

【００５０】［第３実施形態］本発明の第３実施形態に
よる半導体装置の製造方法を図１６乃至図１８を用いて
説明する。図１６乃至図１８は、本実施形態による半導
体装置の製造方法を示す工程断面図である。図１乃至図
１５に示す第１実施形態又は第２実施形態による半導体
装置及びその製造方法と同一の構成要素には、同一の符
号を付して説明を省略または簡潔にする。

【００５１】本実施形態では、図５に示す第２実施形態
による半導体装置の他の製造方法について説明する。ま
ず、ｎ形ウェル９ａ、ｐ形ウェル９ｂを形成する工程ま
では、図６（ａ）に示す第２実施形態による半導体装置
の製造方法と同様であるので、説明を省略する。

【００５２】次に、全面に、ＣＶＤ法により、高濃度に
ｐ形のドーパント不純物が導入されたポリシリコン膜１
４ａを形成する。ｐ形のドーパント不純物としては、例
えばＢを用いることができる（図１６（ａ）参照）。次
に、図２（ｃ）に示す第１実施形態による半導体装置の
製造方法と同様にして、高濃度にｐ形のドーパント不純
物が導入された金属膜１５を形成する（図１６（ａ）参
照）。

【００５３】次に、全面に、シリコン酸化膜３０を形成
する（図１６（ａ）参照）。次に、ｐチャネルトランジ
スタを形成する領域８ａを覆うレジストマスク２８をマ
スクとして、シリコン酸化膜３０、金属膜１５、ポリシ
リコン膜１４ａをエッチングする（図１６（ｂ）参
照）。次に、全面に、ＣＶＤ法により、高濃度にｎ形の
ドーパント不純物、例えばＡｓが導入されたポリシリコ
ン膜１４ｂを形成する（図１７（ａ）参照）。

【００５４】次に、図１０（ｂ）に示す第２実施形態に
よる半導体装置の製造方法と同様にして、全面に、Ｗ／
ＷＮ膜より成り、ｎ形のドーパント不純物として、例え
ばＡｓが導入された金属膜１５ａを形成する（図１７
（ａ）参照）。次に、ｎチャネルトランジスタを形成す
る領域８ｂを覆うレジストマスク３２を形成する（図１
７（ｂ）参照）。

【００５５】次に、このレジストマスク３２をマスクと
して、金属膜１５ａをＲＩＥ（Reactive Ion Etching、
反応性イオンエッチング)によりエッチングする。この
後、更に、レジストマスク３２をマスクとして、ポリシ
リコン膜１４ｂ、シリコン酸化膜３０をエッチングする
（図１８（ａ）参照）。次に、全面に、シリコン酸化膜
より成る絶縁膜１６を形成する。なお、絶縁膜１６とし
てシリコン窒化膜を用いてもよい（図１８（ｂ）参
照）。

【００５６】この後の本実施形態による半導体装置の製
造方法は、図１２（ｂ）乃至図１５に示す第２実施形態
による半導体装置の製造方法と同様であるので省略す
る。このように、本実施形態によれば、ｐチャネルトラ
ンジスタとｎチャネルトランジスタを同一基板上に形成
する場合であっても、第１実施形態と同様に、ポリシリ
コン膜自体の抵抗、及びポリシリコン膜と金属膜との間
のコンタクト抵抗を低減することができ、また、高温の
熱処理におけるしきい値電圧等のデバイス特性の劣化を
防止することができる。これにより、メモリ素子とロジ
ック素子とが混載された半導体装置及びその製造方法を
提供することができる。

【００５７】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。例えば、上記実施形態
では、ｐチャネルトランジスタを形成する場合はドーパ
ント不純物としてＢを用い、ｎ形トランジスタを形成す
る場合はドーパント不純物としてＡｓを用いたが、ドー
パント不純物はＢやＡｓに限定されるものではなく、所
定の導電型を形成するためのドーパント不純物であれば
あらゆるドーパント不純物を用いることができ、例えば
Ｐ等を用いてもよい。また、金属膜は、Ｗ／ＷＮ膜に限
定されるものではなく、Ｔｉ／ＴｉＮ膜を用いてもよ
い。また、ＷＮ膜やＴｉＮ膜等をバリヤメタルとして、
バリアメタル上にＣｏ膜、Ｍｏ膜等他の高融点金属膜を
形成して金属膜を構成してもよい。

【００５８】また、ドーパント不純物が導入された金属
膜の形成方法は、上記実施形態に限定されるものではな
く、いかなる方法を用いてもよい。例えば、ドーパント
不純物が導入されていないターゲットを用い、Ｂ₂Ｈ₆ガ
スやＰＨ₃ガス等の雰囲気中で、スパッタ法により金属
膜を形成してもよい。また、金属の原料ガスとドーパン
ト不純物の原料ガスとを用い、ＣＶＤ法により金属膜を
形成してもよい。この場合、ドーパント不純物の原料ガ
スとしては、例えばＢ₂Ｈ₆ガスやＰＨ₃ガス等を用いる
ことができる。

【００５９】また、金属膜を形成した後、イオン注入に
より金属膜にドーパント不純物を導入してもよい。ま
た、高温の熱処理において、一方の導電型のトランジス
タにおいてポリシリコン膜内のドーパント不純物が吸い
上げられてしまうのが特に問題となる場合には、その一
方のトランジスタにおいてのみ金属膜に高濃度にドーパ
ント不純物を導入するようにしてもよい。

【００６０】

【発明の効果】以上の通り、本発明によれば、高濃度に
ドーパント不純物が導入されたポリシリコン膜と、高濃
度にドーパント不純物が導入された金属膜とによりゲー
ト電極を構成するので、ゲート電極形成後の熱処理にお
いてポリシリコン膜のドーパント不純物が金属膜に吸い
上げられてしまうのを防止することができる。ポリシリ
コン膜自体の抵抗、及びポリシリコン膜と金属膜との間
のコンタクト抵抗を低減することができ、また、高温の
熱処理におけるしきい値電圧等のデバイス特性の劣化を
防止することができるので、メモリ素子とロジック素子
とが混載された半導体装置及びその製造方法を提供する
ことができる。

【００６１】また、本発明によれば、イオン注入によら
ずに金属膜にドーパント不純物を導入するので、ゲート
絶縁膜が薄くてもドーパント不純物がゲート絶縁膜を抜
けて基板に達してしまうことがなく、また基板のイオン
損傷なども防止することができるので、良好なデバイス
特性を有する半導体装置及びその製造方法を提供するこ
とができる。

【００６２】また、本発明によれば、ｐチャネルトラン
ジスタとｎチャネルトランジスタを同一基板上に形成す
る場合であっても、ポリシリコン膜自体の抵抗、及びポ
リシリコン膜と金属膜との間のコンタクト抵抗を低減す
ることができ、また、高温の熱処理におけるしきい値電
圧等のデバイス特性の劣化を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置を示す
断面図である。

【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図４】金属膜にドーパント不純物が吸い上げられるこ
とによる静電容量−ゲート電圧特性の変化を示すグラフ
である。

【図５】本発明の第２実施形態による半導体装置を示す
断面図である。

【図６】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図７】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図８】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。

【図９】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。

【図１０】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その５）である。

【図１１】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その６）である。

【図１２】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その７）である。

【図１３】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その８）である。

【図１４】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その９）である。

【図１５】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その１０）である。

【図１６】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。

【図１７】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。

【図１８】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。

【符号の説明】

６ａ…ｐチャネルトランジスタ６ｂ…ｎチャネルトランジスタ８ａ…ｐチャネルトランジスタを形成する領域８ｂ…ｎチャネルトランジスタを形成する領域９ａ…ｎ形ウェル９ｂ…ｐ形ウェル１０…シリコン基板１１…素子分離膜１２…ゲート絶縁膜１３、１３ａ…ゲート電極１４、１４ａ、１４ｂ…ポリシリコン膜１５、１５ａ…金属膜１６…絶縁膜１８…ソース／ドレイン拡散層１８ａ、１８ｃ…低濃度拡散層１８ｂ、１８ｄ…高濃度拡散層２０…サイドウォール絶縁膜２２…レジストマスク２４…レジストマスク２６…シリコン酸化膜２８…レジストマスク３０…シリコン酸化膜３２…レジストマスク３４…レジストマスク３６…レジストマスク３８…レジストマスク４０…レジストマスク

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を介して形成さ
れ、第１導電型のドーパント不純物が導入されたポリシ
リコン膜と、前記第１導電型のドーパント不純物が導入
された金属膜とを有するゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソ
ース／ドレイン拡散層とを有することを特徴とする半導
体装置。
【請求項２】半導体基板上に絶縁膜を介して形成さ
れ、第１導電型のドーパント不純物が導入されたポリシ
リコン膜と、前記第１導電型のドーパント不純物が導入
された金属膜とを有するゲート電極と、前記ゲート電極
の両側の前記半導体基板に形成されたソース／ドレイン
拡散層とを有する前記第１導電型の第１のトランジスタ
と、前記半導体基板上に前記絶縁膜を介して形成され、第２
導電型のドーパント不純物が導入されたポリシリコン膜
と、前記第２導電型のドーパント不純物が導入された金
属膜とを有するゲート電極と、前記ゲート電極の両側の
前記半導体基板に形成されたソース／ドレイン拡散層と
を有する前記第２導電型の第２のトランジスタとを有す
ることを特徴とする半導体装置。
【請求項３】請求項１又は２記載の半導体装置におい
て、前記ドーパント不純物は、Ａｓ、Ｐ、又はＢであること
を特徴とする半導体装置。
【請求項４】請求項１乃至３のいずれか１項に記載の
半導体装置において、前記金属膜は、ＷＮ膜又はＴｉＮ膜である第１の膜と、
前記第１の膜上に形成された、Ｗ膜、Ｔｉ膜、Ｃｏ膜、
又はＭｏ膜である第２の膜より成ることを特徴とする半
導体装置。
【請求項５】下地基板上にポリシリコン膜を形成する
ポリシリコン膜形成工程と、前記ポリシリコン膜上に、ドーパント不純物が導入され
た金属膜を形成する金属膜形成工程と、前記ポリシリコン膜及び前記金属膜をパターニングし、
前記ポリシリコン膜及び前記金属膜より成るゲート電極
を形成するゲート電極形成工程とを有することを特徴と
する半導体装置の製造方法。
【請求項６】下地基板上にポリシリコン膜を形成する
ポリシリコン膜形成工程と、前記ポリシリコン膜の第１の領域に、第１導電型のドー
パント不純物を導入する第１ドーパント不純物導入工程
と、前記ポリシリコン膜の前記第１の領域と異なる第２の領
域に、前記第１導電型と異なる第２導電型のドーパント
不純物を導入する第２ドーパント不純物導入工程と、前記第１の領域の前記ポリシリコン膜上に、前記第１導
電型のドーパント不純物が導入された第１の金属膜を形
成する第１金属膜形成工程と、前記第２の領域の前記ポリシリコン膜上に、前記第２導
電型のドーパント不純物が導入された第２の金属膜を形
成する第２金属膜形成工程と、前記第１の領域の前記ポリシリコン膜及び前記第１の金
属膜をパターニングし、前記ポリシリコン膜及び前記第
１の金属膜より成る第１のゲート電極を形成し、前記第
２の領域の前記ポリシリコン膜及び前記第２の金属膜を
パターニングし、前記ポリシリコン膜及び前記第２の金
属膜より成る第２のゲート電極を形成するゲート電極形
成工程とを有することを特徴とする半導体装置の製造方
法。
【請求項７】下地基板上の第１の領域に、第１導電型
の第１のポリシリコン膜を形成する第１ポリシリコン膜
形成工程と、前記第１のポリシリコン膜上に、前記第１導電型のドー
パント不純物が導入された第１の金属膜を形成する第１
金属膜形成工程と、前記下地基板上の前記第１の領域と異なる第２の領域
に、前記第１導電型と異なる第２導電型の第２のポリシ
リコン膜を形成する第２ポリシリコン膜形成工程と、前記第２のポリシリコン膜上に、前記第２導電型のドー
パント不純物が導入された第２の金属膜を形成する第２
金属膜形成工程と、前記第１のポリシリコン膜及び前記第１の金属膜をパタ
ーニングして、前記第１のポリシリコン膜及び前記第１
の金属膜より成る第１のゲート電極を形成し、前記第２
のポリシリコン膜及び前記第２の金属膜をパターニング
して、前記第２のポリシリコン膜及び前記第２の金属膜
より成る第２のゲート電極を形成するゲート電極形成工
程とを有することを特徴とする半導体装置の製造方法。
【請求項８】請求項５乃至７のいずれか１項に記載の
半導体装置の製造方法において、前記金属膜に導入される前記ドーパント不純物は、前記
金属膜の形成と同時に前記金属膜に導入することを特徴
とする半導体装置の製造方法。
【請求項９】請求項８記載の半導体装置の製造方法に
おいて、前記ドーパント不純物を含む金属ターゲットを用いたス
パッタ法により、前記ドーパント不純物が導入された前
記金属膜を形成することを特徴とする半導体装置の製造
方法。
【請求項１０】請求項８記載の半導体装置の製造方法
において、前記ドーパント不純物を含む雰囲気中で、金属ターゲッ
トをスパッタし、前記ドーパント不純物が導入された前
記金属膜を形成することを特徴とする半導体装置の製造
方法。
【請求項１１】請求項８記載の半導体装置の製造方法
において、前記ドーパント不純物を含む原料ガスを用いた化学気相
堆積法により、前記ドーパント不純物が導入された前記
金属膜を形成することを特徴とする半導体装置の製造方
法。
【請求項１２】請求項５乃至７のいずれか１項に記載
の半導体装置の製造方法において、前記ドーパント不純物は、前記金属膜を形成した後に前
記金属膜に導入することを特徴とする半導体装置の製造
方法。