TW201344900A - 具有超接面結構的半導體裝置及其製造方法 - Google Patents

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Abstract

揭示一種半導體裝置及其製造方法。該半導體裝置包括：基板，外延層，係形成在基板上，且具有第一導電型，在外延層中形成的多個深井，多個深井具有與第一導電型相反的第二導電型；在相鄰的深井之間的外延層的頂部中形成的多個溝槽金屬氧化物半導體場效應電晶體(MOSFET)單元，外延層的頂部係形成為本體區，基板係形成為汲極區；每一個溝槽MOSFET單元包括在本體區中形成的源極區和淺溝槽閘極，該淺溝槽閘極的溝槽深度係小於相鄰的深井間之距離的二分之一。利用本發明的方案實現了Ron*Qg減小。

Description

具有超接面結構的半導體裝置及其製造方法
本發明係有關半導體技術，具體上係有關但不限於一種具有超接面結構的半導體裝置及其製造方法。
超接面(SJ：Super Junction)結構可以降低Ron(導通電阻)*A(面積)，因此運用超接面可以縮小裝置的尺寸。透過縮小超接面的P型柱或N型柱的寬度，可以進一步降低Ron。如此之縮小裝置尺寸的方案被使用在平面MOSFET(金屬氧化物半導體場效應電晶體)裝置中時，閘極多晶矽的尺寸需要同時被縮小。因此，在平面MOSFET中，可以透過導入超接面來降低Ron*Qg(閘極電荷)。這有利於降低閘極驅動電路中的損耗。
但是，當在溝槽MOSFET中使用超接面結構時，閘極電荷Qg並不隨著立柱之寬度的縮小而縮小，因為當縮小立柱的寬度時，溝槽閘極尺寸沒有變化。因此，需要一種能夠使得Ron*Qg降低的技術。
考慮到現有技術中的一個或多個問題，提出了一種具有超接面結構的半導體裝置及其製造方法。
根據本發明的實施例，提出了一種半導體裝置，包括：基板，外延層，係形成在所述基板上，且具有第一導電型，在所述外延層中形成的多個深井，所述多個深井具有與所述第一導電型相反的第二導電型；在相鄰的深井之間的外延層的頂部中形成的多個溝槽金屬氧化物半導體場效應電晶體(MOSFET)單元，所述外延層的頂部係形成為本體區，所述基板係形成為汲極區；其中，所述溝槽MOSFET單元的每一個皆包括在所述本體區中形成的源極區和淺溝槽閘極，所述淺溝槽閘極的溝槽深度係小於相鄰的深井間之距離的二分之一。
根據本發明的另一實施例，提出了一種半導體裝置，包括：基板，外延層，係形成在所述基板上，且具有第一導電型，在所述外延層中形成的多個深井，所述多個深井具有與所述第一導電型相反的第二導電型；在相鄰的深井之間的外延層的頂部中形成的多個溝槽金屬氧化物半導體場效應電晶體(MOSFET)單元，所述外延層的頂部係形成為本體區，所述基板係形成為汲極區；其中，所述深井將相鄰的溝槽MOSFET單元的本體區隔開。
根據本發明的又一實施例，提出了一種半導體裝置的製造方法，包括步驟：在基板上形成具有第一導電型的外延層，在所述外延層中形成多個深井，所述多個深井具有 與所述第一導電型相反的第二導電型；在相鄰的深井之間的外延層的頂部中形成溝槽金屬氧化物半導體場效應電晶體(MOSFET)單元，其中，所述外延層的頂部係形成為本體區，所述基板係形成為汲極區；其中，所述溝槽MOSFET單元的每一個皆包括在所述本體區中形成的源極區和淺溝槽閘極，所述淺溝槽閘極的溝槽深度係小於相鄰的深井間之距離的二分之一。
根據本發明的再一實施例，提出了一種半導體裝置的製造方法，包括步驟：在基板上形成具有第一導電型的外延層，在所述外延層中形成多個深井，所述多個深井具有與所述第一導電型相反的第二導電型；在相鄰的深井之間的外延層的頂部中形成溝槽金屬氧化物半導體場效應電晶體(MOSFET)單元，其中，所述外延層的頂部係形成為本體區，所述基板係形成為汲極區；其中，所述外延層係透過多次外延生長來予以形成的，並且每次外延之後進行多次注入操作。
利用本發明的方案，實現了Ron*Qg大大減小。此外，Ron*A相比於傳統的槽閘極MOSFET，也獲得到了減小。
另外，利用本發明的方案，還可以獲得具有優良濃度分佈的立柱(深井)，使得能夠進一步縮小裝置的尺寸。
100‧‧‧半導體裝置
110‧‧‧主單元區
120‧‧‧端接區
130‧‧‧閘極溝槽
140‧‧‧P型柱(或N型柱)
200‧‧‧半導體裝置
201‧‧‧金屬層
202‧‧‧半導體基板
203‧‧‧外延層
204‧‧‧深井
205‧‧‧閘極氧化物層
206‧‧‧多晶矽
207‧‧‧本體區
208‧‧‧源極區
209‧‧‧介電質層
210‧‧‧金屬層
200’‧‧‧半導體裝置
208’‧‧‧擴散尾部
下面的附圖表現了本發明的實施方式。這些附圖和實 施方式以非限制性、非窮舉性的方式而提供了本發明的一些實施例，其中：圖1示意性地示出了根據本發明實施例的半導體裝置的俯視圖；圖2示意性地示出了沿著圖1所示的俯視圖中的A-A'線的剖面視圖；圖3、4、5、6、7、8、9、10和11是描述根據本發明實施例的半導體裝置的製造步驟的剖面視圖；以及圖12和圖13示出了根據本發明另一實施例的半導體裝置的製造方法的剖面圖。
下面將闡述本發明的一些實施例，這些實施例係有關具有超接面的半導體裝置及其製造方法。另外，下面還將具體描述半導體裝置的基板的一些實施例。在本發明中，“基板”包括但是並不局限於各種晶片，例如單個積體電路晶片，感測器晶片，開關晶片以及其他具有半導體性能的晶片。“光阻”通常是指，但是不局限於，在電磁輻射的照射下發生化學變化的材料，例如在電磁輻射照射下具有可溶性的正性光阻和在電磁輻射照射下具有不溶性的負性光阻。附圖中以及下文將對某些實施例中的許多具體細節進行詳細說明，以幫助讀者透徹領會本發明的實施例。某些其他的實施例可能在構造、成分或者製程流程方面與本發明披露的實施例有所不同，但是本領域的技術人員應 該理解，在沒有附圖所示的實施例或者其他細節、方法、材料等的情況下，本發明的實施例也是可以被實現的。
圖1示意性地示出了根據本發明實施例的半導體裝置100的俯視圖。在下面的討論中，以功率裝置為例進行說明，但是本領域的技術人員應該理由本發明並不局限於功率裝置，也可以被使用在其他需要縮小裝置尺寸的垂直接面構裝置中。
如圖1所示，該實施例的半導體裝置100包括主單元區(Main Cell Region)110和端接區(Termination Region)120。通常，在主單元區110中形成垂直結構的半導體裝置的主要部分，在端接區120中引出半導體裝置的端子。雖然圖1所示的半導體裝置100俯視圖中，主單元區110和端接區是帶圓角的正方形形狀，但是本領域的技術人員應該理解，也可以採用其他的形狀，例如帶圓角的矩形形狀，圓形形狀等。
圖1右側的放大圖中示出了右側圖中跨在主單元區110和端接區120的一小塊正方形區域的具體結構。如圖所示，在主單元區110中，閘極溝槽130與P型柱(或N型柱)140係交替地形成，也就是說，深井(立柱)將溝槽型MOSFET單元的各個閘極溝槽隔開。
圖2示意性地示出了沿著圖1所示的俯視圖中的A-A'線的剖面視圖。如圖2所示，根據該實施例的半導體裝置200包括半導體基板202，形成在半導體基板202背側的金屬層201，形成在半導體基板202上的外延層203， 在外延層203中形成的深井204，以及在深井之間的外延層中形成的溝槽MOSFET單元。外延層203的頂部係形成為本體區207，半導體基板203係形成為汲極區。該溝槽MOSFET單元包括在本體區207中形成的源極區208和淺溝槽閘極，閘極槽深大約為深井之間距的二分之一以下，最好在三分之一以下，從而降低閘極溝槽密度，使得閘極電容Qg降低。根據另一實施例，該淺溝槽閘極的溝槽側壁和底部係沈積有厚的氧化物層並且該淺溝槽係填充有多晶矽206。
根據該實施例，在閘極溝槽的上方形成閘極氧化物層209和用作為源極的金屬層210，並開孔透過導電通路而建立閘極多晶矽到外部的連接。另外，在半導體基板的背側形成的金屬層201用作為汲極。
在該實施例中，本體區207也可以佔據深井204的上部。例如，相鄰的溝槽MOSFET單元的本體區係彼此相連接。但是，根據本發明的另一實施例，深井204也可以將相鄰的溝槽MOSFET單元的本體區207隔開。本體區207係形成為淺的本體區並且是輕度摻雜的。根據本發明的再一實施例，對本體區進行兩次輕度摻雜注入。
根據上述實施例，實現了Ron*Qg的極大降低。另外，該技術利用改進的超接面技術，還減小了Ron*A。因此，該實施例的半導體裝置適用於中高壓高速電路領域。
為了提高深井的濃度分佈，在本發明的一些實施例中，深井204係透過對外延層203多次注入來予以形成 的，最深的那次注入操作的劑量係比其他次注入操作的劑量更大。例如，最深的那次注入操作的劑量為其他次劑量的105%~110%。這樣能夠為深井204的底部提供更多電荷來進行底部電荷補償。在一些實施例中，外延層203係透過多次外延生長來予以形成的，並且每次外延之後進行多次注入操作。這樣能夠在深井中形成較為優良的濃度分佈。根據本發明的另外一些實施例，多次外延生長的厚度不同，首次外延生長的厚度係大於後續之外延生長的厚度。
圖3示出了根據本發明實施例的製作半導體裝置的製程步驟中在半導體基板上形成外延層的剖面示意圖。在下面的討論中，以半導體基板202包括n型基板材料為例來進行說明。然而，本領域技術人員應當理解，在其他的實施例中可以使用p型基板材料或本徵基板材料來代替所述的n型基板材料。
如圖3所示，該實施例的製程流程可以包括在半導體基板202上沉積n型外延層203，該沉積步驟可以透過化學汽相沉積法(CVD)、等離子增強化學氣相沉積法(PECVD)、原子層沉積法(ALD)、液相外延法(LPE)和/或其他合適的沉積方法來予以實現。下文中的術語“外延層”通常但不局限於是單晶基板材料上的單晶薄膜或者單晶層。例如，n型外延層203可以保護單晶矽層或者其他合適的慘有磷(P)、砷(As)、銻(Sb)和/或其他合適的n型雜質的半導體材料。
如圖4所示，在沉積外延層203後，該實施例的製程流程包括在外延層203中形成P型立柱(P型深井)204的步驟。該P型柱204例如透過高能注入的方式來予以形成。根據一些實施例，為了形成濃度分佈較為優良的深井，將外延層203的形成和深井204的形成交替地進行。例如，分兩次或者更多次形成外延層203，每次外延操作之後，都進行多次高能注入操作，從而能夠形成濃度分佈較為優良的深井。根據本發明的一些實施例，多次外延生長的厚度不同，首次外延生長的厚度係大於後續之外延生長的厚度。
根據本發明的另外一些實施例，還可以在針對每次外延操作形成的外延層進行高能注入後，再進行額外的表面注入，從而補償表面的Boron擴散。另外，深井204還可以是透過對外延層203進行多次注入來予以形成的，最深的那次注入操作的劑量較大，這樣能夠為深井204的底部提供更多電荷來進行底部電荷補償。雖然圖4中示出了三個深井204，但是本領域的技術人員可以理解，深井的數目可以隨著不同應用情況而改變。
在形成深井204後，該實施例的製程方法包括在外延層203上表面塗敷光阻(未示出)，從而形成閘極溝槽。該塗敷步驟可以透過旋轉塗敷和/或其他合適的技術來予以實現。之後，光阻可以透過圖案化而形成開口。下文中的術語“圖案化”通常但不限於是指透過微影和/或其他合適的方法，將想要的圖案印在光阻上，之後再去除光阻 的某些部分，使得光阻上形成想要的圖案。根據本發明的實施例，光阻的開口係形成在相鄰的深井204之間的外延層上，去除外延層203的一部分而在外延層203中形成閘極溝槽，如圖5所示。根據本發明的實施例，閘極槽深大約為深井之間距的二分之一以下，最好在三分之一以下，從而降低閘極溝槽密度，使得閘極電容Qg降低。例如，該閘極溝槽形成得較淺，例如0.6um~1.3um，而深井204之間的距離較大，例如大約2.5~3.0um，藉此而達到降低閘極溝槽密度，閘極電容Qg由此而降低。此外，還可以利用HTO CVD(高溫氧化物沉積)技術，在相對較窄的槽閘，例如0.6um，中形成約1000埃，均勻的閘氧化物，能夠使得閘極電容Qg進一步減小。
根據再一實施例，還可以在深井204之間可以形成淺接面，例如小於0.8um。由此可以縮短槽閘深度，例如約1.1um，因此閘極電容Qg將再一步降低。
在形成閘極溝槽後，該實施例的製程流程包括沉積閘極氧化物層205的步驟。根據該實施例，在閘極溝槽和側壁上沉積的氧化物的厚度比較大。例如使用HTO CVD(高溫氧化物沉積)技術來形成閘極氧化物層205。
作為一個實例，先利用習知乾氧氧化生成氧化層厚度大約450埃，之後HTO沉積厚度大約為550埃的氧化物層。這樣能夠在在較窄，例如0.6um的槽閘中形成厚度大(例如，大於800埃)、均勻性好的氧化物層。
根據本發明的實施例，還可以在閘極溝槽的底部，沉 積更厚的氧化物層205，例如厚度為2500埃~3000埃。例如，利用HDP製程來形成TBO(槽閘底部氧化物)，這樣在此利用在結構中，閘極電容Qg將進一步減小，如圖6所示。這是因為，如同後面所述者，在本體區中的濃度較低，例如為5*1016~9*1016，的情況下，透過引入較厚的閘極氧化物層205(例如，二氧化矽)可以明顯降低閘極電容Qg。
在沉積閘極氧化物層205後，該實施例的製程流程還包括在閘極溝槽中填充閘極多晶矽206的步驟，如圖7所示。根據一些實施例，在閘極溝槽中形成閘極多晶矽層206最好用原位N+摻雜的方法來予以形成。或者在其他的實施例中，透過離子注入或者擴散摻雜的方式來形成閘極多晶矽層206。
在圖8中，可以使用本體掩膜(未示出)，本體注入為兩次5*1012的硼注入，其中，較淺的注入深度係控制在源極摻雜接面深的位置，防止源極摻雜區沿著槽閘往底部擴散，而形成一個源極尾部，如圖12所示。然後在大約攝氏1000度的溫度下進行30分鐘的本體驅動，在溝槽閘極206周圍的外延層203中形成P-本體區207。
根據一些實施例，本體區207可以形成為淺的，並且是輕度摻雜的，從而減小通道長度。圖9示出了在本體區207中形成的源極區208的示意圖。根據一些實施例，可以用源極注入掩膜(未示出)來保護此位置的P-本體接觸，用砷離子之類的源極摻雜離子而在能量約為 70KeV~80KeV，劑量大約為4*1015，零度傾斜角來進行源極注入，然後在大約攝氏950度的溫度下進行源極退火操作，以便擴散源極區208。
然後，如圖10所示，透過低溫氧化物操作(LTO)而在頂面上形成介電質層209，然後使用接觸掩膜來進行氧化蝕刻，在介電質層209中形成接觸開口。然後，如圖11所示，設置厚的金屬層，以形成源極金屬層21。根據本發明的其他實施例，還可以在設置厚的金屬層之前，設置勢壘金屬層(未示出)。可選地，然後在半導體基板202的背面形成金屬層，作為汲極。
圖12和圖13示出了根據本發明另一實施例的半導體裝置200'的製造方法的剖面圖。如圖12所示，在上述進行源極擴散的過程中，沿著閘極溝槽的外側會形成擴散尾部208'，這會導致本體區207沿著閘極溝槽的外側穿透。為了避免該問題，在圖13所示的實施例中提出對本體區進行額外的體注入操作，以消除源極區擴散時形成的尾部。一次體摻雜注入用來防止形成源極區擴散尾部，另一次體摻雜用來調節汲極電壓。
儘管本發明已經提出了一些實施例，但是這並不應該是對本發明的限制。本領域的技術人員在閱讀上述實施例後，可以掌握其他各種變化或者變型。例如，儘管上述實施例使用的是n-通道裝置，但是透過改變半導體區域的導電型，就可以將本發明應用於p-通道裝置。因此，申請專利範圍中所涵蓋的各種變化或者變型都屬於本發明的保護 範圍。
雖然已參照幾個典型實施例描述了本發明，但應當理解，所用的術語是說明和示例性、而非限制性的術語。由於本發明能夠以多種形式來予以具體實施而不脫離發明的精神或實質，所以應當理解，上述實施例不限於任何前述的細節，而應在隨附之申請專利範圍所限定的精神和範圍內做廣泛地解釋，因此落入申請專利範圍或其等效範圍內的全部變化和變型都應為隨附之申請專利範圍所涵蓋。
200‧‧‧半導體裝置
201‧‧‧金屬層
202‧‧‧半導體基板
203‧‧‧外延層
204‧‧‧深井
205‧‧‧閘極氧化物層
206‧‧‧多晶矽
207‧‧‧本體區
208‧‧‧源極區
209‧‧‧介電質層
210‧‧‧金屬層

Claims (23)

  1. 一種半導體裝置，包括：基板；外延層，係形成在該基板上，且具有第一導電型；在該外延層中形成的多個深井，該多個深井具有與該第一導電型相反的第二導電型；在相鄰的深井之間的外延層的頂部中形成的多個溝槽金屬氧化物半導體場效應電晶體(MOSFET)單元，該外延層的頂部係形成為本體區，該基板係形成為汲極區；以及其中，該等溝槽MOSFET單元的每一個皆包括在該本體區中所形成的源極區和淺溝槽閘極，該淺溝槽閘極的溝槽深度係小於相鄰的深井間之距離的二分之一。
  2. 如申請專利範圍第1項所述的半導體裝置，該淺溝槽閘極的溝槽側壁和底部係沈積有厚的氧化物層並且溝槽中係填充有多晶矽。
  3. 如申請專利範圍第1項所述的半導體裝置，其中，該深井將相鄰的溝槽MOSFET單元的本體區隔開。
  4. 如申請專利範圍第1項所述的半導體裝置，其中，該本體區係形成為淺的本體區並且是輕度摻雜的。
  5. 如申請專利範圍第1項所述的半導體裝置，其中，對本體區進行兩次輕度摻雜注入，其中，較淺的注入深度係控制在源極摻雜接面深的位置。
  6. 如申請專利範圍第1項所述的半導體裝置，其 中，該深井係透過對該外延層進行多次注入操作來予以形成的，最深的那次注入操作的劑量係比其他次注入的劑量更大。
  7. 如申請專利範圍第6項所述的半導體裝置，其中，該外延層係透過多次外延生長來予以形成的，並且每次外延之後進行該多次注入操作。
  8. 如申請專利範圍第6項所述的半導體裝置，其中，該多次外延生長的厚度不同，首次外延生長的厚度係大於後續之外延生長的厚度。
  9. 一種半導體裝置，包括：基板；外延層，係形成在該基板上，且具有第一導電型；在該外延層中形成的多個深井，該多個深井具有與該第一導電型相反的第二導電型；在相鄰的深井之間的外延層的頂部中形成的多個溝槽金屬氧化物半導體場效應電晶體(MOSFET)單元，該外延層的頂部係形成為本體區，該基板係形成為汲極區；以及其中，該深井將相鄰的溝槽MOSFET單元的本體區隔開。
  10. 如申請專利範圍第9項所述的半導體裝置，其中，該深井係透過對該外延層進行多次注入操作來予以形成的，最深的那次注入操作的劑量係比其他的注入操作的劑量更大。
  11. 如申請專利範圍第10項所述的半導體裝置，其中，該外延層係透過多次外延生長來予以形成的，並且每次外延之後進行該多次注入操作。
  12. 如申請專利範圍第10項所述的半導體裝置，其中，該多次外延生長的厚度不同，首次外延生長的厚度係大於後續之外延生長的厚度。
  13. 一種半導體裝置的製造方法，包括步驟：在基板上形成具有第一導電型的外延層；在該外延層中形成多個深井，該多個深井具有與該第一導電型相反的第二導電型；在相鄰的深井之間的外延層的頂部中形成溝槽金屬氧化物半導體場效應電晶體(MOSFET)單元，其中，該外延層的頂部係形成為本體區，該基板係形成為汲極區；以及其中，該等溝槽MOSFET單元的每一個皆包括在該本體區中所形成的源極區和淺溝槽閘極，該淺溝槽閘極的溝槽深度係小於相鄰的深井間之距離的二分之一。
  14. 如申請專利範圍第13項所述的方法，還包括在該淺溝槽閘極的溝槽側壁和底部沈積厚的氧化物層，並且用多晶矽來填充閘極溝槽。
  15. 如申請專利範圍第13項所述的方法，還包括在該本體區摻雜形成源極區並對本體區進行兩次輕度摻雜注入，其中，較淺的注入深度係控制在源極摻雜接面深的位置。
  16. 如申請專利範圍第13項所述的方法，其中，該深井係透過對該外延層進行多次注入來予以形成的，最深的那次注入操作的劑量係比其他次注入操作的劑量更大。
  17. 如申請專利範圍第16項所述的方法，其中，該外延層係透過多次外延生長來予以形成的，並且每次外延之後進行該多次注入操作。
  18. 如申請專利範圍第17項所述的方法，其中，該多次外延生長的厚度不同，首次外延生長的厚度係大於後續之外延生長的厚度。
  19. 如申請專利範圍第17項所述的方法，還包括對該外延層的表面進行注入操作。
  20. 一種半導體裝置的製造方法，包括步驟：在基板上形成具有第一導電型的外延層；在該外延層中形成多個深井，該多個深井具有與該第一導電型相反的第二導電型；在相鄰的深井之間的外延層的頂部中形成溝槽金屬氧化物半導體場效應電晶體(MOSFET)單元，其中，該外延層的頂部係形成為本體區，該基板係形成為汲極區；以及其中，該外延層係透過多次外延生長來予以形成的，並且每次外延之後進行多次注入操作。
  21. 如申請專利範圍第20項所述的方法，其中，該多次外延生長的厚度不同，首次外延生長的厚度係大於後續之外延生長的厚度。
  22. 如申請專利範圍第20項所述的方法，還包括對該外延層的表面進行注入操作。
  23. 如申請專利範圍第20項所述的方法，還包括在該本體區摻雜形成源極區並且對本體區進行兩次輕度摻雜注入操作，其中，較淺的注入深度係控制在源極摻雜接面深的位置。
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