CN117581382A - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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Abstract

半导体装置具备半导体层(10)，该半导体层具有形成有元件构造的元件区域(101)和位于元件区域的周围的末端区域(102)。末端区域具有：多个保护环(16)，设在半导体层的第1深度范围；以及降低表面电场层(17)，设在半导体层的与第1深度范围不同的第2深度范围，在半导体层的深度方向上以与多个保护环对置的方式配置。多个保护环的电场强度分布和降低表面电场层的电场强度分布的从末端区域的内周侧朝向外周侧的高低关系相反。

Description

半导体装置和半导体装置的制造方法
关联申请的相互参照
本申请是2021年7月6日提出的日本专利申请第2021－112201的关联申请，基于该日本专利申请主张优先权，将该日本专利申请中记载的全部内容作为构成本说明书的内容加以引用。
技术领域
本说明书公开的技术涉及半导体装置和半导体装置的制造方法。
背景技术
日本特开2015－65238号公报公开了在半导体层的末端区域中设有p型的多个保护环和p型的多个扩散区域的半导体装置。多个保护环分别设置于在半导体层的表面露出的位置。多个扩散区域分别设置在比设置多个保护环的深度深的位置。这样，多个保护环和多个扩散区域在半导体层的末端区域中被设置在不同的深度。
在半导体装置断开(off)的情况下，耗尽层从元件区域朝向末端区域扩展。耗尽层一边经由多个保护环和多个扩散区域一边朝向末端区域的外周侧及深部侧扩展。通过设置多个保护环和多个扩散区域，从元件区域扩展的耗尽层朝向末端区域的外周侧及深部侧较大地扩展，能够使半导体装置的耐压提高。
发明内容
在这种半导体装置中，为了得到较高的耐压，希望适当地配置多个保护环和多个扩散区域的相对位置关系。但是，根据本发明人的研究结果可知，由于用来形成多个保护环的掩模和用来形成多个扩散区域的掩模的各自的掩模偏移，难以适当地配置多个保护环和多个扩散区域的相对位置关系。本说明书提供能够容许制造偏差并且具有高耐压的特性的半导体装置。进而，本说明书还提供在制造这样的半导体装置时能够使用的半导体装置的制造方法。
本说明书公开的半导体装置能够具备半导体层，该半导体层具有形成有元件构造的元件区域和位于上述元件区域的周围的末端区域。上述末端区域能够具有：第1耐压保持构造，设在上述半导体层的第1深度范围；以及第2耐压保持构造，设在上述半导体层的与上述第1深度范围不同的第2深度范围，在上述半导体层的深度方向上以与上述第1耐压保持构造对置的方式配置。上述第1耐压保持构造和上述第2耐压保持构造的至少某一方是降低表面电场层。上述第1耐压保持构造的电场强度分布和上述第2耐压保持构造的电场强度分布的从上述末端区域的内周侧朝向外周侧的高低关系相反。
在上述半导体装置中，上述第1耐压保持构造和上述第2耐压保持构造的至少某一方由上述降低表面电场层构成，从而抑制了上述第1耐压保持构造和上述第2耐压保持构造的相对位置关系的偏移的影响。进而，在上述半导体装置中，上述第1耐压保持构造和上述第2耐压保持构造的电场强度分布的高低关系相反，从而关于将各个电场强度的分布组合后的电场强度分布，从上述末端区域的内周侧朝向外周侧进行了均匀化。因此，上述半导体装置能够在上述半导体层的上述末端区域中保持高电压。这样，上述半导体装置能够容许制造偏差并且具有高耐压的特性。
本说明书公开的半导体装置的制造方法能够具备：成膜工序，是在半导体层上将掩模成膜的成膜工序，以使上述掩模的开口率沿着与上述半导体层的上表面平行的至少一个方向变动的方式将上述掩模成膜；回流工序，是将上述掩模进行回流的回流工序，使上述掩模的厚度沿着上述一个方向变动；以及离子注入工序，隔着上述掩模将杂质离子注入到上述半导体层内，形成降低表面电场层。
根据上述制造方法，隔着使厚度变动了的上述掩模将掺杂剂离子注入，从而能够形成杂质浓度变动了的上述降低表面电场层。该制造方法特别是在上述半导体层的材料是杂质扩散小的材料时是有用的。
附图说明
图1示意地表示本实施方式的半导体装置的俯视图。
图2示意地表示本实施方式的半导体装置的主要部分剖视图(图1的II－II线的剖视图)。
图3示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图4示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图5示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图6示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图7示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图8示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图9示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图10示意地表示制造图1的本实施方式的半导体装置的一工序中的主要部分剖视图。
图11示意地表示本实施方式的变形例的半导体装置的主要部分剖视图(图1的II－II线的剖视图)。
具体实施方式
如图1及图2所示，半导体装置1具备半导体层10、将半导体层10的上表面10A上的一部分覆盖的源极电极22、将半导体层10的上表面10A上的一部分覆盖的层间绝缘膜24、将半导体层10的下表面10B上的整面覆盖的漏极电极26、以及多个沟槽型绝缘栅极30。本实施方式的半导体装置1是纵型的MOSFET，被用作功率用半导体装置。另外，如图2所示，在半导体层10的上表面10A上设置有源极电极22和层间绝缘膜24，但在图1中将这些构成要素省略而进行图示。
半导体层10没有被特别限定，例如是以碳化硅(SiC)为材料的半导体层。半导体层10具有元件区域101和末端区域102。如图1所示，当从与半导体层10的上表面10A正交的方向(Z方向)观察时(以下称作“将半导体层10俯视时”)，元件区域101配置在半导体层10的中央部，作为形成有开关元件构造(在该例中是MOSFET构造)的范围而被划分在半导体层10内。在将半导体层10俯视时，末端区域102配置在半导体层10的周边部且元件区域101的周围，作为形成有耐压保持构造(在该例中是后述的多个保护环16和降低表面电场(RESURF：reduced surface field)层17)的范围而被划分在半导体层10内。
如图2所示，半导体层10具有n+型的漏极区域11、n－型的漂移区域12、p型的体(body)区域13、n+型的多个源极区域14、p+型的多个体接触区域15、p+型的多个保护环16及p型的降低表面电场层17。另外，在该实施方式中，例示了保护环16由5个保护环16a、16b、16c、16d、16e构成的情况，但也可以由与其不同的个数构成。此外，保护环16也被称作FLR(Field Limiting Ring，场限环)。体区域13、多个源极区域14及多个体接触区域15选择性地形成在元件区域101的表层部。多个保护环16及降低表面电场层17选择性地形成在末端区域102。在该实施方式中，元件区域101和末端区域102的边界由体区域13的周缘来划定。
在元件区域101及末端区域102双方中，漏极区域11配置在半导体层10的里层部，设置于在半导体层10的下表面10B露出的位置。漏极区域11以高浓度含有n型的杂质(例如氮或磷等)，与覆盖在半导体层10的下表面10B上的漏极电极26欧姆接触。
在元件区域101及末端区域102双方中，漂移区域12设置在漏极区域11上。漂移区域12的n型的杂质浓度比漏极区域11的n型的杂质浓度低。
体区域13配置在位于元件区域101的漂移区域12上，设置在半导体层10的表层部。体区域13利用离子注入技术对半导体层10的表层部导入p型的杂质(例如铝或硼等)而形成。
源极区域14配置在位于元件区域101的体区域13上，设置于在半导体层10的上表面10A露出的位置。源极区域14被体区域13从漂移区域12隔开。源极区域14利用离子注入技术对半导体层10的表层部导入n型的杂质而形成。源极区域14高浓度地含有n型的杂质，与覆盖在半导体层10的上表面10A上的源极电极22欧姆接触。
体接触区域15配置在位于元件区域101的体区域13上，设置于在半导体层10的上表面10A露出的位置。体接触区域15利用离子注入技术对半导体层10的表层部导入p型的杂质而形成。体接触区域15高浓度地含有p型的杂质，与覆盖在半导体层10的上表面10A上的源极电极22欧姆接触。
如图1所示，在与元件区域101对应的范围的半导体层10的上表面10A，形成有在将半导体层10俯视时以条状配置的多个沟槽型绝缘栅极30。多个沟槽型绝缘栅极30分别沿着一个方向(Y方向)延伸。如图2所示，沟槽型绝缘栅极30具有氧化硅的栅极绝缘膜32及多晶硅的栅极电极34。栅极电极34隔着栅极绝缘膜32而与将漂移区域12和源极区域14分隔的部分的体区域13对置。由此，将漂移区域12和源极区域14分隔的部分的体区域13能够作为沟道区域发挥功能。
这样，在半导体层10的元件区域101中，形成有包括漏极区域11、漂移区域12、体区域13、源极区域14、体接触区域和沟槽型绝缘栅极30的MOSFET构造。另一方面，在半导体层10的末端区域102中，形成有包括多个保护环16的耐压保持构造和包括降低表面电场层17的耐压保持构造这两个耐压保持构造。
多个保护环16配置在位于末端区域102中的漂移区域12上，设置于在半导体层10的上表面10A露出的位置。多个保护环16设置在距半导体层10的上表面10A为规定深度以内的范围。多个保护环16各自的电位是浮置的。如图1所示，在将半导体层10俯视时，多个保护环16分别以绕元件区域101的周围一圈的方式设置，相对于其他保护环是同心的相似形状。这样，多个保护环16被布局为，从末端区域102的内周侧朝向外周侧反复出现各个保护环。
如图2所示，在多个保护环16中，调整了相邻的保护环的间隔，以使其从末端区域102的内周侧朝向外周侧变大。即，在将半导体层10俯视时，保护环16的面积比(每单位面积的面积)从末端区域102的内周侧朝向外周侧变小。
降低表面电场层17配置在位于末端区域102中的漂移区域12内，设置在半导体层10的规定的深度范围。降低表面电场层17是从末端区域102的内周侧朝向外周侧在半导体层10的面方向上连续地扩展的p型的扩散区域。降低表面电场层17的电位是浮置的。降低表面电场层17从多个保护环16离开，以在半导体层10的深度方向上与多个保护环16对置的方式配置。在将半导体层10俯视时，与多个保护环16同样，降低表面电场层17以绕元件区域101的周围一圈的方式设置。如在后述的制造方法中说明那样，降低表面电场层17的p型的杂质浓度具有从末端区域102的内周侧朝向外周侧下降的分布。
接着，对半导体装置1的动作进行说明。在半导体装置1动作时，漏极源极间被施加漏极电极26的电位比源极电极22的电位高那样的电压。当栅极电极34的电位变得比阈值高时，在与栅极绝缘膜32相接的范围的体区域13中形成沟道。于是，电子从源极电极22经由源极区域14、沟道、漂移区域12及漏极区域11向漏极电极26流动。另一方面，当栅极电极34的电位成为阈值以下时，沟道消失，电子的流动停止。这样，半导体装置1能够基于栅极电极34的电位来控制在源极电极22与漏极电极26之间流动的电流。
在半导体装置1断开时，耗尽层从漂移区域12与体区域13的pn结面处向漂移区域12内扩展。在元件区域101的漂移区域12中，耗尽层从上表面10A侧朝向下表面10B侧扩展。在末端区域102的漂移区域12中，耗尽层从内周侧朝向外周侧扩展。在半导体装置1中，由于在末端区域102中设有包括多个保护环16和降低表面电场层17的两个耐压保持构造，所以耐压保持构造被设置到末端区域102的较深位置。因此，从元件区域101扩展的耗尽层能够朝向末端区域102的外周侧及深部侧较大地扩展。
在半导体装置1中，两个耐压保持构造中的至少1个是降低表面电场层17。因此，即使发生了多个保护环16和降低表面电场层17的两者的位置关系的偏移，耐压也不会较大地下降。半导体装置1能够容许形成多个保护环16和降低表面电场层17时的制造偏差。
进而，在半导体装置1中，将半导体层10俯视时的多个保护环16的面积比(每单位面积的面积)从末端区域102的内周侧朝向外周侧变小。因此，半导体装置1断开时的多个保护环16的电场强度分布在末端区域102的内周侧相对较低，在末端区域的外周侧相对较高。即，多个保护环16的电场强度分布有从末端区域102的内周侧朝向外周侧增加的趋势。另一方面，在半导体装置1中，降低表面电场层17的p型的杂质浓度从末端区域102的内周侧朝向外周侧下降。因此，半导体装置1断开时的降低表面电场层17的电场强度分布在末端区域102的内周侧相对较高，在末端区域的外周侧相对较低。即，降低表面电场层17的电场强度分布具有从末端区域102的内周侧朝向外周侧下降的趋势。这样，在半导体装置1中，多个保护环16和降低表面电场层17的电场强度分布的高低关系相反，因此关于将各个电场强度的分布组合后的电场强度分布，从末端区域102的内周侧朝向外周侧进行了均匀化。因此，半导体装置1能够在末端区域102中保持高电压，所以能够具有高耐压这样的特性。
接着，对半导体装置1的制造方法进行说明。另外，半导体装置1的制造方法由于在降低表面电场层17的形成工序中具有特征，所以以下对降低表面电场层17的形成工序进行说明，关于其他工序省略说明。
首先，如图3所示，准备在碳化硅基板上层叠了碳化硅的外延层的半导体层100。碳化硅基板是漏极区域11，外延层是漂移区域12的一部分。另外，如后述那样，利用外延生长技术在半导体层100上使碳化硅的再外延层成膜，从而成为图1及图2所示的半导体层10。
接着，如图4所示，在半导体层100上使NSG(Non－doped Silicate Glass，无掺杂硅酸盐玻璃)膜42和BPSG(Boro－Phospho Silicate Glass，硼磷硅玻璃)膜44成膜。NSG膜42用于抑制BPSG膜44中包含的硼及磷杂质向半导体层100的扩散。BPSG膜44如后述那样被用作离子注入时的掩模。
接着，如图5所示，在BPSG膜44上使抗蚀剂46成膜。在抗蚀剂46中，在与末端区域102对应的范围形成有多个开口46a。抗蚀剂46形成为，开口率从末端区域102的内周侧朝向外周侧变小。
接着，如图6所示，利用干式蚀刻技术，将从抗蚀剂46的多个开口46a分别露出的BPSG膜44的一部分蚀刻。由此，在BPSG膜44中，形成与抗蚀剂46的多个开口46a对应的多个开口44a。
接着，如图7所示，使用抗蚀剂剥离液将抗蚀剂46除去。
接着，如图8所示，利用回流技术，使BPSG膜44的表面流动化。由此，BPSG膜44的表面对应于开口率而被平坦化为锥状。由于BPSG膜44的开口率以从末端区域102的内周侧朝向外周侧变小的方式形成，所以BPSG膜44的表面以从末端区域102的内周侧朝向外周侧变高的方式形成，即，BPSG膜44以厚度从末端区域102的内周侧朝向外周侧变大的方式形成。
接着，如图9所示，利用离子注入技术，穿过NSG膜42及BPSG膜44而将p型的杂质注入到半导体层10内。一边变更p型的杂质的注入能量(即杂质的注入深度)，一边对半导体层10的内部注入p型杂质。由于BPSG膜44的厚度从末端区域102的内周侧朝向外周侧变大，所以被导入到半导体层100内的p型的杂质的浓度从末端区域102的内周侧朝向外周侧下降。
接着，如图10所示，利用退火技术，将注入的p型的杂质活化，形成降低表面电场层17。由此，形成p型的杂质浓度从末端区域102的内周侧朝向外周侧下降的降低表面电场层17。另外，该退火工序也可以兼用作其他退火工序。
然后，利用外延生长技术在半导体层100上使与n－型的漂移区域12的其余部分对应的再外延层成膜。进而，形成元件区域101的表面构造及末端区域102的多个保护环16，从而半导体装置1完成。
众所周知，在以碳化硅为材料的半导体层中，掺杂剂几乎不扩散。因此，即使如以往技术那样例如隔着使开口率变动了的离子注入用的掩模而进行离子注入，面方向的扩散也变得不充分，降低表面电场层在面方向上间断地形成，或者形成杂质浓度在面方向上高低反复那样的降低表面电场层。另一方面，根据上述制造方法，在离子注入工序之前，形成厚度从末端区域102的内周侧朝向外周侧变动的BPSG膜44，隔着该BPSG膜44进行离子注入，从而能够形成面方向的杂质浓度连续地变化的降低表面电场层17。这样，用来形成降低表面电场层17的上述方法在半导体层的材料为碳化硅的情况下特别有用。
在上述实施方式中，将半导体层10俯视时的多个保护环16的面积比(每单位面积的面积)从末端区域102的内周侧朝向外周侧变小，降低表面电场层17的p型的杂质浓度从末端区域102的内周侧朝向外周侧下降。也可以代替该例，将半导体层10俯视时的多个保护环16的面积比(每单位面积的面积)从末端区域102的内周侧朝向外周侧变大，降低表面电场层17的p型的杂质浓度从末端区域102的内周侧朝向外周侧增加。该情况下，也与上述实施方式同样，多个保护环16和降低表面电场层17的电场强度分布的高低关系相反，半导体装置1能够具有高耐压的特性。多个保护环16的面积比可以通过相邻的保护环16的间隔来调整，也可以通过各个保护环16的面积来调整，也可以将它们组合来调整。此外，在上述实施方式中，多个保护环16配置在半导体层10的较浅范围，降低表面电场层17配置在半导体层10的较深范围。也可以代替该例，多个保护环16配置在半导体层10的较深范围，降低表面电场层17配置在半导体层10的较浅范围。该情况下也可以是，配置在较深范围的多个保护环16的面积比从末端区域102的内周侧朝向外周侧变大，配置在较浅范围的降低表面电场层17的p型的杂质浓度从末端区域102的内周侧朝向外周侧增加。
此外，也可以如图11所示那样，在末端区域102中设置两个降低表面电场层17、18。在该例中，在配置在较深范围中的降低表面电场层17的p型的杂质浓度从末端区域102的内周侧朝向外周侧下降的情况下，配置在较浅范围中的降低表面电场层18的p型的杂质浓度从末端区域102的内周侧朝向外周侧增加，相反，在配置在较深范围中的降低表面电场层17的p型的杂质浓度从末端区域102的内周侧朝向外周侧增加的情况下，配置在较浅范围中的降低表面电场层18的p型的杂质浓度从末端区域102的内周侧朝向外周侧下降。在这些情况下也与上述实施方式同样，两个降低表面电场层17、18的电场强度分布的高低关系相反，半导体装置1能够具有高耐压的特性。另外，这些降低表面电场层17、18能够利用上述的制造方法形成。
以下列出本说明书公开的技术要素。另外，以下的各技术要素分别独立地是有用的。
本说明书公开的半导体装置能够具备具有形成有元件构造的元件区域和位于上述元件区域的周围的末端区域的半导体层。上述半导体层的材料没有被特别限定，例如可以是碳化硅。这里，作为形成在上述元件区域中的上述元件构造，可以采用各种各样的种类。作为上述元件构造，例如可以例示MOSFET构造、IGBT构造。上述末端区域能够具有：第1耐压保持构造，设置在上述半导体层的第1深度范围；以及第2耐压保持构造，设置在上述半导体层的与上述第1深度范围不同的第2深度范围，在上述半导体层的深度方向上与上述第1耐压保持构造对置而配置。上述第1深度范围可以是比上述第2深度范围浅的范围，上述第1深度范围也可以是比上述第2深度范围深的范围。上述第1耐压保持构造和上述第2耐压保持构造的至少某一方是降低表面电场层。上述第1耐压保持构造的电场强度分布和上述第2耐压保持构造的电场强度分布的从上述末端区域的内周侧朝向外周侧的高低关系相反。
在上述半导体装置中，可以是，上述第1耐压保持构造包含上述降低表面电场层，上述第2耐压保持构造包含多个保护环。该情况下，(1)当上述第1耐压保持构造的上述降低表面电场层的杂质浓度从上述内周侧朝向上述外周侧下降时，上述第2耐压保持构造的上述保护环的面积比(每单位面积的面积)从上述内周侧朝向上述外周侧变小；(2)当上述第1耐压保持构造的上述降低表面电场层的杂质浓度从上述内周侧朝向上述外周侧增加时，上述第2耐压保持构造的上述保护环的面积比(每单位面积的面积)从上述内周侧朝向上述外周侧变大。无论在(1)及(2)的哪种情况下，上述第1耐压保持构造和上述第2耐压保持构造的电场强度分布的高低关系都相反，上述半导体装置能够具有高耐压的特性。
在上述半导体装置中，可以是，上述第1耐压保持构造是上述降低表面电场层，上述第2耐压保持构造也是上述降低表面电场层。该情况下，可以是，当上述第1耐压保持构造的上述降低表面电场层的杂质浓度从上述内周侧朝向上述外周侧下降时，上述第2耐压保持构造的上述降低表面电场层的杂质浓度从上述内周侧朝向上述外周侧增加。上述第1耐压保持构造和上述第2耐压保持构造的电场强度分布的高低关系相反，上述半导体装置能够具有高耐压的特性。
本说明书公开的半导体装置的制造方法能够具备：成膜工序，是在半导体层上将掩模成膜的成膜工序，以使上述掩模的开口率沿着与上述半导体层的上表面平行的至少一个方向变动的方式将上述掩模成膜；回流工序，是将上述掩模进行回流的回流工序，使上述掩模的厚度沿着上述一个方向变动；以及离子注入工序，隔着上述掩模将杂质离子注入到上述半导体层内，形成降低表面电场层。上述半导体层的材料没有被特别限定，例如可以是碳化硅。该制造方法能够形成在各种各样的区域中所需要的任意的上述降低表面电场层。
在上述制造方法中，上述半导体层可以具有形成有元件构造的元件区域和位于上述元件区域的周围的末端区域。在上述成膜工序中，可以在上述末端区域中以使上述掩模的开口率从内周侧朝向外周侧变动的方式将上述掩模成膜。根据该制造方法，能够在上述末端区域中形成上述降低表面电场层。
以上，对实施方式详细地进行了说明，但这些不过是例示，并不限定权利要求的范围。在权利要求书所记载的技术中，包含将以上例示的具体例各种各样地变形、变更后的形态。在本说明书或附图中说明的技术要素单独地或通过各种组合来发挥技术有用性，并不限定于申请时在权利要求书中记载的组合。此外，本说明书或附图中例示的技术同时达成多个目的，达成其中1个目的本身就具有技术有用性。

Claims (7)

1.一种半导体装置(1)，其特征在于，
具备半导体层(10)，该半导体层具有形成有元件构造的元件区域(101)和位于上述元件区域的周围的末端区域(102)；
上述末端区域具有：
第1耐压保持构造(16、17、18)，设在上述半导体层的第1深度范围；以及
第2耐压保持构造(16、17、18)，设在上述半导体层的与上述第1深度范围不同的第2深度范围，在上述半导体层的深度方向上以与上述第1耐压保持构造对置的方式配置；
上述第1耐压保持构造和上述第2耐压保持构造的至少某一方是降低表面电场层(17、18)；
上述第1耐压保持构造的电场强度分布和上述第2耐压保持构造的电场强度分布的从上述末端区域的内周侧朝向外周侧的高低关系相反。
2.如权利要求1所述的半导体装置，其特征在于，
上述半导体层的材料是碳化硅。
3.如权利要求1或2所述的半导体装置，其特征在于，
上述第1耐压保持构造包含上述降低表面电场层；
上述第2耐压保持构造包含多个保护环(16)；
(1)当上述第1耐压保持构造的上述降低表面电场层的杂质浓度从上述内周侧朝向上述外周侧下降时，上述第2耐压保持构造的上述保护环的面积比即每单位面积的面积从上述内周侧朝向上述外周侧变小；
(2)当上述第1耐压保持构造的上述降低表面电场层的杂质浓度从上述内周侧朝向上述外周侧增加时，上述第2耐压保持构造的上述保护环的面积比即每单位面积的面积从上述内周侧朝向上述外周侧变大。
4.如权利要求1或2所述的半导体装置，其特征在于，
上述第1耐压保持构造是上述降低表面电场层；
上述第2耐压保持构造也是上述降低表面电场层；
当上述第1耐压保持构造的上述降低表面电场层的杂质浓度从上述内周侧朝向上述外周侧下降时，上述第2耐压保持构造的上述降低表面电场层的杂质浓度从上述内周侧朝向上述外周侧增加。
5.一种半导体装置(1)的制造方法，其特征在于，
具备：
成膜工序，是在半导体层(100)上将掩模(44)成膜的成膜工序，以使上述掩模的开口率沿着与上述半导体层的上表面平行的至少一个方向变动的方式将上述掩模成膜；
回流工序，是将上述掩模进行回流的回流工序，使上述掩模的厚度沿着上述一个方向变动；以及
离子注入工序，隔着上述掩模将杂质离子注入到上述半导体层内，形成降低表面电场层(17、18)。
6.如权利要求5所述的半导体装置的制造方法，其特征在于，
上述半导体层具有形成有元件构造的元件区域(101)和位于上述元件区域的周围的末端区域(102)；
在上述成膜工序中，在上述末端区域中以使上述掩模的开口率从内周侧朝向外周侧变动的方式将上述掩模成膜。
7.如权利要求5或6所述的半导体装置的制造方法，其特征在于，
上述半导体层的材料是碳化硅。
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