CN107871735A - 半导体静电保护电路器件 - Google Patents
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Abstract
一种半导体静电保护电路器件，包括：衬底、元件隔离绝缘膜、多个第一高浓度第一导电类型区、多个第一高浓度第二导电类型区和第二高浓度第一导电类型区。每个第一高浓度第二导电类型区形成在衬底上方的多个第二第一导电类型阱中的相应一个中；每个第一高浓度第一导电类型区形成在衬底上方的第二导电类型阱中；每两个相邻的第一高浓度第一导电类型区被一个第一高浓度第二导电类型区分开；器件的横截面中，元件隔离绝缘膜将多个第一高浓度第一导电类型区与多个第一高浓度第二导电类型区分开；多个第一高浓度第一导电类型区耦合到地电位；多个第一高浓度第二导电类型区耦合到I/O焊盘并连接到内部电路；第二高浓度第一导电类型区连接到触发器元件。
Description
本申请是2013年1月22日提交的申请号为201310022737.9、发明名称为“半导体器件”之申请的分案申请。
相关申请的交叉引用
通过引用将于2012年3月2日提交的日本专利申请No.2012-046825，包括说明书、附图和摘要以其整体合并于此。
背景技术
本发明涉及一种半导体器件，并且更具体地涉及具有静电保护电路的半导体器件。
随着CMOS(互补金属氧化物半导体)工艺的发展，半导体集成电路的构成元件已经变得对静电放电(ESD)更脆弱，并且怎样设计静电保护电路已经变得更重要。晶闸管元件(SCR：可控硅整流器)提供了每单位面积的高ESD保护性能并且是是已知有效的ESD保护元件。然而，为了晶闸管元件证明其性能潜力，小心地设计晶闸管元件布局是很重要的。
作为示例，日本专利No.4312696描述了具有晶闸管元件作为静电保护电路的半导体器件的布局。在日本专利No.4312696中描述的静电保护电路中，作为晶闸管元件阳极的两个高浓度p型区被设置在一个n型阱中(在下文中将晶闸管元件阳极称为“SCR阳极”)。在两个SCR阳极之间设置高浓度n型区作为用于与触发器元件连接的触发器TAP。另外，作为晶闸管元件阴极的高浓度n型区被设置在面对两个SCR阳极的p型阱的表面上(在下文中将晶闸管元件阴极称为“SCR阴极”)。
发明内容
本发明人已经进行了如下分析。
图7是示出了在日本专利No.4312696中描述的静电保护电路的布局的平面图。参照图7，静电保护电路包括n型阱NW11、和位于它两侧的p型阱PW10和PW12。在n型阱NW11的表面上形成高浓度p型区PP11a和PP11b。同样地，在两个SCR阳极之间，形成高浓度n型区NP11作为用于与触发器元件连接的触发器分接(触发器TAP)。此外，在p型阱PW10的表面上以面对SCR阳极(高浓度p型区PP11a)的方式形成高浓度n型区NP10作为SCR阴极。同样地，在p型阱PW12的表面上以面对SCR阳极(高浓度p型区PP11b)的方式形成高浓度n型区NP12作为SCR阴极。
在图7示出的静电保护电路中，当高于给定水平的电压被应用于触发器元件(未示出)时，如由虚线箭头所指示地，触发器电流Itrig从SCR阳极通过触发器TAP流至触发器元件(未示出)。然后激活晶闸管元件使得SCR电流ISCR从SCR阳极流至SCR阴极，如由实线箭头所指示地。
为了增加ESD击穿电压，必须增加晶闸管元件有效宽度(W)。这里，“晶闸管元件的有效宽度”指SCR阳极和SCR阴极对的相对边长度的和。在图7示出的静电保护电路中，存在两对SCR阳极和SCR阴极。因此，当SCR阳极和SCR阴极的相对边的长度被表示为L时，晶闸管元件的有效宽度表示为2L(W＝2L)。
根据在日本专利4312696中描述的半导体集成器件，很难使得在静电保护电路布局中的长边尺寸(图7中竖直尺寸)不大于指定值(例如，大约30μm)。具体地，由于晶闸管元件布局的长宽比的自由度低，所以布局的长边可能是大的，导致布局面积增加。
而且，根据在日本专利4312696中描述的半导体集成器件，因为触发器TAP位于中心，所以能够提供至多两个包括SCR阳极和SCR阴极对的晶闸管元件。
因此，要处理的问题是，增加静电保护电路的布局设计的自由度，而不使在具有晶闸管元件作为静电保护电路的半导体器件中的晶闸管元件特征劣化。本发明的上述的和进一步的目的和新特征将通过在本说明书和附图中的以下详细描述而更完全地显露。
根据本发明的一个方面，半导体器件具有带有晶闸管结构的静电保护电路，该晶闸管结构包括高浓度p型区、n型阱、p型阱、和高浓度n型区，其中n型阱具有在第一方向上延伸的第一部分和在一端耦合到第一部分的情况下在第二方向上延伸的第二部分，并且在n型阱的第二部分的表面上形成高浓度p型区作为SCR阳极，并且在p型阱的表面上以面对高浓度p型区的方式形成高浓度n型区作为SCR阴极。
根据本发明的上述的方面，可以增加在静电保护电路的布局设计中的自由度，而不使晶闸管元件特征劣化。
附图说明
图1是示出了在根据本发明的第一实施例的半导体器件中的静电保护电路的布局的平面图；
图2是示出了在根据第一实施例的半导体器件中的静电保护电路的结构的截面图；
图3是示出了在根据第一实施例的半导体器件中的静电保护电路的等效电路的电路图；
图4是示出了在根据本发明的第二实施例的半导体器件中的静电保护电路的布局的平面图；
图5是示出了在根据本发明的第三实施例的半导体器件中的静电保护电路的布局的平面图；
图6是示出了在根据本发明的第四实施例的半导体器件中的静电保护电路的布局的平面图；以及
图7是示出了在日本专利No.4312696中描述的半导体器件中的静电保护电路的布局的平面图。
具体实施方式
首先，以下将概述本发明的实施例。附图中的附图标记只是帮助理解本发明的示例并且不意图将本发明限于附图中示出的内容。
图1是示出了在半导体器件中包括的静电保护电路布局的示例的平面图。参照图1，静电保护电路具有晶闸管结构，其包括高浓度p型区、n型阱、p型阱、和高浓度n型阱。包括n型阱NW1和NW2a至NW2c的n型阱组成类似梳子的形状并且分别地在n型阱NW2a至NW2c的表面上形成作为SCR阳极的高浓度p型区PP1a至PP1c。另外，在p型阱PW的表面上，在SCR阳极的两侧形成作为SCR阴极的高浓度n型区NP1a至NP1d。
这里，在n型阱NW1的表面上可以形成作为触发器TAP的高浓度n型区NP2。同样地，在p型阱PW的表面上可以形成作为触发器TAP的高浓度p型区PP2(图4)。
如图1所示，作为晶闸管元件PNP基极的n型阱组成类似梳子的形状，并且在n型阱的表面上形成作为SCR阳极的多个高浓度p型区。作为触发器TAP，高浓度n型区在类似梳子的n型阱的表面上在垂直于SCR阳极的长边的方向上延伸。根据该布局，可以自由地调整SCR阳极的数量和SCR阴极的数量而不使晶闸管元件的性能劣化，从而增加布局形状的长宽比的自由度。另外，该静电保护电路的布局面积可以小于日本专利No.4312696中描述的静电保护电路的布局面积。
参照图1，半导体器件中的静电保护电路包括：第一第一导电类型阱(n型阱NW1)，其在平行于半导体衬底的第一方向(图1中的水平方向)上延伸；第二第一导电类型阱(n型阱NW2a)，其在一端耦合到第一第一导电类型阱(n型阱NW1)的长边的情况下，在平行于半导体衬底并且垂直于第一方向的第二方向(图1中的竖直方向)上延伸；第二导电类型阱(p型阱PW)，其在第一第一导电类型阱(n型阱NW1)和第二第一导电类型阱(n型阱NW2a)周围形成；第一高浓度第二导电类型区(高浓度p型区PP1a)，其在第二第一导电类型阱(n型阱NW2a)的表面上在第二方向(图1中的竖直方向)上延伸；和第一高浓度第一导电类型区(高浓度n型区NP1a)，其在第二导电类型阱(p型阱PW)的表面上在面对第一高浓度第二导电类型区(高浓度p型区PP1a)的同时在第二方向(图1中的竖直方向)上延伸。
参照图1，优选地静电保护电路应该具有作为第一触发器分接区的第二高浓度第一导电类型区(高浓度n型区NP2)，其在第一第一导电类型阱(n型阱NW1)的表面上在第一方向(图1中的水平方向)上延伸。
静电保护电路可以具有多个第二第一导电类型阱、第一高浓度第二导电类型区、和第一高浓度第一导电类型区。参照图1，形成多个n型阱NW2a至NW2c作为第二第一导电类型阱，形成多个高浓度p型区PP1a至PP1c作为第一高浓度第二导电类型区，并且形成多个高浓度n型区NP1a至NP1d作为第一高浓度第一导电类型区。
在该半导体器件中，如果SCR元件有效宽度是相同的，那么静电保护电路的布局面积可以极大地小于在日本专利No.4312696中描述的静电保护电路。在日本专利No.4312696中描述的静电保护电路的情形下(图7)，在SCR阳极之间形成作为触发器TAP的高浓度n型区并且SCR阳极和SCR阴极对的数量被限制为2。在这种情况下晶闸管元件有效宽度W是2L(W＝2L)。另一方面，在图1中示出的情形下，在n型阱NW1的表面上形成作为触发器TAP的高浓度n型区，使得SCR阳极和阴极对的数量是6。在这种情况下，晶闸管元件有效宽度W是6L(W＝6L)。因此，如果晶闸管元件有效宽度是相同的，那么在图1的布局中可以显著地减少竖直尺寸并且与日本专利No.4312696描述的静电保护电路相比也可以显著地减少布局面积。
如图1所示，当在n型阱NW1的表面上形成作为触发器TAP的高浓度n型区时，可以以面对每一个SCR阳极的两个长边的方式形成SCR阴极。在这种情况下，可以形成期望数量的SCR阳极和SCR阴极，从而增加了静电保护电路的布局设计的自由度。
图4是示出了在半导体器件中的静电保护电路布局的示例的平面图。参照图4，优选地静电保护电路具有作为第二触发器分接区的第二高浓度第二导电类型区(高浓度p型区PP2)，其在第二导电类型阱(p型阱PW)的表面上以面对第二高浓度第一导电类型区(高浓度n型区NP2)的方式、在第二第一导电类型阱(n型阱NW2a至NW2c)在它们之间的情况下在第一方向(图4中的水平方向)上延伸。
该结构确保了晶闸管元件在图4中的竖直方向上的导通操作是一致的，因而作为ESD保护元件的性能高于在图1中示出的结构。
图5是示出了在半导体器件中的静电保护电路的布局示例的平面图。参照图5，静电保护电路在第二方向(图5中的竖直方向)上延伸并且包括：第三第一导电类型阱(n型阱NW3a)，其一端耦合到第一第一导电类型阱(n型阱NW1)的、除与第二第一导电类型阱(n型阱NW2a至NW2c)耦合的长边之外的一个长边(如图5所示的上部的长边)；第三高浓度第二导电类型区(高浓度p型区PP3a)，其在第三第一导电类型阱(n型阱NW3a)表面上在第二方向(图5中的竖直方向)上延伸；和第三高浓度第一导电类型区(高浓度n型区NP3a)，其在第二导电类型阱(p型阱PW)表面上在面对第三高浓度第二导电类型区(高浓度p型区PP3a)的同时在第二方向(图5中的竖直方向)上延伸。这里，在第一第一导电类型阱(n型阱NW1)、第二第一导电类型阱(n型阱NW2a至NW2c)、和第三第一导电类型阱(n型阱NW3a)周围形成第二导电类型阱(p型阱PW)。
静电保护电路可以具有多个第二第一导电类型阱、第一高浓度第二导电类型区、第一高浓度第一导电类型区、第三第一导电类型阱、第三高浓度第二导电类型区、和第三高浓度第一导电类型区。参照图5，在图中所示的n型阱NW1下方，形成多个n型阱NW2a至NW2c作为第二第一导电类型阱，形成多个高浓度p型区PP1a至PP1c作为第一高浓度第二导电类型区，并且形成多个高浓度n型区NP1a至NP1d作为第一高浓度第一导电类型区。另一方面，在图中所示的n型阱NW1上方，形成多个n型阱NW3a至NW3c作为第三第一导电类型阱，形成多个高浓度p型区PP3a至PP3c作为第三高浓度第二导电类型区，并且形成多个高浓度n型区NP3a至NP3d作为第三高浓度第一导电类型区。
根据该半导体器件，在n型阱NW1上方形成的晶闸管元件和在n型阱NW1下方形成的晶闸管元件可以共享位于中心的触发器TAP(高浓度n型区NP2)。因此，减少在图5中竖直方向上的尺寸，同时保持静电保护电路的性能是可能的。
图6是示出了在半导体器件中的静电保护电路的布局示例的平面图。参照图6，优选地静电保护电路具有作为第二触发器分接区的第二高浓度第二导电类型区(高浓度p型区PP2)，其在第二导电类型阱(p型阱PW)的表面上以面对第二高浓度第一导电类型区(高浓度n型区NP2)的方式、在第二第一导电类型阱(n型阱NW2a至NW2c)在它们之间的情况下在第一方向(图6中的水平方向)上延伸；并且也具有作为第三触发器分接区的第四高浓度第二导电类型区(高浓度p型区PP4)，其在第二导电类型阱(p型阱PW)的表面上以面对第二高浓度第一导电类型区(高浓度n型区NP2)的方式、在第三第一导电类型阱(n型阱NW3a至NW3c)在它们之间的情况下在第一方向(图6中的水平方向)上延伸。
该结构确保了晶闸管元件在图6中的竖直方向上的导通操作是一致的，因而作为ESD保护元件的性能高于在图5中示出的结构。
第一实施例
将参照附图描述根据第一实施例的半导体器件。图1是示出了根据该实施例的半导体器件中的静电保护电路的布局的平面图。参照图1，静电保护电路具有n型阱(PNP基极)，其包括以类似梳子图案布置的n型阱NW1和NW2a至NW2c。在n型阱NW2a至NW2c的表面上分别地形成作为SCR阳极的多个高浓度p型区PP1a至PP1c。在SCR阳极的两侧形成作为SCR阴极的高浓度n型区NP1a至NP1d。同样地，在以类似梳子图案布置的n型阱之中的n型阱NW1的表面上设置高浓度n型区NP2作为用于PNP的触发器TAP，该高浓度n型区NP2在垂直于SCR阳极的长边方向的方向上延伸。
图2是示出了在根据本实施例的半导体器件中的静电保护电路的结构的截面图。图2是示出了沿图1的布局图中的划点线AA’截取的截面图。参照图2，在p型半导体衬底Psub上形成p型阱PW和n型阱NW2a至NW2c。在p型阱PW的表面上形成作为SCR阴极的高浓度n型区NP1a至NP1d。同样地，在n型阱NW2a至NW2c的表面上分别地形成作为SCR阳极的高浓度p型区PP1a至PP1c。元件隔离绝缘膜IN将高浓度n型区与高浓度p型区分隔开。高浓度p型区PP1a至PP1c耦合到I/O焊盘。另一方面，高浓度n型区NP1a至NP1d耦合到地电势。
图3是示出了图1和2示出的静电保护电路的等效电路的电路图。参照图1和图3，高浓度p型区PP1a至PP1c、n型阱NW2a至NW2c、和p型阱PW组成PNP晶体管T1。同样地，高浓度n型区NP1a至NP1d、p型阱PW、和n型阱NW2a至NW2c组成NPN晶体管T2。PNP晶体管T1和NPN晶体管T2组成晶闸管元件。这里，高浓度p型区PP1a至PP1c对应于晶闸管阳极电极并且高浓度n型区NP1a至NP1d对应于晶闸管阴极电极，并且在n型阱NW1的表面上形成的高浓度n型区NP2对应于晶闸管触发器电极。
在图1至3中示出的静电保护电路中，当高于给定水平的电压应用于触发器元件(未示出)时，如图1中的虚线箭头所示，触发器电流Itrig从I/O焊盘通过高浓度p型区PP1a至PP1c和n型阱NW2a至NW2c流向高浓度n型区NP2。因为触发器电流Itrig对应于PNP晶体管T1的基极电流，所以随着基极电流流动，PNP晶体管T1导通，导致集电极电流流入PNP晶体管T1。当集电极电流流入PNP晶体管T1时，p型阱PW内部的电阻部分R(p型阱)发生电压降落。这导致在NPN晶体管T2的基极和发射极之间的正向偏压，其导通了NPN晶体管T2。当包括晶体管T1和T2的晶闸管元件如上所述地导通时，SCR电流ISCR从每一个SCR阳极流向位于它两侧的SCR阴极。参照图1和图2，如由实线箭头所指示地，SCR电流ISCR从高浓度p型区PP1a至PP1c流向位于它们两侧的高浓度n型区NP1a至NP1d。
根据在日本专利No.4312696中描述的半导体器件，触发器TAP(高浓度n型区NP11)位于中心，因而可以操作至多两个晶闸管元件。本发明人提出了在本实施例中的布局(图1)，关注在晶闸管元件导通并且SCR电流ISCR开始流动之后不需要触发器TAP的事情。根据在本实施例中的半导体器件，采用图1示出的布局使得以下成为可能：SCR阴极位于每一个SCR阳极的两侧并且因而可以增加每个SCR阳极的晶闸管元件有效宽度(W)并且可以改进晶闸管元件的每单位面积的放电容量。参照图1和图2，根据本实施例，可以同时操作六个晶闸管元件，允许ESD电流有效地放电，该六个晶闸管元件中的每一个都包括SCR阳极和位于它两侧的SCR阴极。
根据本实施例，SCR阳极和SCR阴极的长边尺寸和数量可以根据期望调整而不牺牲晶闸管元件性能，因而可以充分地提高静电保护电路布局设计的自由度。
而且，根据本实施例，与在日本专利No.4312696中描述的技术相比可以充分地减小静电保护电路的面积。这将通过采用假设晶闸管元件有效宽度W被设计为100μm(W＝100μm)的示例在下面具体地解释。同样地在此假设SCR阳极、SCR阴极和触发器TAP中的每一个的短边是2μm。假设在SCR阳极(阴极)和相邻的SCR阴极(阳极)之间的间距和在SCR阳极(阴极)和相邻的触发器TAP之间的间距全都是0.5μm。假设从SCR阳极、SCR阴极和触发器TAP到SCR元件外围的距离是1.5μm。
根据在日本专利No.4312696中描述的半导体器件，如在图7中所示，提供了两个SCR阳极和两个SCR阴极和一个触发器TAP，因而为了获得有效宽度是120μm(W＝120μm)的SCR元件，SCR阳极、SCR阴极、和触发器TAP中的每一个的长边长度L必须是60μm(L＝W/2＝60μm)。因此，SCR阳极、SCR阴极、和触发器TAP中的每一个应该是具有60μm长边以及2μm短边的矩形。在这种情况下，如下计算布局面积：63μm(竖直)×15μm(水平)＝945μm2。
另一方面，根据本实施例中的半导体器件，如在图1中所示，提供了三个SCR阳极和四个SCR阴极，因而为了获得120μm(W＝120μm)的SCR元件有效宽度，SCR阳极、SCR阴极、和触发器TAP中的每一个的长边长度L必须是20μm(L＝W/6＝20μm)。因此，SCR阳极、SCR阴极应该每个均是具有20μm长边以及2μm短边的矩形。在这种情况下，如下计算布局面积：25.5μm(竖直)×20μm(水平)＝510μm2。
因此，在本实施例的半导体器件中，静电保护电路的布局面积比在日本专利No.4312696中描述的半导体器件中小46％(46％＝(945-510)/945)。虽然上文已经基于具体数值解释了布局面积的减小，但是应该注意根据本实施例，不管SCR阳极和SCR阴极的数量，该静电保护电路的布局面积可以被减小至在日本专利No.4312696中的静电保护电路布局面积的大约一半。
而且，根据本实施例中的半导体器件，可以自由地调整SCR阳极的数量和SCR阴极的数量，同时将静电保护电路的元件性能和它的布局面积保持不变。因此，根据本实施例，可以根据期望调整静电保护电路的长宽比并且充分地增加在静电保护电路的布局设计中的自由度。
第二实施例
将参照附图描述根据第二实施例的半导体器件。图4是示出了在根据该实施例的半导体器件中的静电保护电路的布局的平面图。参照图4，该实施例中的静电保护电路除了在根据第一实施例的半导体器件中的静电保护电路(图1)中包括的以外，还包括作为用于NPN的触发器TAP的高浓度p型区PP2。高浓度p型区PP2以面对用于PNP的触发器TAP(高浓度n型区NP2)并且将SCR阳极和SCR阴极所在的区域夹在中间的方式在垂直于SCR阳极的长边方向的方向上定位。
在图4中示出的静电保护电路中，当高于给定水平的电压被应用于触发器元件(未示出)时，如在图4中的虚线箭头所指示地，触发器电流Itrig从高浓度p型区PP1a至PP1c通过n型阱NW2a至NW2c流至高浓度n型区NP2。同样地，触发器电流Itrig从高浓度p型区PP2通过p型阱PW流至高浓度n型区NP1a至NP1d。
如图4所示，PNP触发器TAP(高浓度n型区NP2)和NPN触发器TAP(高浓度p型区PP2)在SCR阳极和SCR阴极在它们之间的情况下互相对称，因而晶闸管元件在SCR阳极的长边方向(图4中的竖直方向)上的导通操作是一致的。因此，根据该实施例，因为晶闸管元件一致地导通，所以作为ESD保护器件的静电保护电路的性能高于第一实施例中的性能。
发明人评估了使用40nmCMOS技术实验地产生的、根据该实施例的静电保护电路，并且确认，当它的布局面积是400μm2(HBM(人体模型)静电放电(ESD)测试)时它达到4000V或更大的静电击穿电压。
第三实施例
将参照附图描述根据第三实施例的半导体器件。图5是示出了在根据该实施例的半导体器件中的静电保护电路的布局的平面图。参照图5，静电保护电路具有通过关于作为对称轴的、高浓度n型区NP2在长边方向上的中心线对第一实施例中的半导体器件的静电保护电路镜像而获得的竖直对称结构。在该实施例的静电保护电路中，以鱼骨图案布置包括n型阱NW1、NW2a至NW2c、和NW3a至NW3c的n型阱(PNP基极)。在n型阱NW3a至NW3c的表面上分别地形成高浓度p型区PP3a至PP3c。同样地，在每一个SCR阳极的两侧在p型阱PW的表面上形成作为SCR阴极的高浓度n型区NP3a至NP3d。
在该实施例的静电保护电路中，如在图5中的虚线箭头所指示地，用于PNP晶体管T1的触发器电流Itrig从高浓度p型区PP1a至PP1c通过n型阱NW2a至NW2c流至在n型阱NW1的表面上形成的高浓度n型区NP2。同样地，触发器电流Itrig从高浓度p型区PP3a至PP3c通过n型阱NW3a至NW3c流至在n型阱NW1的表面上形成的高浓度n型区NP2。
因此，根据该实施例中的半导体器件，由在如图5中可见的在n型阱NW1上方形成的六个晶闸管元件和如在图5中可见的在n型阱NW1下方形成的六个晶闸管元件，或全部十二个晶闸管元件共享作为触发器TAP形成的高浓度n型区NP2。
根据该实施例，静电保护电路的竖直尺寸可以比当在根据第一实施例的半导体器件中的静电保护电路的布局(图1)在图1中的竖直方向上平行地重复时更小。虽然如在图5中的示例示出了静电保护电路的竖直对称布局，但是该实施例中的静电保护电路的布局不限于如图5中所示的。例如，在静电保护电路中，n型阱NW3a至NW3c和n型阱NW2a至NW2c可以耦合到在水平方向上不同位置处的n型阱NW1。同样地，耦合到n型阱NW1的上部长边的n型阱的数量可以与耦合到n型阱NW1的下部长边的n型阱的数量不同。
第四实施例
将参照附图描述根据第四实施例的半导体器件。图6是示出了在根据该实施例的半导体器件中的静电保护电路的布局的平面图。参照图6，在该实施例中的静电保护电路具有通过关于作为对称轴的、高浓度n型区NP2在长边方向上的中心线将第二实施例中的半导体器件的静电保护电路(图4)镜像而获得的竖直对称结构。
在图6中示出的静电保护电路中，当高于给定水平的电压被应用于触发器元件(未示出)时，如在图6中的虚线箭头所指示地，触发器电流Itrig从高浓度p型区PP1a至PP1c通过n型阱NW2a至NW2c流至高浓度n型区NP2。同样地，触发器电流Itrig从高浓度p型区PP3a至PP3c通过n型阱NW3a至NW3c流至高浓度n型区NP2。而且，触发器电流Itrig从高浓度p型区PP2通过p型阱PW流至高浓度n型区NP1a至NP1d。同样地，触发器电流Itrig从高浓度p型区PP4通过p型阱PW流至高浓度n型区NP3a至NP3d。
根据该实施例中的半导体器件，由在n型阱NW1上方形成的六个晶闸管元件和在n型阱NW1下方形成的六个晶闸管元件，或全部十二个晶闸管元件共享作为触发器TAP形成的高浓度n型区NP2。
因此，根据该实施例，静电保护电路的竖直尺寸可以比当在根据第二实施例的半导体器件中的静电保护电路的布局(图2)在图2中的竖直方向上平行地重复时更小。虽然在如图6中的示例示出了静电保护电路的竖直对称布局，但是该实施例中的静电保护电路的布局不限于如图6所示的。例如，在静电保护电路中，n型阱NW3a至NW3c和n型阱NW2a至NW2c可以耦合到在水平方向上不同位置处的n型阱NW1。同样地，耦合到n型阱NW1的上部长边的n型阱的数量可以与耦合到n型阱NW1的下部长边的n型阱的数量不同。
通过引用在此合并上述专利文献的公开。在本发明的完整公开(包括权利要求)的框架内并且基于它的基本技术思想，可以对实施例进行改变和修改。在本发明的权利要求的框架内，各种公开元件(包括权利要求的元件、实施例的元件、和附图的元件)的多种组合或选择是可能的。换句话说，显而易见的是，本发明包括本领域的技术人员根据包括权利要求和它的技术思想的完整公开能够进行的各种变化和改变。
Claims (18)
1.一种晶闸管型半导体静电保护电路器件，用于保护内部电路，所述半导体静电保护电路器件包括：
半导体衬底(Psub)，在所述衬底的平面图中，所述半导体衬底(Psub)定义第一方向和与所述第一方向垂直的第二方向；
元件隔离绝缘膜(IN)，所述元件隔离绝缘膜(IN)形成在所述半导体衬底上方；
间隔开的多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d),间隔开的所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)在所述半导体衬底上方在所述第二方向上延伸；
间隔开的多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)，间隔开的所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)在所述半导体衬底上方在所述第二方向上延伸，并且与所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)交替并且面对所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)，所述第一高浓度第二导电类型区(PP1a，PP1b，PP1c)在所述第一方向和所述第二方向上物理上相互不连接，所述第二导电类型与所述第一导电类型相反；以及
第二高浓度第一导电类型区(NP2)，所述第二高浓度第一导电类型区(NP2)在所述半导体衬底上方在所述第一方向上延伸；其中：
所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)中的每一个形成在多个第二第一导电类型阱(NW2a，NW2b，NW2c)中的相应的所述第二第一导电类型阱(NW2a，NW2b，NW2c)中，所述第二第一导电类型阱(NW2a，NW2b，NW2c)形成在所述衬底(PSub)上方；
所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)中的每一个形成在第二导电类型阱(PW)中，所述第二导电类型阱(PW)形成在所述衬底(PSub)上方；
所述第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)中的每两个相邻的所述第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)被所述第一高浓度第二导电类型区(PP1a，PP1b，PP1c)中的一个彼此分开；
在所述器件的通过所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)和所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)的横截面中，所述元件隔离绝缘膜(IN)将所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)与所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)分开；
所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)作为阴极耦合到地电位；
所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)作为阳极耦合到I/O焊盘，并且连接到所述内部电路；并且
所述第二高浓度第一导电类型区(NP2)被配置为所述静电保护电路器件的触发器栅极分接，并且被连接到触发器元件。
2.根据权利要求1所述的半导体静电保护电路器件，其中：
所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)平行于所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)延伸，并且与所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)具有相同的长度。
3.根据权利要求1所述的半导体静电保护电路器件，具有布图使得：
可控硅整流器电流ISCR被构造成沿着所述第一方向，从所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)向所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)流动；并且
触发器电流Itrig被构造成沿着所述第二方向，从所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)向所述第二高浓度第一导电类型区(NP2)流动。
4.根据权利要求1所述的半导体静电保护电路器件，其中：
所述第一高浓度第二导电类型区(PP1a，PP1b，PP1c)中的每一个的第一短边(21)面对所述第二高浓度第一导电类型区(NP2)的长边(27)；并且
所述第二高浓度第一导电类型区(NP2)的长边(27)与所述第一高浓度第二导电类型区(PP1a，PP1b，PP1c)的全部第一短边(21)重叠。
5.根据权利要求4所述的半导体静电保护电路器件，其中：
所述第一高浓度第二导电类型区(PP1a，PP1b，PP1c)中的每一个具有在所述第二方向上延伸的两个长边；
所述第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)中的每一个具有在所述第二方向上延伸的两个长边；并且
所述第一高浓度第二导电类型区(PP1a，PP1b，PP1c)中的每一个的所述两个长边中的每一个面对所述第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)中的对应的所述第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)的长边。
6.根据权利要求1所述的半导体静电保护电路器件，还包括：
第二高浓度第二导电类型区(PP2)，所述第二高浓度第二导电类型区(PP2)在所述第一方向上延伸，并且被构造成第二触发器分接区；其中：
所述第一高浓度第二导电类型区(PP1a，PP1b，PP1c)中的每一个具有面对被构造成所述第二触发器分接区的所述第二高浓度第二导电类型区(PP2)的长边的短边，
并且还包括：
间隔开的多个第三高浓度第一导电类型区(NP3a，NP3b，NP3c，NP3d)，所述多个第三高浓度第一导电类型区(NP3a，NP3b，NP3c，NP3d)在所述半导体衬底上方在所述第二方向上延伸；
间隔开的多个第三高浓度第二导电类型区(PP3a，PP3b，PP3c)，所述多个第三高浓度第二导电类型区(PP3a，PP3b，PP3c)在所述半导体衬底上方在所述第二方向上延伸，并且与所述多个第三高浓度第一导电类型区(NP3a，NP3b，NP3c，NP3d)交替并且面对所述多个第三高浓度第一导电类型区(NP3a，NP3b，NP3c，NP3d)。
7.根据权利要求6所述的半导体静电保护电路器件，其中所述第二高浓度第二导电类型区(PP2)在所述第二导电类型阱(PW)的表面上方延伸。
8.根据权利要求1所述的半导体静电保护电路器件，还包括：
第一第一导电类型阱(NW1)，所述第一第一导电类型阱(NW1)在所述半导体衬底上方在所述第一方向上延伸，所述第一第一导电类型阱(NW1)具有第一长边(10)和与所述第一长边(10)相反的第二长边(12)；其中：
在所述多个第二第一导电类型阱(NW2a，NW2b，NW2c)中的每一个的第一端耦合到所述第一第一导电类型阱(NW1)的所述第二长边(12)的情况下，所述多个第二第一导电类型阱(NW2a，NW2b，NW2c)在所述半导体衬底上方在所述第二方向上延伸；
所述第二导电类型阱(PW)形成在所述第一第一导电类型阱(NW1)和所述多个第二第一导电类型阱(NW2a，NW2b，NW2c)周围；并且
所述第二高浓度第一导电类型区(NP2)形成在所述第一第一导电类型阱(NW1)上。
9.根据权利要求1所述的半导体静电保护电路器件，还包括：
间隔开的多个第三高浓度第一导电类型区(NP3a，NP3b，NP3c，NP3d)，所述多个第三高浓度第一导电类型区(NP3a，NP3b，NP3c，NP3d)在所述半导体衬底上方在所述第二方向上延伸；
间隔开的多个第三高浓度第二导电类型区(PP3a，PP3b，PP3c)，所述多个第三高浓度第三导电类型区(PP3a，PP3b，PP3c)在所述半导体衬底上方在所述第二方向上延伸，并且与所述多个第三高浓度第一导电类型区(NP3a，NP3b，NP3c，NP3d)交替并且面对所述多个第三高浓度第一导电类型区(NP3a，NP3b，NP3c，NP3d)。
10.根据权利要求9所述的半导体静电保护电路器件，其中：
所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)平行于所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)延伸，并且与所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)具有相同的第一长度；并且
所述多个第三高浓度第一导电类型区(NP3a，NP3b，NP3c，NP3d)平行于所述多个第三高浓度第二导电类型区(PP3a，PP3b，PP3c)延伸，并且与所述多个第三高浓度第二导电类型区(PP3a，PP3b，PP3c)具有相同的第二长度。
11.根据权利要求9所述的半导体静电保护电路器件，其中：
所述半导体静电保护电路器件关于通过所述第二高浓度第一导电类型区(NP2)的在所述第一方向上延伸的线(P1)具有镜像对称。
12.根据权利要求9所述的半导体静电保护电路器件，还包括：
第二高浓度第二导电类型区(PP2)，所述第二高浓度第二导电类型区(PP2)在所述第一方向上延伸，并且被构造成第二触发器分接区；
第四高浓度第二导电类型区(PP4)，所述第四高浓度第二导电类型区(PP4)作为第三触发器分接区在所述第一方向上延伸；
其中：
所述第一高浓度第二导电类型区(PP1a，PP1b，PP1c)中的每一个具有面对被构造成所述第二触发器分接区的所述第二高浓度第二导电类型区(PP2)的长边的短边；并且
所述第三高浓度第二导电类型区(PP3a，PP3b，PP3c)中的每一个具有面对被构造成所述第三触发器分接区的所述第四高浓度第二导电类型区(PP4)的长边的短边。
13.根据权利要求9所述的半导体静电保护电路器件，还包括：
第一第一导电类型阱(NW1)，所述第一第一导电类型阱(NW1)在所述半导体衬底上方在所述第一方向上延伸，所述第一第一导电类型阱(NW1)具有第一长边(10)和与所述第一长边(10)相反的第二长边(12)；以及
多个第三第一导电类型阱(NW3a，NW3b，NW3c)，在所述第三第一导电类型阱(NW3a，NW3b，NW3c)中的每一个的第一端耦合到所述第一第一导电类型阱(NW1)的所述第一长边(10)的情况下，所述多个第三第一导电类型阱(NW3a，NW3b，NW3c)在所述半导体衬底上方在所述第二方向上延伸；其中：
在所述多个第二第一导电类型阱(NW2a，NW2b，NW2c)中的每一个的第一端耦合到所述第一第一导电类型阱(NW1)的所述第二长边(12)的情况下，所述多个第二第一导电类型阱(NW2a，NW2b，NW2c)在所述半导体衬底上方在所述第二方向上延伸；
所述第二导电类型阱(PW)形成在所述第一第一导电类型阱(NW1)、所述多个第二第一导电类型阱(NW2a，NW2b，NW2c)和所述多个第三第一导电类型阱(NW3a，NW3b，NW3c)周围；
所述第二高浓度第一导电类型区(NP2)形成在所述第一第一导电类型阱(NW1)上；
所述多个第三高浓度第二导电类型区(PP3a，PP3b，PP3c)中的每一个都形成在所述多个第三第一导电类型阱(NW3a，NW3b，NW3c)中的相应的所述第三第一导电类型阱(NW3a，NW3b，NW3c)上；并且
所述多个第三高浓度第一导电类型区(NP3a，NP3b，NP3c，NP3d)中的每一个形成在所述第二导电类型阱(PW)上。
14.一种半导体静电保护电路器件，包括：
半导体衬底(Psub)，在所述衬底的平面图中，所述半导体衬底(Psub)定义第一方向和与所述第一方向垂直的第二方向；
元件隔离绝缘膜(IN)，所述元件隔离绝缘膜(IN)形成在所述半导体衬底上方；
间隔开的多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d),间隔开的所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)在所述半导体衬底上方在所述第二方向上延伸；
间隔开的多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)，间隔开的所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)在所述半导体衬底上方在所述第二方向上延伸，并且与所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)交替并且面对所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)，所述第一高浓度第二导电类型区(PP1a，PP1b，PP1c)在所述第一方向和所述第二方向上物理上相互不连接，所述第二导电类型与所述第一导电类型相反；以及
第二高浓度第一导电类型区(NP2)，所述第二高浓度第一导电类型区(NP2)在所述半导体衬底上方在所述第一方向上延伸；其中：
所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)中的每一个形成在多个第二第一导电类型阱(NW2a，NW2b，NW2c)中的相应的所述第二第一导电类型阱(NW2a，NW2b，NW2c)中，所述第二第一导电类型阱(NW2a，NW2b，NW2c)形成在所述衬底(PSub)上方；
所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)中的每一个形成在第二导电类型阱(PW)中，所述第二导电类型阱(PW)形成在所述衬底(PSub)上方；
所述第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)中的每两个相邻的所述第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)被所述第一高浓度第二导电类型区(PP1a，PP1b，PP1c)中的一个彼此分开；
在所述器件的通过所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)和所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)的横截面中，所述元件隔离绝缘膜(IN)将所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)与所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)分开；
所述多个第一高浓度第一导电类型区(NP1a，NP1b，NP1c，NP1d)耦合到地电位；
所述多个第一高浓度第二导电类型区(PP1a，PP1b，PP1c)耦合到I/O焊盘；并且
所述第二高浓度第一导电类型区(NP2)被配置为所述静电保护电路器件的触发器分接。
15.根据权利要求14所述的半导体静电保护电路器件，包括：
所述第一导电类型的梳形阱(NW1)，所述梳形阱(NW1)包括：
在所述第一方向上延伸的第一部分，以及
多个第二部分，所述多个第二部分彼此间隔开，在所述第二方向上延伸，并且仅在一端经由所述第一部分彼此连接；其中：
所述第二高浓度第一导电类型区(NP2)形成在所述梳形阱(NW1)的所述第一部分中；并且
所述第二第一导电类型阱(NW2a，NW2b，NW2c)形成所述梳形阱(NW1)的所述第二部分。
16.根据权利要求1所述的半导体静电保护电路器件，包括：
所述第一导电类型的梳形阱(NW1)，所述梳形阱(NW1)包括：
在所述第一方向上延伸的第一部分，以及
多个第二部分，所述多个第二部分彼此间隔开，在所述第二方向上延伸，并且仅在一端经由所述第一部分彼此连接；其中：
所述第二高浓度第一导电类型区(NP2)形成在所述梳形阱(NW1)的所述第一部分中；并且
所述第二第一导电类型阱(NW2a，NW2b，NW2c)形成所述梳形阱(NW1)的所述第二部分。
17.根据权利要求9所述的半导体静电保护电路器件，其中：
所述第二高浓度第一导电类型区(NP2)形成在n型阱(NW1)中；并且
所述半导体静电保护电路器件关于通过所述n型阱(NW1)和所述第二高浓度第一导电类型区(NP2)的在所述第一方向上延伸的线(P1)具有镜像对称。
18.根据权利要求12所述的半导体静电保护电路器件，其中：
所述第二高浓度第一导电类型区(NP2)形成在n型阱(NW1)中；并且
所述半导体静电保护电路器件关于通过所述n型阱(NW1)和所述第二高浓度第一导电类型区(NP2)的在所述第一方向上延伸的线(P2)具有镜像对称。
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