TWI575759B - 半導體裝置佈局結構 - Google Patents

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Description

半導體裝置佈局結構
本發明係有關於一種半導體裝置佈局結構，特別是有關於一種瞬間電壓抑制二極體裝置佈局結構。
瞬間電壓抑制二極體(transient-voltage-suppression(TVS)diode，以下簡稱TVS二極體)為一種電路保護元件，其可保護靈敏電子器件免受瞬間高電壓損害。TVS二極體通常並聯於元件線路中。在正常工作狀況下，TVS二極體對受保護元件線路呈現高阻抗狀態，當線路工作電壓超過一定數量級時，TVS二極體會迅速成為低阻抗的通路，從而允許大電流通過，同時把電壓鉗制在一預定水準，TVS二極體的響應時間為毫秒等級，從而起到保護元件線路的作用。在瞬間電流通過之後，TVS二極體又回復到高阻抗之狀態。
因此，在此技術領域中，有需要一種瞬間電壓抑制二極體裝置佈局結構，以改善上述缺點。
本發明之一實施例係提供一種半導體裝置佈局結構，位於一半導體基板的一主動區內。上述半導體裝置佈局結構包括一第一井區，具有一第一導電類型；一第二井區，具有 相反於上述第一導電類型的一第二導電類型，其中上述第二井區相鄰且包圍上述第一井區；一第一摻雜區，具有上述第二導電類型，設置於上述第一井區內；一第二摻雜區，具有上述第二導電類型，設置於上述第一井區內，其中上述第二摻雜區與上述第一摻雜區隔開且圍繞上述第一摻雜區；一第三摻雜區，具有上述第二導電類型，其中上述第三摻雜區設置於上述第二井區內。
500a~500d‧‧‧半導體裝置佈局結構
200‧‧‧半導體基板
201、217‧‧‧頂面
202‧‧‧第一摻雜區
204‧‧‧第五摻雜區
204a、206a‧‧‧底面
206‧‧‧第四摻雜區
208‧‧‧第一井區
209a‧‧‧底部邊界
209b‧‧‧側邊界
210‧‧‧第二井區
212、216a、216b、220、228‧‧‧隔絕物
214‧‧‧第二摻雜區
224‧‧‧多晶矽圖案
226‧‧‧第三摻雜區
230、232‧‧‧第六摻雜區
231‧‧‧導電圖案
240、242‧‧‧節點
C‧‧‧中心點
CL‧‧‧第一雙載子接面電晶體
CV‧‧‧第二雙載子接面電晶體
DZ‧‧‧齊納二極體
DS1、DS2‧‧‧蕭特基二極體
H1、H2‧‧‧距離
第1A圖顯示本發明一些實施例之半導體裝置佈局結構之俯視示意圖。
第1B、1C圖分別為沿第1A圖的A-A’、B-B’切線的剖面示意圖。
第1D圖顯示如第1A~1C圖所示之本發明一些實施例之一半導體裝置之等效電路示意圖。
第2A圖顯示本發明一些實施例之半導體裝置佈局結構之俯視示意圖。
第2B、2C圖分別為沿第2A圖的A-A’、B-B’切線的剖面示意圖。
第2D圖顯示如第2A~2C圖所示之本發明一些實施例之一半導體裝置之等效電路示意圖。
第3A圖顯示本發明一些實施例之半導體裝置佈局結構之俯視示意圖。
第3B、3C圖分別為沿第3A圖的A-A’、B-B’切線的剖面示 意圖。
第3D圖顯示如第3A~3C圖所示之本發明一些實施例之一半導體裝置之等效電路示意圖。
第4A圖顯示本發明一些實施例之半導體裝置佈局結構之俯視示意圖。
第4B、4C圖分別為沿第4A圖的A-A’、B-B’切線的剖面示意圖。
第4D圖顯示如第4A~4C圖所示之本發明一些實施例之一半導體裝置之等效電路示意圖。
為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉實施例，並配合所附圖示，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。
本發明實施例係提供一種半導體裝置佈局結構。上述半導體裝置佈局結構為一種瞬間電壓抑制二極體(transient-voltage-suppression(TVS)diode)。上述瞬間電壓抑制二極體係使用齊納二極體耦接並聯的橫向雙載子接面電晶體(lateral bipolar junction transistor，lateral BJT)和垂直雙載子接面電晶體(vertical bipolar junction transistor，lateral BJT)的設計概念，因而可以提高鉗制電流(clamping current)能力。
第1A圖顯示本發明一些實施例之半導體裝置佈局 結構500a之俯視示意圖。第1B、1C圖分別為沿第1A圖的A-A’、B-B’切線的剖面示意圖。第1D圖顯示如第1A~1C圖所示之本發明一些實施例之一半導體裝置500a之等效電路示意圖。在本實施例中，半導體裝置佈局結構500a可視為一瞬間電壓抑制二極體的單位晶胞(unit cell)。因此，可依設計週期性設置複數個半導體裝置佈局結構500a以形成一陣列。
如第1A~1B圖所示，本發明一些實施例之半導體裝置佈局結構500a係位於一半導體基板200中。半導體基板200可具一第一導電類型。舉例來說，半導體基板200可為一p型基板。在本發明一些實施例中，半導體裝置佈局結構500a包括一個或多個隔絕物(例如隔絕物212、216a、228等)，形成於半導體基板200的表面201上並從頂面201從延伸進入部分中半導體基板200。在本發明一些實施例中，隔絕物212、216a、228可包括矽局部氧化物(LOCOS)或淺溝槽隔離物(STI)。隔絕物228係用定義出半導體裝置佈局結構500a的主動區，而半導體裝置佈局結構500a係位於上述主動區內(被隔絕物228圍繞)。隔絕物212、216a、228的形狀可包括圓型、矩形、多邊形或其他的形狀。在本發明一些實施例中，隔絕物212、216a、228可彼此具有不同形狀。
半導體裝置佈局結構500a包括設置於半導體基板200中的一第一井區208、一第二井區210、一第一摻雜區202、一第二摻雜區214和一第三摻雜區226。第一井區208具有一第一導電類型，第二井區210具有相反於第一導電類型的一第二導電類型。並且，第二井區210相鄰第一井區208且包圍第一井 區208。舉例來說，第一井區208為一P型井區(PW)，而第二井區210為一N型井區(NW)。在本發明一些實施例中，第二井區210可由一深N型井區(DNW)和一N型井區(NW)構成，深N型井區(DNW)係位於第一井區208的正下方且相鄰第一井區208的底部邊界209a，而N型井區(NW)位於深N型井區(DNW)上且與深N型井區相接，相鄰且包圍第一井區208的側邊界209b。
如第1A~1C圖所示，第一摻雜區202、第二摻雜區214、第三摻雜區226具有第二導電類型。第一摻雜區202和第二摻雜區214設置於第一井區208內。第三摻雜區226設置於第二井區210內，第三摻雜區226的摻質濃度大於第二井區210的摻質濃度。第二摻雜區214藉由隔絕物212與第一摻雜區202隔開且圍繞第一摻雜區202。隔絕物216a位於第一井區208和第二井區210之間的一界面(即第一井區208的側邊界209b)上，第二摻雜區214和第三摻雜區226分別位於隔絕物216a的相對兩側，使第二摻雜區214被隔絕物216a和隔絕物220圍繞。因此，第三摻雜區226藉由隔絕物216a與第二摻雜區214隔開且圍繞第二摻雜區214。如第1A圖所示，第一摻雜區202、第二摻雜區214、第三摻雜區226、第一井區208和第二井區210為同中心(中心點C)設置。相應的，圍繞第一摻雜區202的隔絕物212，圍繞第二摻雜區214的隔絕物216a和圍繞第三摻雜區226的隔絕物228為同中心(中心點C)設置。第一摻雜區202的形狀可包括矩形、多邊形、圓形或圓角形。在第1A圖的實施例中，第一摻雜區202為八邊形。隔絕物212和第二摻雜區214係相應圍繞第一摻雜區202設置，因此，在第1A圖的實施例中，隔絕物212和第 二摻雜區214為八邊環形。第三摻雜區226係相應接近於半導體基板200的頂面201的部分設置，且第二井區210接近於半導體基板200的頂面201的部分係相應圍繞第一井區208的邊界設置。因此，在第1A圖的實施例中，當第一井區208為矩形時，第二井區210接近於半導體基板200的頂面201的部分為四角環形。
在本發明一些實施例中，第一摻雜區202、第二摻雜區214、第三摻雜區226皆為N型重摻雜區(N+)。如第1B~1C圖所示，第一摻雜區202和第三摻雜區226一起耦接至節點240。第二摻雜區214耦接至節點242。
如第1A~1C圖所示，半導體裝置佈局結構500a更包括一第四摻雜區206和一第五摻雜區204，設置於第一井區208內，且位於第一摻雜區202的正下方。換句話說，第四摻雜區206和第五摻雜區204位於第一摻雜區202和第一井區208之間。第四摻雜區206具有第一導電類型，且位於第一摻雜區202的中心位置。第五摻雜區204具有第二導電類型且包圍第四摻雜區204。如第1B~1C圖所示，第四摻雜區206的一底面206a與半導體基板200的一頂面201相距一距離H1，而第五摻雜區204的一底面204a與半導體基板200的頂面201相距一距離H2。在本發明一些實施例中，距離H1不等於距離H2。舉例來說，距離H1大於距離H2。在本發明一些實施例中，第四摻雜區206的導電類型與第一井區208的導電類型相同，且第四摻雜區206的摻質濃度大於第一井區208的摻質濃度。第五摻雜區204的導電類型與第一摻雜區202的導電類型相同，且第一摻雜區202的摻質 濃度大於第五摻雜區204的摻質濃度。舉例來說，第四摻雜區206為P型輕摻雜區(P-)，且第五摻雜區204為N型輕摻雜區(N-)。在本發明一些實施例中，第四摻雜區206可用來調整第一摻雜區202和第一井區208形成的一接面(junction)的崩潰電壓(breakdown voltage)。
如第1D圖所示，半導體裝置佈局結構500a為一TVS二極體，半導體裝置佈局結構500a的第一摻雜區202、第四摻雜區206和第一井區208構成一齊納二極體DZ。第一摻雜區202為齊納二極體DZ的一陰極(cathode)，且第四摻雜區206和第一井區208為齊納二極體DZ的一陽極(anode)。另外，第一摻雜區202、第五摻雜區204、第一井區208和第二摻雜區214構成一第一雙載子接面電晶體CL。第一摻雜區202和第五摻雜區204為第一雙載子接面電晶體CL的一集極(collector)，第一井區208為第一雙載子接面電晶體CL的一基極(base)，且第二摻雜區214為第一雙載子接面電晶體CL的一射極(emitter)。並且，第三摻雜區226、第二井區210、第一井區208和第二摻雜區214構成一第二雙載子接面電晶體CV。第三摻雜區226和第二井區210為第二雙載子接面電晶體CV的一集極，第一井區208為第二雙載子接面電晶體CV的一基極，且第二摻雜區214為第二雙載子接面電晶體CV的一射極。在本發明一些實施例中，當第一導電類型為P型，且第二導電類型為N型時，第一雙載子接面電晶體CL可為一NPN雙載子接面電晶體，且第二雙載子接面電晶體CV可為一NPN雙載子接面電晶體。另外，節點240係做為TVS二極體(半導體裝置佈局結構500a)的陰極，而節點242係做為TVS二極體 (半導體裝置佈局結構500a)的陽極。
如第1D圖所示，第一雙載子接面電晶體CL和第二雙載子接面電晶體CV並聯，且齊納二極體DZ的陰極(第一摻雜區202)耦接至第一雙載子接面電晶體CL的集極(第一摻雜區202和第五摻雜區204)和第二雙載子接面電晶體CV的集極(第三摻雜區226和第二井區210)。並且，齊納二極體DZ的陽極(第四摻雜區206和第一井區208)耦接至第一雙載子接面電晶體CL的基極(第一井區208)和第二雙載子接面電晶體CV的基極(第一井區208)。在本發明一些實施例中，第一雙載子接面電晶體CL之從基極至射極的電流方向平行於半導體基板200的頂面201，因此第一雙載子接面電晶體CL為一橫向雙載子接面電晶體。並且，第二雙載子接面電晶體CV之從基極至射極的電流方向垂直於半導體基板200的頂面201，因此第二雙載子接面電晶體CV為一垂直雙載子接面電晶體。
在本發明一些實施例中，半導體裝置佈局結構500a係利用齊納二極體(DZ)的陰極和陽極分別耦接至並聯的第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)的集極和基極。當節點240受到一高電壓時，半導體裝置佈局結構500a的齊納二極體DZ會發生崩潰，引發的崩潰電流會從第一摻雜區202流經第四摻雜區206和第一井區208。因此，流經第一井區208的崩潰電流會從第一雙載子接面電晶體CL和第二雙載子接面電晶體CV的基極(第一井區208)觸發第一雙載子接面電晶體CL和第二雙載子接面電晶體CV。由於第一雙載子接面電晶體CL和第二雙載子接面電晶體CV具有放大電流的功能，並且第 一雙載子接面電晶體CL和第二雙載子接面電晶體CV對基極電流非常敏感，因此可鉗制從極低數量級迅速增加至高數量級的基極電流。並且，上述並聯的第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)可提升鉗制電流的限流值。相較於習知利用齊納二極體構成的瞬間電壓抑制二極體，半導體裝置佈局結構500b可提升鉗制電流的限流值。因此可以提升半導體裝置佈局結構500b的電流鉗制能力。因此可以提升半導體裝置佈局結構500a的電流鉗制能力。
第2A圖顯示本發明一些實施例之半導體裝置佈局結構500b之俯視示意圖。第2B、2C圖分別為沿第2A圖的A-A’、B-B’切線的剖面示意圖。第2D圖顯示如第2A~2C圖所示之本發明一些實施例之一半導體裝置500b之等效電路示意圖。上述圖式中的各元件如有與第1A~1C圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。在本實施例中，半導體裝置佈局結構500b可視為一瞬間電壓抑制二極體的單位晶胞(unit cell)。因此，可依設計週期性設置複數個半導體裝置佈局結構500b以形成一陣列。半導體裝置佈局結構500b與半導體裝置500a的不同處為：半導體裝置佈局結構500b更包括另一隔絕物220和一多晶矽圖案226。
如第2A~2C圖所示，隔絕物220係設置於半導體基板200上且位於第一井區208內。隔絕物220位於第二摻雜區214和隔絕物216b之間。如第2A圖所示之本發明一些實施例中，隔絕物220的兩末端分別與隔絕物216b的側壁的不同部分連接，以使第二摻雜區214被隔絕物212、216b、220圍繞。隔絕物220 的形狀可為長條形且可接近第一井區208的角落位置。另外，如第2A圖所示，由於隔絕物220的兩末端分別與隔絕物216b的側壁的不同部分連接，會使部分第一井區208從隔絕物216b、220圍繞的半導體基板200的部分頂面201暴露出來。如第2A圖所示之實施例中，暴露出來的部分第一井區208係以90度為週期，以第一井區208的中心點C之一法線出紙面方向旋轉重複排列。本發明一些其他實施例中，暴露出來的部分第一井區208可以180度為週期，以第一井區208的中心點C之一法線出紙面方向旋轉重複排列。類似地，如第2A圖所示之實施例中，隔絕物220係以90度為週期，以第一井區208的中心點C之一法線出紙面方向旋轉重複排列。本發明一些其他實施例中，隔絕物220可以180度為週期，以第一井區208的中心點C之一法線出紙面方向旋轉重複排列。
如第2A圖所示，暴露出來的部分第一井區208和隔絕物220係接近第一井區208的角落位置。因此，暴露出來的部分第一井區208和隔絕物220係僅顯示於沿第一井區208對角線且經過第一井區208的中心點C(A-A’)切線的剖面圖(第2B圖)中，而在第一井區208連接兩相鄰角落之間的側邊且經過第一井區208的中心點C(B-B’)切線的剖面圖(第2C圖)中則不會顯示。
如第2A~2C圖所示，半導體裝置佈局結構500b的多晶矽圖案226設置於隔絕物216b的一頂面217上且與隔絕物216b完全重疊。多晶矽圖案226係耦接至節點242和第二摻雜區214，且藉由一導電圖案231直接接觸第一井區208。
如第2B、2D圖所示，半導體裝置佈局結構500b的彼此直接接觸的導電圖案213和第一井區208構成一蕭特基二極體DS1，第一井區208為蕭特基二極體DS1的一陽極(anode)，且導電圖案213為蕭特基二極體DS1的一陰極(cathode)。另外，半導體裝置佈局結構500b的多晶矽圖案224構成一電阻(resistor)。
如第2D圖所示之半導體裝置佈局結構500b之等效電路與如第1D圖所示之半導體裝置500a之等效電路的不同處為：半導體裝置佈局結構500b的等效電路的蕭特基二極體DS1的陽極耦接至齊納二極體DZ的陽極、第一雙載子接面電晶體CL的基極和第二雙載子接面電晶體CV的基極(第一井區208)。蕭特基二極體DS1的陰極藉由電阻(多晶矽圖案224)耦接至第一雙載子接面電晶體CL的射極和第二雙載子接面電晶體CV的射極(第二摻雜區214)。在本發明一些實施例中，當第一導電類型為P型，且第二導電類型為N型時，蕭特基二極體DS1可為一P型蕭特基二極體。
在本發明一些實施例中，半導體裝置佈局結構500b為一TVS二極體，其係利用齊納二極體(DZ)的陰極和陽極分別耦接至並聯的第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)的集極和基極。並且，齊納二極體(DZ)的陽極串聯蕭特基二極體DS1和電阻(多晶矽圖案224)。當TVS二極體(半導體裝置佈局結構500b)的陰極(節點240)受到一高電壓時，半導體裝置佈局結構500b的齊納二極體會發生崩潰，引發的崩潰電流會從第一摻雜區202流經第四摻雜區206和第一井 區208，再流經上述串聯的蕭特基二極體DS1和電阻(多晶矽圖案224)再回到TVS二極體(半導體裝置佈局結構500b)的陽極(節點242)。上述串聯的蕭特基二極體DS1和電阻(多晶矽圖案224)可藉由蕭特基二極體DS的起始電壓而進一步增加第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)的射極和基極電壓降而觸發第一雙載子接面電晶體CL和第二雙載子接面電晶體CV。由於第一雙載子接面電晶體CL和第二雙載子接面電晶體CV具有放大電流的功能，鉗制從低數量級迅速增加至高數量級的電流。並且，上述並聯的第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)可提升鉗制電流的限流值。相較於習知利用齊納二極體構成的瞬間電壓抑制二極體，半導體裝置佈局結構500b可提升鉗制電流的限流值。因此可以提升半導體裝置佈局結構500b的電流鉗制能力。
第3A圖顯示本發明一些實施例之半導體裝置佈局結構500c之俯視示意圖。第3B、3C圖分別為沿第3A圖的A-A’、B-B’切線的剖面示意圖。第3D圖顯示如第3A~3C圖所示之本發明一些實施例之一半導體裝置500c之等效電路示意圖。上述圖式中的各元件如有與第1A~1C、2A~2C圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。在本實施例中，半導體裝置佈局結構500c可視為一瞬間電壓抑制二極體的單位晶胞(unit cell)。因此，可依設計週期性設置複數個半導體裝置佈局結構500c以形成一陣列。半導體裝置佈局結構500c與半導體裝置500b的不同處為：半導體裝置佈局結構500c更包括具第一導電類型的一第六摻雜區230，設置於第一井區208內 且位於第一井區208的角落位置，且接近隔絕物216b、220圍繞的半導體基板200的部分頂面201。第六摻雜區230的摻雜濃度係大於第一井區208的摻雜濃度。舉例來說，第一井區208為一P型井區(PW)，而第六摻雜區230為一P型重摻雜區(P+)。第六摻雜區230係藉由導電圖案231耦接至多晶矽圖案224。如第3A、3B圖所示，第六摻雜區230和第三摻雜區228分別相鄰隔絕物216b的相對兩側，第六摻雜區230和第二摻雜區214分別相鄰隔絕物220的相對兩側。如第3A圖所示之實施例中，第六摻雜區230係以90度為週期，以第一井區208的中心點C之一法線出紙面方向旋轉重複排列。本發明一些其他實施例中中，第六摻雜區230可以180度為週期，以第一井區208的中心點C之一法線出紙面方向旋轉重複排列。
如第3A圖所示，第六摻雜區230接近第一井區208的角落位置。因此，第六摻雜區230僅顯示於沿第一井區208對角線且經過第一井區208的中心點C(A-A’)切線的剖面圖(第3B圖)中，而在第一井區208連接兩相鄰角落之間的側邊且經過第一井區208的中心點C(B-B’)切線的剖面圖(第3C圖)中則不會顯示。
如第3B、3D圖所示，多晶矽圖案224構成一電阻，上述電阻(多晶矽圖案224)係耦接至節點242和第二摻雜區214，且藉由第六摻雜區230耦接第一井區208。
如第3D圖所示之半導體裝置佈局結構500c之等效電路與如第2D圖所示之半導體裝置佈局結構500b之等效電路的不同處為：上述電阻(多晶矽圖案224)的一端藉由第六摻雜區 230耦接至齊納二極體DZ的陽極(第四摻雜區206和第一井區208)，以及第一雙載子接面電晶體CL的基極和第二雙載子接面電晶體CV的基極(第一井區208)。上述電阻(多晶矽圖案224)的另一端耦接至第一雙載子接面電晶體CL的射極和第二雙載子接面電晶體CV的射極(第二摻雜區214)。
在本發明一些實施例中，半導體裝置佈局結構500c為一TVS二極體，其係利用齊納二極體(DZ)的陰極和陽極分別耦接至並聯的第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)的集極和基極。並且，齊納二極體(DZ)的陽極串聯一電阻(多晶矽圖案224)。另外，做為第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)的基極接線摻雜區(pick-up doped region)第六摻雜區230係設計位於第一井區208的角落位置且具有設計規則的最小尺寸(面積)，以增加基極電阻。藉由上述第六摻雜區230增加基極電阻可早期觸發(early trigger)第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)。當TVS二極體(半導體裝置佈局結構500b)的陰極(節點240)受到一高電壓時，半導體裝置佈局結構500c的齊納二極體會發生崩潰，引發的崩潰電流會從第一摻雜區202流經第四摻雜區206和第一井區208，再流經位於第一井區208的角落位置第六摻雜區230和電阻(多晶矽圖案224)再回到TVS二極體(半導體裝置佈局結構500c)的陽極(節點242)。第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)的射極(第二摻雜區214)和基極(第一井區208)之間的電壓降(voltage drop)會觸發第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)。由於第一 雙載子接面電晶體CL和第二雙載子接面電晶體CV具有放大電流的功能，因此鉗制從低數量級迅速增加至高數量級的電流。並且，上述並聯的第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)可提升鉗制電流的限流值。相較於習知利用齊納二極體構成的瞬間電壓抑制二極體，半導體裝置佈局結構500c可提升鉗制電流的限流值。因此可以提升半導體裝置佈局結構500c的電流鉗制能力。
第4A圖顯示本發明一些實施例之半導體裝置佈局結構500D之俯視示意圖。第4B、4C圖分別為沿第4A圖的A-A’、B-B’切線的剖面示意圖。第4D圖顯示如第4A~4C圖所示之本發明一些實施例之一半導體裝置500c之等效電路示意圖。上述圖式中的各元件如有與第1A~1C、2A~2C、3A~3C圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。在本實施例中，半導體裝置佈局結構500d可視為一瞬間電壓抑制二極體的單位晶胞(unit cell)。因此，可依設計週期性設置複數個半導體裝置佈局結構500d以形成一陣列。半導體裝置佈局結構500d與半導體裝置500b的不同處為：半導體裝置佈局結構500c的一第六摻雜區232具有第二導電類型，設置於第一井區208內且位於第一井區208的角落位置，且接近隔絕物216b、220圍繞的半導體基板200的部分頂面201。第六摻雜區232的摻雜濃度係大於第二井區210的摻雜濃度，且小於第一摻雜區202、第二摻雜區214和第三摻雜區226的摻雜濃度。舉例來說，當第二井區210為一N型井區(NW)，第一摻雜區202、第二摻雜區214、第三摻雜區226皆為N型重摻雜區(N+)時，則第六摻雜區 232為一N型輕摻雜區(N-)。第六摻雜區232係藉由導電圖案231耦接至多晶矽圖案224和節點242。如第3A、3B圖所示，第六摻雜區230和第三摻雜區228分別相鄰隔絕物216b的相對兩側，第六摻雜區230和第二摻雜區214分別相鄰隔絕物220的相對兩側。如第4A圖所示之實施例中，第六摻雜區232係以90度為週期，以第一井區208的中心點C之一法線出紙面方向旋轉重複排列。本發明一些其他實施例中中，第六摻雜區232可以180度為週期，以第一井區208的中心點C之一法線出紙面方向旋轉重複排列。
如第4A圖所示，第六摻雜區232接近第一井區208的角落位置。因此，第六摻雜區232僅顯示於沿第一井區208對角線且經過第一井區208的中心點C(A-A’)切線的剖面圖(第3B圖)中，而在第一井區208連接兩相鄰角落之間的側邊且經過第一井區208的中心點C(B-B’)切線的剖面圖(第3C圖)中則不會顯示。
如第4A~4C圖所示，半導體裝置佈局結構500d的多晶矽圖案226設置於隔絕物216b的一頂面217上且與隔絕物216b完全重疊。多晶矽圖案226係耦接至節點242和第二摻雜區214，且藉由一導電圖案231直接接觸第六摻雜區232。
如第4B、4D圖所示，半導體裝置佈局結構500d的彼此直接接觸的導電圖案213和第六摻雜區232構成一蕭特基二極體DS2，導電圖案213為蕭特基二極體DS2的一陽極(anode)，且第六摻雜區232為蕭特基二極體DS2的一陰極(cathode)。並且，多晶矽圖案224構成一電阻(resistor)。
如第4D圖所示之半導體裝置佈局結構500d之等效電路與如第2D圖所示之半導體裝置500b之等效電路的不同處為：半導體裝置佈局結構500d的等效電路的蕭特基二極體DS2的陰極耦接至齊納二極體DZ的陽極、第一雙載子接面電晶體CL的基極和第二雙載子接面電晶體CV的基極(第一井區208)，蕭特基二極體DS2的接面(由具有第二導電類型的第六摻雜區232和具有第一導電類型的第一井區208形成)位於基極中。蕭特基二極體DS2的陽極藉由電阻(多晶矽圖案224)耦接至第一雙載子接面電晶體CL的射極和第二雙載子接面電晶體CV的射極(第二摻雜區214)。在本發明一些實施例中，當第一導電類型為P型，且第二導電類型為N型時，蕭特基二極體DS2可為一N型蕭特基二極體。
在本發明一些實施例中，半導體裝置佈局結構500d為一TVS二極體，其係利用齊納二極體(DZ)的陰極和陽極分別耦接至並聯的第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)的集極和基極。並且，齊納二極體(DZ)的陽極串聯蕭特基二極體DS2和電阻(多晶矽圖案224)。並且，N型蕭特基二極體DS2的接面位於第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)的基極中。當TVS二極體(半導體裝置佈局結構500b)的陰極(節點240)受到一高電壓時，半導體裝置佈局結構500d的齊納二極體DZ會發生崩潰，引發的崩潰電流會從第一摻雜區202流經第四摻雜區206和第一井區208，再流經上述串聯的蕭特基二極體DS2和電阻(多晶矽圖案224)再回到TVS二極體(半導體裝置佈局結構500d)的陽極(節點242)。當從齊納 二極體DZ施加的電壓(引發的崩潰電流)增加時，會使上述蕭特基二極體DS2處於逆偏操作條件(reverse operation)而使上述蕭特基二極體DS2產生反向漏電流(reverse leakage current)。上述蕭特基二極體DS2的反向漏電流會限制流經電阻(多晶矽圖案224)的電流值，迫使齊納二極體DZ的崩潰電流主要流經第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)的基極。由於第一雙載子接面電晶體CL和第二雙載子接面電晶體CV具有放大電流的功能，因此鉗制從低數量級迅速增加至高數量級的電流。並且，上述並聯的第一雙載子接面電晶體(CL)和第二雙載子接面電晶體(CV)可提升鉗制電流的限流值。相較於習知利用齊納二極體構成的瞬間電壓抑制二極體，半導體裝置佈局結構500d可提升鉗制電流的限流值。因此可以提升半導體裝置佈局結構500d的電流鉗制能力。
本發明實施例係提供一種瞬間電壓抑制二極體(transient-voltage-suppression(TVS)diode，以下簡稱TVS二極體)的佈局結構。TVS二極體佈局結構具有優異的電流鉗制能力和優良的靜電放電(Electrostatic Discharge,ESD)防護穩健性(robustness)。相較於習知利用齊納二極體構成的瞬間電壓抑制二極體，本發明實施例的TVS二極體單位晶胞(半導體裝置佈局結構500a~500d)可提升鉗制電流的限流值。本發明實施例的TVS二極體佈局結構由齊納二極體、橫向雙載子接面電晶體、垂直雙載子接面電晶體積集成一單位晶胞。或者，本發明實施例的TVS二極體佈局結構可額外加上多晶矽電阻或蕭特基二極體而積集成一單位晶胞。本發明實施例的TVS二極體佈局結 構可因為多晶矽電阻和蕭特基二極體的特殊配置而可使單位晶胞的尺寸更為緊密。並且，本發明實施例的TVS二極體佈局結構可藉由觸發橫向雙載子接面電晶體和垂直雙載子接面電晶體，而在一極小的電壓增加值下，鉗制從低數量級迅速增加至高數量級的電流。另外，本發明實施例的TVS二極體佈局結構可配置為陣列而達到不同的崩潰電壓和鉗制電流能力。
雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
500a‧‧‧半導體裝置佈局結構
202‧‧‧第一摻雜區
204‧‧‧第五摻雜區
206‧‧‧第四摻雜區
208‧‧‧第一井區
210‧‧‧第二井區
212、216a、228‧‧‧隔絕物
214‧‧‧第二摻雜區
226‧‧‧第三摻雜區
C‧‧‧中心點

Claims (24)

  1. 一種半導體裝置佈局結構，位於一半導體基板的一主動區內，包括：一第一井區，具有一第一導電類型；一第二井區，具有相反於該第一導電類型的一第二導電類型，其中該第二井區相鄰且包圍該第一井區；一第一摻雜區，具有該第二導電類型，設置於該第一井區內；一第二摻雜區，具有該第二導電類型，設置於該第一井區內，其中該第二摻雜區與該第一摻雜區隔開且圍繞該第一摻雜區；以及一第三摻雜區，具有該第二導電類型，其中該第三摻雜區設置於該第二井區內。
  2. 如申請專利範圍第1項所述之半導體裝置佈局結構，更包括：一第四摻雜區，具有該第一導電類型，設置於該第一井區內，且位於該第一摻雜區的正下方；以及一第五摻雜區，具有該第二導電類型，設置於該第一井區內，其中該第五摻雜區位於該第一摻雜區的正下方，且包圍該第四摻雜區，其中該第四摻雜區的一底面和該第五摻雜區的一底面分別與該半導體基板的一頂面相距不同距離。
  3. 如申請專利範圍第2項所述之半導體裝置佈局結構，其中該第一摻雜區耦接至該第三摻雜區。
  4. 如申請專利範圍第3項所述之半導體裝置佈局結構，其中該第一摻雜區、該第四摻雜區和該第一井區構成一齊納二極體，其中該第一摻雜區為該齊納二極體的一陰極，且該第四摻雜區和該第一井區為該齊納二極體的一陽極。
  5. 如申請專利範圍第4項所述之半導體裝置佈局結構，其中該第一摻雜區、該第五摻雜區、該第一井區和該第二摻雜區構成一第一雙載子接面電晶體，其中該第一摻雜區和該第五摻雜區為該第一雙載子接面電晶體的一集極，該第一井區為該第一雙載子接面電晶體的一基極，且該第二摻雜區為該第一雙載子接面電晶體的一射極。
  6. 如申請專利範圍第5項所述之半導體裝置佈局結構，其中該第三摻雜區、該第二井區、該第一井區和該第二摻雜區構成一第二雙載子接面電晶體，其中該第三摻雜區和該第二井區、為該第二雙載子接面電晶體的一集極，該第一井區為該第二雙載子接面電晶體的一基極，且該第二摻雜區為該第二雙載子接面電晶體的一射極。
  7. 如申請專利範圍第6項所述之半導體裝置佈局結構，其中該第一雙載子接面電晶體和該第二雙載子接面電晶體並聯，且其中該齊納二極體的該陰極耦接至該第一雙載子接面電晶體的該集極和該第二雙載子接面電晶體的該集極，且其中該齊納二極體的該陽極耦接至該第一雙載子接面電晶體的該基極和該第二雙載子接面電晶體的該基極。
  8. 如申請專利範圍第6項所述之半導體裝置佈局結構，更包括： 一第一隔絕物，設置於該半導體基板上，且位於該第一井區和該第二井區之間的一界面上，其中該第二摻雜區和該第三摻雜區分別位於該第一隔絕物的相對兩側。
  9. 如申請專利範圍第8項所述之半導體裝置佈局結構，更包括：一多晶矽圖案，設置於該第一隔絕物的一頂面上。
  10. 如申請專利範圍第8項所述之半導體裝置佈局結構，其中該第二摻雜區耦接至該多晶矽圖案，且其中該多晶矽圖案藉由一導電圖案直接接觸該第一井區。
  11. 如申請專利範圍第10項所述之半導體裝置佈局結構，其中該導電圖案和該第一井區構成一蕭特基二極體，其中該第一井區為該蕭特基二極體的一陽極，且該導電圖案為該蕭特基二極體的一陰極，且其中該多晶矽圖案構成一電阻。
  12. 如申請專利範圍第11項所述之半導體裝置佈局結構，其中該蕭特基二極體的該陽極耦接至該齊納二極體的該陽極、該第一雙載子接面電晶體的該基極和該第二雙載子接面電晶體的該基極。
  13. 如申請專利範圍第11項所述之半導體裝置佈局結構，其中該蕭特基二極體的該陰極藉由該電阻耦接至該第一雙載子接面電晶體的該射極和該第二雙載子接面電晶體的該射極。
  14. 如申請專利範圍第9項所述之半導體裝置佈局結構，更包括：一第二隔絕物，設置於該半導體基板上且位於該第一井區 內，其中該第二隔絕物位於該第二摻雜區和該第一隔絕物之間，以使部分該第一井區從該第一隔絕物和該第二隔絕物圍繞的該半導體基板的部分該頂面暴露出來。
  15. 如申請專利範圍第9項所述之半導體裝置佈局結構，更包括：一第二隔絕物，設置於該半導體基板上且位於該第一井區內，其中該第二隔絕物位於該第二摻雜區和該第一隔絕物之間；以及一第六摻雜區，設置於該第一井區內，其中該第一隔絕物和該第二隔絕物一起圍繞該第六摻雜區。
  16. 如申請專利範圍第15項所述之半導體裝置佈局結構，其中該第一摻雜區位於該第一井區的一中心，該第六摻雜區以180度為週期，以該第一井區的一中心點之一法線出紙面方向旋轉重複排列。
  17. 如申請專利範圍第15項所述之半導體裝置佈局結構，其中該第六摻雜區耦接至該多晶矽圖案。
  18. 如申請專利範圍第17項所述之半導體裝置佈局結構，其中該第二隔絕物以180度為週期，以該第一井區的一中心點之一法線出紙面方向旋轉重複排列。
  19. 如申請專利範圍第14項所述之半導體裝置佈局結構，其中該第六摻雜區具有該第一導電類型。
  20. 如申請專利範圍第19項所述之半導體裝置佈局結構，其中該多晶矽圖案構成一電阻，該電阻的一第一端藉由該第六摻雜區耦接至該齊納二極體的該陽極、該第一雙載子接面 電晶體的該基極和該第二雙載子接面電晶體的該基極。
  21. 如申請專利範圍第20項所述之半導體裝置佈局結構，其中該電阻的一第二端耦接至該第一雙載子接面電晶體的該射極和該第二雙載子接面電晶體的該射極。
  22. 如申請專利範圍第14項所述之半導體裝置佈局結構，其中該第六摻雜區具有該第二導電類型。
  23. 如申請專利範圍第22項所述之半導體裝置佈局結構，其中該多晶矽圖案藉由一導電圖案直接接觸該第六摻雜區，且其中該導電圖案和該第六摻雜區構成一蕭特基二極體。
  24. 如申請專利範圍第23項所述之半導體裝置佈局結構，其中該蕭特基二極體的該陰極耦接至該齊納二極體的該陽極、該第一雙載子接面電晶體的該基極和該第二雙載子接面電晶體的該基極，且其中該蕭特基二極體的該陽極耦接至該電阻。
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