JPH0612614B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0612614B2 JPH0612614B2 JP61132555A JP13255586A JPH0612614B2 JP H0612614 B2 JPH0612614 B2 JP H0612614B2 JP 61132555 A JP61132555 A JP 61132555A JP 13255586 A JP13255586 A JP 13255586A JP H0612614 B2 JPH0612614 B2 JP H0612614B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- refresh
- buffer circuit
- counter
- address buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に外部アドレス入力
信号の入力容量低減を図った半導体集積回路に関する。
信号の入力容量低減を図った半導体集積回路に関する。
半導体メモリはパターンの微細化により大容量化が進ん
できている。その中でも高集積化が可能な１トランジス
タ，１キャパシタのメモリセル（以後１Ｔセルと称す
る）で構成されたダイナミックランダムアクセスメモリ
（以後ＤＲＡＭと称する）が主流となり、現在では256
キロビットの量産タイプから１メガビットの開発タイプ
にまでその内容が拡大されている。
できている。その中でも高集積化が可能な１トランジス
タ，１キャパシタのメモリセル（以後１Ｔセルと称す
る）で構成されたダイナミックランダムアクセスメモリ
（以後ＤＲＡＭと称する）が主流となり、現在では256
キロビットの量産タイプから１メガビットの開発タイプ
にまでその内容が拡大されている。
しかし、ＤＲＡＭは、情報をキャパシタのみに頼ってい
るため時間とともに情報が失われてしまい、一定の時間
内にメモリセルへの再書き込み（以後リフレッシュと称
する）動作が必要であることが使い難い要因となってい
る。リフレッシュ動作の最も一般的な方法として、ロウ
アドレスのみ指定するＲＡＳオンリーリフレッシュ（On
ly Refresh）があるが、外部からアドレスを指定する必
要があるため、現在ではチップ内部にリフレッシュアド
レス指定用のカウンターを内蔵し、ＲＡＳ（ロウアドレ
スストローブ）とＣＡＳ（カラムアドレスストローブ）
の入力タイミングによりリフレッシュアドレスカウンタ
を動作させシリアルにワード線を選択するＣＡＳビフォ
ア（Before）ＲＡＳリフレッシュ（Refresh）や、カウ
ンタの他にタイマーによりリフレッシュパルスを発生せ
るオートリフレッシュ（Auto Refresh）等があるが、こ
のようにチップ内部にリフレッシュアドレス指定用のカ
ウンタをもったリフレッシュ動作を行なう場合、アドレ
スバッファ回路は外部アドレス信号とリフレッシュアド
レスカウンタの出力信号を兼用しているのが一般的であ
る。このように兼用化した場合、リフレッシュ用のアド
レス端子の位置によってボンディング及びアドレスの入
力容量の関係上アドレスバッファ回路及びリフレッシュ
アドレスカウンタのレイアウトが問題となってくる。
るため時間とともに情報が失われてしまい、一定の時間
内にメモリセルへの再書き込み（以後リフレッシュと称
する）動作が必要であることが使い難い要因となってい
る。リフレッシュ動作の最も一般的な方法として、ロウ
アドレスのみ指定するＲＡＳオンリーリフレッシュ（On
ly Refresh）があるが、外部からアドレスを指定する必
要があるため、現在ではチップ内部にリフレッシュアド
レス指定用のカウンターを内蔵し、ＲＡＳ（ロウアドレ
スストローブ）とＣＡＳ（カラムアドレスストローブ）
の入力タイミングによりリフレッシュアドレスカウンタ
を動作させシリアルにワード線を選択するＣＡＳビフォ
ア（Before）ＲＡＳリフレッシュ（Refresh）や、カウ
ンタの他にタイマーによりリフレッシュパルスを発生せ
るオートリフレッシュ（Auto Refresh）等があるが、こ
のようにチップ内部にリフレッシュアドレス指定用のカ
ウンタをもったリフレッシュ動作を行なう場合、アドレ
スバッファ回路は外部アドレス信号とリフレッシュアド
レスカウンタの出力信号を兼用しているのが一般的であ
る。このように兼用化した場合、リフレッシュ用のアド
レス端子の位置によってボンディング及びアドレスの入
力容量の関係上アドレスバッファ回路及びリフレッシュ
アドレスカウンタのレイアウトが問題となってくる。
第２(a)図は３００ミル（mil）１６ビンＤＩＰ（Dual−
In−Line−Package）の平面図である。たとえば、２５
６キロビットDRAMの標準パッケージとしえてはこの第２
(a)図に示す１６ピンの300milＤＩＰ（Dual−In−Line
−Package）があり、そのピン配置は互換性を保つため
に第２(a)図のように標準化されている。第３(a)は第２
(a)図の300mil１６ピンＤＩＰのチップ上における各ボ
ンディングパッドのパッドレイアウト図である。簡単な
ためにグラッドパッドＶSSがある側をＶSSとすると、Ａ
0〜Ａ8のアドレスパッドのうちＡ0〜Ａ5，Ａ7はＶＤＤ
側、Ａ6，Ａ8はＶSS側にレイアウトすることになる。も
し、リフレッシュサイクルを２５６サイクルとすると、
Ａ0〜Ａ7がリフレッシュアドレス端子となり、Ａ8はリ
フレッシュに関係ないアドレスであるため問題とならな
いが、Ａ6はリフレッシュアドレス端子となるため、ア
ドレスバッファ回路のみをＶSS側に設置してＶＤＤに設
置されたカウンタの出力を引き回すか、ＶＤＤ側にバッ
ファ回路とカウンタを設置してアドレス入力信号を引き
回すことになる。
In−Line−Package）の平面図である。たとえば、２５
６キロビットDRAMの標準パッケージとしえてはこの第２
(a)図に示す１６ピンの300milＤＩＰ（Dual−In−Line
−Package）があり、そのピン配置は互換性を保つため
に第２(a)図のように標準化されている。第３(a)は第２
(a)図の300mil１６ピンＤＩＰのチップ上における各ボ
ンディングパッドのパッドレイアウト図である。簡単な
ためにグラッドパッドＶSSがある側をＶSSとすると、Ａ
0〜Ａ8のアドレスパッドのうちＡ0〜Ａ5，Ａ7はＶＤＤ
側、Ａ6，Ａ8はＶSS側にレイアウトすることになる。も
し、リフレッシュサイクルを２５６サイクルとすると、
Ａ0〜Ａ7がリフレッシュアドレス端子となり、Ａ8はリ
フレッシュに関係ないアドレスであるため問題とならな
いが、Ａ6はリフレッシュアドレス端子となるため、ア
ドレスバッファ回路のみをＶSS側に設置してＶＤＤに設
置されたカウンタの出力を引き回すか、ＶＤＤ側にバッ
ファ回路とカウンタを設置してアドレス入力信号を引き
回すことになる。
第２(b)図は300mil１８ピンＤＩＰの平面図である。た
とえば、１メガビットＤＲＡＭの標準パッケージは第２
(b)図に示すたとえば300mil１８ピンＤＩＰであり、も
しリフレッシュサイクルを２５６サイクルとすればＡ0
〜Ａ7のリフレッシュアドレス端子をＶＤＤ側に設置す
ることができるが、センス増幅回路が４０９６個も必要
となって消費電流の大幅な増大を招くこため、５１２リ
フレッシュサイクルが一般的となっている。そのため、
リフレッシュアドレス端子Ａ0〜Ａ8のうち、Ａ0又はＡ8
のどちらかの端子はＶSS側に設置しなければならない。
とえば、１メガビットＤＲＡＭの標準パッケージは第２
(b)図に示すたとえば300mil１８ピンＤＩＰであり、も
しリフレッシュサイクルを２５６サイクルとすればＡ0
〜Ａ7のリフレッシュアドレス端子をＶＤＤ側に設置す
ることができるが、センス増幅回路が４０９６個も必要
となって消費電流の大幅な増大を招くこため、５１２リ
フレッシュサイクルが一般的となっている。そのため、
リフレッシュアドレス端子Ａ0〜Ａ8のうち、Ａ0又はＡ8
のどちらかの端子はＶSS側に設置しなければならない。
第３(b)図は第２(b)図の300mil１８ピンＤＩＰのチップ
上における各ボンディングパッドのパッドレイアウト図
である。第３(b)図に示すボンディングパッドレイアウ
トの場合も第３(b)図によって説明したと同様な問題が
生ずる。
上における各ボンディングパッドのパッドレイアウト図
である。第３(b)図に示すボンディングパッドレイアウ
トの場合も第３(b)図によって説明したと同様な問題が
生ずる。
前述したように、従来のリフレッシュアドレスカウンタ
を有するアドレスバッファ回路は、外部アドレス信号と
リフレッシュアドレスカウンタの出力信号を兼用した回
路となっているため、外部アドレス信号線を引き回して
ＶＤＤ側にリフレッシュアドレスカウンタとアドレスバ
ッファ回路をレイアウトするか、もしくはアドレスバッ
ファ回路とリフレッシュアドレスカウンタを分離してリ
フレッシュアドレスカウンタの出力信号を引き回す必要
があり、このためアドレス入力の入力容量の最大規格値
が満足できなくなったり、メモリの速度等の特性に大き
な影響を及ぼすという欠点がある。
を有するアドレスバッファ回路は、外部アドレス信号と
リフレッシュアドレスカウンタの出力信号を兼用した回
路となっているため、外部アドレス信号線を引き回して
ＶＤＤ側にリフレッシュアドレスカウンタとアドレスバ
ッファ回路をレイアウトするか、もしくはアドレスバッ
ファ回路とリフレッシュアドレスカウンタを分離してリ
フレッシュアドレスカウンタの出力信号を引き回す必要
があり、このためアドレス入力の入力容量の最大規格値
が満足できなくなったり、メモリの速度等の特性に大き
な影響を及ぼすという欠点がある。
また、４メガビットまで300mil１８ピンのパッケージが
使用されるとすれば、ケースに入る最大チップの短辺方
向のサイズは変わらないため必然的に長変方向に伸びざ
るを得ず上記の問題は、さらに深刻化してくるという欠
点がある。
使用されるとすれば、ケースに入る最大チップの短辺方
向のサイズは変わらないため必然的に長変方向に伸びざ
るを得ず上記の問題は、さらに深刻化してくるという欠
点がある。
本発明の半導体集積回路は、外部アドレス信号を入力と
する第１のアドレスバッファ回路と、リフレッシュアド
レス指定用のリフレッシュアドレスカウンタと、前記リ
フレッシュアドレスカウンタの出力信号を入力とする第
２のアドレスバッファ回路と、前記第１のアドレスバッ
ファ回路と前記第２のアドレスバッファ回路の出力とを
ワイヤードＯＲ接続するデコーダ回路とを備える。
する第１のアドレスバッファ回路と、リフレッシュアド
レス指定用のリフレッシュアドレスカウンタと、前記リ
フレッシュアドレスカウンタの出力信号を入力とする第
２のアドレスバッファ回路と、前記第１のアドレスバッ
ファ回路と前記第２のアドレスバッファ回路の出力とを
ワイヤードＯＲ接続するデコーダ回路とを備える。
次に本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示すブロック図である。第１図
において、１はリフレッシュ制御回路、２はリフレッシ
ュアドレスカウンタ、３，４はそれぞれ第２および第１
のアドレスバッファ回路、５はアドレス制御回路、６は
アドレスバッファ回路３，４の出力をワイヤードＯＲ接
続するデコーダ回路、Ａｉ（ＥＸＴ）は外部アドレス信
号、ａはリフレッシュ制御信号、ａ′はアドレスバッフ
ァ回路出力ハイインピーダンス化信号、ｂｉ，▲▼
はリフレッシュアドレスカウンタ出力信号、Ｃｉ，▲
▼，ｆｉ，▲▼はアドレス信号、ｄはアドレス制
御信号である。
は、本発明の一実施例を示すブロック図である。第１図
において、１はリフレッシュ制御回路、２はリフレッシ
ュアドレスカウンタ、３，４はそれぞれ第２および第１
のアドレスバッファ回路、５はアドレス制御回路、６は
アドレスバッファ回路３，４の出力をワイヤードＯＲ接
続するデコーダ回路、Ａｉ（ＥＸＴ）は外部アドレス信
号、ａはリフレッシュ制御信号、ａ′はアドレスバッフ
ァ回路出力ハイインピーダンス化信号、ｂｉ，▲▼
はリフレッシュアドレスカウンタ出力信号、Ｃｉ，▲
▼，ｆｉ，▲▼はアドレス信号、ｄはアドレス制
御信号である。
次に本実施例の動作について説明する。まず、通常の読
出し／書込みサイクルの場合、外部アドレスから入力さ
れた外部アドレス信号Ａｉ(EXT)をアドレスバッファ回
路４で増幅してデコーダ回路６に入力する。その時アド
レスバッファ回路４の出力するアドレス信号ｆｉ，▲
▼は、アドレスバッファ回路３出力するアドレス信号
Ｃｉ，▲▼とデコーダ６を介してワイヤードＯＲ接
続となっているため、リフレッシュ用のアドレスバッフ
ァ回路３の出力をハイインピーダンス化する。また、リ
フレッシュサイクルの場合は、リフレッシュアドレスカ
ンウンタ２で指定されたリフレッシュアドレスカウンタ
出力信号ｂｉ，▲▼をアドレスバッファ回路３で増
幅してデコーダ回路６へ入力する。この時はアドレスバ
ッファ回路４の出力はハイインピーダンス化される。ア
ドレスバッファ回路４の出力やハイインピーダンスにす
る手段は、リフレッシュ制御回路１でリフレッシュ動作
か否かの判定するアドレスバッファ回路出力ハイインピ
ーダンス化信号ａ′によっていずれのアドレスバッファ
回路をハイインピーダンスにするか簡単に制御すること
ができる。
出し／書込みサイクルの場合、外部アドレスから入力さ
れた外部アドレス信号Ａｉ(EXT)をアドレスバッファ回
路４で増幅してデコーダ回路６に入力する。その時アド
レスバッファ回路４の出力するアドレス信号ｆｉ，▲
▼は、アドレスバッファ回路３出力するアドレス信号
Ｃｉ，▲▼とデコーダ６を介してワイヤードＯＲ接
続となっているため、リフレッシュ用のアドレスバッフ
ァ回路３の出力をハイインピーダンス化する。また、リ
フレッシュサイクルの場合は、リフレッシュアドレスカ
ンウンタ２で指定されたリフレッシュアドレスカウンタ
出力信号ｂｉ，▲▼をアドレスバッファ回路３で増
幅してデコーダ回路６へ入力する。この時はアドレスバ
ッファ回路４の出力はハイインピーダンス化される。ア
ドレスバッファ回路４の出力やハイインピーダンスにす
る手段は、リフレッシュ制御回路１でリフレッシュ動作
か否かの判定するアドレスバッファ回路出力ハイインピ
ーダンス化信号ａ′によっていずれのアドレスバッファ
回路をハイインピーダンスにするか簡単に制御すること
ができる。
以上説明したように本発明は、外部アドレス指定用のア
ドレスバッファ回路とリフレッシュアドレスカウンタ指
定用のアドレスバッファ回路とを別別に設け、それぞれ
の出力をワイヤードＯＲ接続することにより、アドレス
バッファ回路及びリフレッシュアドレスカウンタのレイ
アウトが容易になるとともに、アドレスの入力容量の低
減、配線の引き回しがなくなり、速度等の特性が大幅に
改善できる。
ドレスバッファ回路とリフレッシュアドレスカウンタ指
定用のアドレスバッファ回路とを別別に設け、それぞれ
の出力をワイヤードＯＲ接続することにより、アドレス
バッファ回路及びリフレッシュアドレスカウンタのレイ
アウトが容易になるとともに、アドレスの入力容量の低
減、配線の引き回しがなくなり、速度等の特性が大幅に
改善できる。
また、２個のアドレスバッファ回路のうち、リフレッシ
ュアドレスカウンタ指定用のアドレスバッファ回路は、
入力信号が電源電圧又はグランド電圧のレベルとなるた
め、外部アドレス指定用のアドレスバッファ回路に比べ
て簡単なバッファ回路で構成することができ、面積の増
大はさほど大きくはならなくてすむ。
ュアドレスカウンタ指定用のアドレスバッファ回路は、
入力信号が電源電圧又はグランド電圧のレベルとなるた
め、外部アドレス指定用のアドレスバッファ回路に比べ
て簡単なバッファ回路で構成することができ、面積の増
大はさほど大きくはならなくてすむ。
さらに、１メガビットＤＲＡＭから４メガビットＤＲＡ
Ｍまでは、300mil １８ピンＤＩＰが使用される可能性
がきくチップの長辺方向へ伸びるため、本発明はさらに
有効となるという効果がある。
Ｍまでは、300mil １８ピンＤＩＰが使用される可能性
がきくチップの長辺方向へ伸びるため、本発明はさらに
有効となるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２(a)
図は300mil １６ピンＤＩＰの平面図、第２(b)図は300
mil １８ピンＤＩＰの平面図、第３(a)図は第２(a)図
の300mil１６ピンＤＩＰのパッドレイアウト図、第３
(b)図は第２(b)図の300mil １８ピンＤＩＰのバッドレ
イアウド図である。 １……リフレッシュ制御回路、２……リフレッシュアド
レスカウンタ、３……アドレスバッファ回路、４……ア
ドレスバッファ回路、５……アドレス制御回路、６……
デコーダ回路。
図は300mil １６ピンＤＩＰの平面図、第２(b)図は300
mil １８ピンＤＩＰの平面図、第３(a)図は第２(a)図
の300mil１６ピンＤＩＰのパッドレイアウト図、第３
(b)図は第２(b)図の300mil １８ピンＤＩＰのバッドレ
イアウド図である。 １……リフレッシュ制御回路、２……リフレッシュアド
レスカウンタ、３……アドレスバッファ回路、４……ア
ドレスバッファ回路、５……アドレス制御回路、６……
デコーダ回路。
Claims (1)
- 【請求項１】外部アドレス信号を入力とする第１のアド
レスバッファ回路と、リフレッシュアドレス指定用のリ
フレッシュアドレスカウンタと、前記リフレッシュアド
レスカウンタの出力信号を入力とする第２のアドレスバ
ッファ回路と、前記第１のアドレスバッファ回路と前記
第２のアドレスバッファ回路の出力とをワイヤードＯＲ
接続するデコーダ回路とを備えることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132555A JPH0612614B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132555A JPH0612614B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62289996A JPS62289996A (ja) | 1987-12-16 |
| JPH0612614B2 true JPH0612614B2 (ja) | 1994-02-16 |
Family
ID=15084024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61132555A Expired - Lifetime JPH0612614B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612614B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147193A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
-
1986
- 1986-06-06 JP JP61132555A patent/JPH0612614B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62289996A (ja) | 1987-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |