JPH11250648A - バイト単位にデータを処理するｉｃとワード単位にデータを処理するｒａｍとを連結するための方法 - Google Patents
バイト単位にデータを処理するｉｃとワード単位にデータを処理するｒａｍとを連結するための方法Info
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- JPH11250648A JPH11250648A JP10363585A JP36358598A JPH11250648A JP H11250648 A JPH11250648 A JP H11250648A JP 10363585 A JP10363585 A JP 10363585A JP 36358598 A JP36358598 A JP 36358598A JP H11250648 A JPH11250648 A JP H11250648A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 バイト単位にデータを処理するＩＣとワード
単位にデータを処理するＲＡＭとを連結するための方法
を提供する。 【解決手段】 データ読出時、データの格納されるＲＡ
Ｍの位置を指定するためのアドレスと、前記アドレスに
よって選択された１ワードのうち、上位バイトを選択す
るか、或いは下位バイトを選択するかを決定するための
選択信号とを、ＩＣからＲＡＭに印加する。その後、ア
ドレスによって指定された位置からデータを読み出す。
また、データ書込時には、データの格納されるＲＡＭの
位置を指定するためのアドレスと、アドレスによって選
択された１ワードのうち、上位バイトを選択するか、或
いは下位バイトを選択するかを決定するための選択信号
とを、ＩＣからＲＡＭに印加する。その後、前記アドレ
スによって指定された位置にデータを書き込む。
単位にデータを処理するＲＡＭとを連結するための方法
を提供する。 【解決手段】 データ読出時、データの格納されるＲＡ
Ｍの位置を指定するためのアドレスと、前記アドレスに
よって選択された１ワードのうち、上位バイトを選択す
るか、或いは下位バイトを選択するかを決定するための
選択信号とを、ＩＣからＲＡＭに印加する。その後、ア
ドレスによって指定された位置からデータを読み出す。
また、データ書込時には、データの格納されるＲＡＭの
位置を指定するためのアドレスと、アドレスによって選
択された１ワードのうち、上位バイトを選択するか、或
いは下位バイトを選択するかを決定するための選択信号
とを、ＩＣからＲＡＭに印加する。その後、前記アドレ
スによって指定された位置にデータを書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路(Integra
ted Circuit：以下、ＩＣ)とＲＡＭ(Random Access Mem
ory)との連結に関し、特に、バイト単位にデータを処理
するＩＣとワード単位にデータを処理するＲＡＭとを連
結するための方法に関する。
ted Circuit：以下、ＩＣ)とＲＡＭ(Random Access Mem
ory)との連結に関し、特に、バイト単位にデータを処理
するＩＣとワード単位にデータを処理するＲＡＭとを連
結するための方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ(Dynamic RAM)のような半導体
メモリ装置は、磁気ディスクや光ディスクなどに比べ相
対的に低いメモリ貯蔵容量を有するにも拘わらず、コン
パクトで、高信頼度、低価格という長所と、高速動作が
可能な点から広く用いられてきている。
メモリ装置は、磁気ディスクや光ディスクなどに比べ相
対的に低いメモリ貯蔵容量を有するにも拘わらず、コン
パクトで、高信頼度、低価格という長所と、高速動作が
可能な点から広く用いられてきている。
【０００３】ＲＡＭは、反復的にデータを任意の位置に
／から書込／読出できる。このような書込／読出動作に
おいて、前記ＲＡＭは、データの書込／読出(即ち、入
／出力)のためのデータラインと、データが書込／読出
されるＲＡＭ内の特定位置を指定するアドレス信号を提
供するためのアドレスラインと、データを入力するか、
或いは出力するかを決定するための入／出力選択ライン
などを必要とする。
／から書込／読出できる。このような書込／読出動作に
おいて、前記ＲＡＭは、データの書込／読出(即ち、入
／出力)のためのデータラインと、データが書込／読出
されるＲＡＭ内の特定位置を指定するアドレス信号を提
供するためのアドレスラインと、データを入力するか、
或いは出力するかを決定するための入／出力選択ライン
などを必要とする。
【０００４】図１は一般のＤＲＡＭの概略的な構成図で
あり、図２は、図１のＤＲＡＭの動作を説明するための
タイミング図である。図１に示すように、２N×２Nのメ
モリマトリックス１８は、コラムが２N、ローが２Nであ
るメモリセル１９を含む。前記メモリマトリックス１８
に格納されたデータを読み出すために、ＲＡＭは、Ｎ個
のローアドレスとＮ個のコラムアドレスを必要とする。
ローデコーダ２０は、ローアドレスバッファ１２から入
力されたローアドレスをデコーディングして２N個のロ
ー(即ち、ワードラインＷＬ)のうちのいずれか一つを選
択する。
あり、図２は、図１のＤＲＡＭの動作を説明するための
タイミング図である。図１に示すように、２N×２Nのメ
モリマトリックス１８は、コラムが２N、ローが２Nであ
るメモリセル１９を含む。前記メモリマトリックス１８
に格納されたデータを読み出すために、ＲＡＭは、Ｎ個
のローアドレスとＮ個のコラムアドレスを必要とする。
ローデコーダ２０は、ローアドレスバッファ１２から入
力されたローアドレスをデコーディングして２N個のロ
ー(即ち、ワードラインＷＬ)のうちのいずれか一つを選
択する。
【０００５】同様に、コラムデコーダ２２はコラムアド
レスバッファ１４から入力されたコラムアドレスをデコ
ーディングして２N個のコラム(即ち、ビットラインＢ
Ｌ)のうちのいずれか一つを選択する。データ読出動作
時には、前記ロー及びコラムアドレスによって選択され
たメモリセル１９に格納されたデータがデータ出力バッ
ファ２６に出力データ(Ｄｏｕｔ)として出力され、デー
タ書込動作時には、データ入力バッファ２４を通して前
記選択されたメモリセル１９に入力データ(Ｄｉｎ)が入
力される。
レスバッファ１４から入力されたコラムアドレスをデコ
ーディングして２N個のコラム(即ち、ビットラインＢ
Ｌ)のうちのいずれか一つを選択する。データ読出動作
時には、前記ロー及びコラムアドレスによって選択され
たメモリセル１９に格納されたデータがデータ出力バッ
ファ２６に出力データ(Ｄｏｕｔ)として出力され、デー
タ書込動作時には、データ入力バッファ２４を通して前
記選択されたメモリセル１９に入力データ(Ｄｉｎ)が入
力される。
【０００６】さらに、Ｎ個のローアドレスとＮ個のコラ
ムアドレスは、アドレスライン数を減らすために、図２
に示すように、同じアドレスライン(Ａo〜ＡN-1)に順に
入力される。また、現在アドレスライン(Ａo〜ＡN-1)を
通して入力されるアドレスがローアドレスか、コラムア
ドレスかを識別するためにローアクティブ状態の／ＲＡ
Ｓ(Row Address Strobe)信号と、／ＣＡＳ(Column Addr
ess Strobe)信号が用いられる。
ムアドレスは、アドレスライン数を減らすために、図２
に示すように、同じアドレスライン(Ａo〜ＡN-1)に順に
入力される。また、現在アドレスライン(Ａo〜ＡN-1)を
通して入力されるアドレスがローアドレスか、コラムア
ドレスかを識別するためにローアクティブ状態の／ＲＡ
Ｓ(Row Address Strobe)信号と、／ＣＡＳ(Column Addr
ess Strobe)信号が用いられる。
【０００７】前記／ＲＡＳ信号と／ＣＡＳ信号は、各
々、図１に示したＲＡＳバッファ１０とＣＡＳバッファ
１６に入力される。前記ＲＡＳバッファ１０は、図２に
示すように、／ＲＡＳ信号が下降エッジ(falling edge)
の時、ローアドレスバッファ１２に現在アドレスライン
(Ａo〜ＡN-1)上のアドレスを入力させ、ＣＡＳバッファ
１６は、／ＣＡＳ信号が下降エッジの時、コラムアドレ
スバッファ１４に現在アドレスライン(Ａo〜ＡN-1)上の
アドレスを入力させる。また、前記ＲＡＭには、データ
を書き込むか否かを決定するための書込イネーブルライ
ン(／ＷＥ)と、電源供給のためのパワーラインがさらに
備えられる。
々、図１に示したＲＡＳバッファ１０とＣＡＳバッファ
１６に入力される。前記ＲＡＳバッファ１０は、図２に
示すように、／ＲＡＳ信号が下降エッジ(falling edge)
の時、ローアドレスバッファ１２に現在アドレスライン
(Ａo〜ＡN-1)上のアドレスを入力させ、ＣＡＳバッファ
１６は、／ＣＡＳ信号が下降エッジの時、コラムアドレ
スバッファ１４に現在アドレスライン(Ａo〜ＡN-1)上の
アドレスを入力させる。また、前記ＲＡＭには、データ
を書き込むか否かを決定するための書込イネーブルライ
ン(／ＷＥ)と、電源供給のためのパワーラインがさらに
備えられる。
【０００８】一方、前記ＲＡＭは、同じメモリ容量を有
する場合であっても、処理方式によって多様に分けられ
る。例えば、メモリ容量が１６Ｍビットである１６Ｍ
ＲＡＭは、１６Ｍ×１、４Ｍ×４，２Ｍ×８、及び１Ｍ
×１６のように[ａ]Ｍ×[ｂ]の形態に区分でき、ここ
で、[ａ]はアドレスによって選択されるメモリセルの数
(即ち、memory depth)を意味し、[ｂ]は１アドレスに存
在するデータの量、即ち、１アドレスに同時に書込又は
読出できるデータの量(即ち、Bit Width)を示す。例え
ば、１ビットのデータを１６Ｍ個集めたのは１６Ｍ×
１、４ビットのデータを４Ｍ個集めたのは４Ｍ×４、８
ビットのデータを２Ｍ個集めたのは２Ｍ×８、１６ビッ
トのデータを１Ｍ個集めたのは１Ｍ×１６で各々表示
し、いずれも１チップに１６Ｍ個のセルが集積されてい
るので、１６Ｍ ＲＡＭと呼ぶ。
する場合であっても、処理方式によって多様に分けられ
る。例えば、メモリ容量が１６Ｍビットである１６Ｍ
ＲＡＭは、１６Ｍ×１、４Ｍ×４，２Ｍ×８、及び１Ｍ
×１６のように[ａ]Ｍ×[ｂ]の形態に区分でき、ここ
で、[ａ]はアドレスによって選択されるメモリセルの数
(即ち、memory depth)を意味し、[ｂ]は１アドレスに存
在するデータの量、即ち、１アドレスに同時に書込又は
読出できるデータの量(即ち、Bit Width)を示す。例え
ば、１ビットのデータを１６Ｍ個集めたのは１６Ｍ×
１、４ビットのデータを４Ｍ個集めたのは４Ｍ×４、８
ビットのデータを２Ｍ個集めたのは２Ｍ×８、１６ビッ
トのデータを１Ｍ個集めたのは１Ｍ×１６で各々表示
し、いずれも１チップに１６Ｍ個のセルが集積されてい
るので、１６Ｍ ＲＡＭと呼ぶ。
【０００９】このようなＲＡＭを使用する時、例えば、
バイト単位(即ち、８ビット)にデータを処理する、即
ち、データバスラインが８本である８ビットＩＣは、２
Ｍ×８ＲＡＭを使用すべきであるが、現在はワード単位
(１６ビット)にデータを処理する１６ビット ＲＡＭが
使用されている。しかし、８ビットＩＣでは１６ビット
ＲＡＭを使用できないという問題がある。にもかかわら
ず、８ビットＩＣが１６ビットＲＡＭと共に使用される
場合、１６ビットＲＡＭの上位８ビット或いは下位８ビ
ットの部分、即ち全体容量の半分は使用できなくなって
しまう。
バイト単位(即ち、８ビット)にデータを処理する、即
ち、データバスラインが８本である８ビットＩＣは、２
Ｍ×８ＲＡＭを使用すべきであるが、現在はワード単位
(１６ビット)にデータを処理する１６ビット ＲＡＭが
使用されている。しかし、８ビットＩＣでは１６ビット
ＲＡＭを使用できないという問題がある。にもかかわら
ず、８ビットＩＣが１６ビットＲＡＭと共に使用される
場合、１６ビットＲＡＭの上位８ビット或いは下位８ビ
ットの部分、即ち全体容量の半分は使用できなくなって
しまう。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、余分のメモリ貯蔵容量の消耗を防ぐために、バイト
単位にデータを処理するＩＣとワード単位にデータを処
理するＲＡＭとを連結できる方法を提供することにあ
る。
は、余分のメモリ貯蔵容量の消耗を防ぐために、バイト
単位にデータを処理するＩＣとワード単位にデータを処
理するＲＡＭとを連結できる方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、バイト単位にデータを処理するＩ
Ｃとワード単位にデータを処理するＲＡＭとを連結する
ための装置及び方法を提供する。まず、データ読出時、
データの格納されるＲＡＭの位置を指定するためのアド
レスと、このアドレスによって選択された１ワードのう
ち、上位バイトを選択するか、或いは下位バイトを選択
するかを決定するための選択信号とを、前記ＩＣからＲ
ＡＭに印加した後、前記アドレスによって指定された位
置からデータを読み出す。また、データ書込時には、デ
ータの格納されるＲＡＭの位置を指定するためのアドレ
スと、このアドレスによって選択された１ワードのう
ち、上位バイトを選択するか、或いは下位バイトを選択
するかを決定するための選択信号とを、前記ＩＣからＲ
ＡＭに印加する。その後、前記アドレスによって指定さ
れた位置にデータを書き込む。
るために、本発明は、バイト単位にデータを処理するＩ
Ｃとワード単位にデータを処理するＲＡＭとを連結する
ための装置及び方法を提供する。まず、データ読出時、
データの格納されるＲＡＭの位置を指定するためのアド
レスと、このアドレスによって選択された１ワードのう
ち、上位バイトを選択するか、或いは下位バイトを選択
するかを決定するための選択信号とを、前記ＩＣからＲ
ＡＭに印加した後、前記アドレスによって指定された位
置からデータを読み出す。また、データ書込時には、デ
ータの格納されるＲＡＭの位置を指定するためのアドレ
スと、このアドレスによって選択された１ワードのう
ち、上位バイトを選択するか、或いは下位バイトを選択
するかを決定するための選択信号とを、前記ＩＣからＲ
ＡＭに印加する。その後、前記アドレスによって指定さ
れた位置にデータを書き込む。
【００１２】
【発明の実施の形態】以下、本発明に従う好適な実施形
態を添付図面を参照しつつ詳細に説明する。なお、図面
中、同一な構成要素及び部分には、可能な限り同一な符
号及び番号を共通使用するものとする。また、関連する
周知技術については適宜説明を省略するものとする。
態を添付図面を参照しつつ詳細に説明する。なお、図面
中、同一な構成要素及び部分には、可能な限り同一な符
号及び番号を共通使用するものとする。また、関連する
周知技術については適宜説明を省略するものとする。
【００１３】図３は、本発明の一実施形態によるＩＣ３
０とＲＡＭ３２との連結関係を示す概略的回路図であ
り、図４は、図３の回路の動作を説明するためのタイミ
ング図である。図３で、ＩＣ３０は８ビットＩＣと、前
記ＲＡＭ３２はメモリマトリックスの横幅と縦幅が同一
である１Ｍ×１６ＲＡＭと仮定する。前記１Ｍ×１６Ｒ
ＡＭは、ロー２10とコラム２10とからなる２10×２10の
メモリマトリックスを有するため、ローアドレス数もコ
ラムアドレス数も各々１０ビットであれば十分である。
０とＲＡＭ３２との連結関係を示す概略的回路図であ
り、図４は、図３の回路の動作を説明するためのタイミ
ング図である。図３で、ＩＣ３０は８ビットＩＣと、前
記ＲＡＭ３２はメモリマトリックスの横幅と縦幅が同一
である１Ｍ×１６ＲＡＭと仮定する。前記１Ｍ×１６Ｒ
ＡＭは、ロー２10とコラム２10とからなる２10×２10の
メモリマトリックスを有するため、ローアドレス数もコ
ラムアドレス数も各々１０ビットであれば十分である。
【００１４】しかし、図３に示すように、本発明の８ビ
ットＩＣ３０は１１番目のアドレス(Ａ10)をさらに有す
る。このアドレスライン(Ａ10)上のアドレスは、前記ロ
ーアドレス及びコラムアドレスによって選択されるワー
ド単位(１６ビット)のデータのうち、上位バイト(上位
８ビット)を選択するか、或いは下位バイト(下位８ビッ
ト)を選択するかを決定する信号として用いられる。
ットＩＣ３０は１１番目のアドレス(Ａ10)をさらに有す
る。このアドレスライン(Ａ10)上のアドレスは、前記ロ
ーアドレス及びコラムアドレスによって選択されるワー
ド単位(１６ビット)のデータのうち、上位バイト(上位
８ビット)を選択するか、或いは下位バイト(下位８ビッ
ト)を選択するかを決定する信号として用いられる。
【００１５】特に、一般の１６ヒットＲＡＭは、アドレ
ス信号によって選択された１６ビットデータのうち、上
位８ビット又は下位８ビットを選択できる選択信号が入
力されるように構成されており、通常、この選択信号
は、／ＬＣＡＳ(Lower CAS)信号、／ＵＣＡＳ(Upper CA
S)信号と各々表示されるローイネーブル信号となる。こ
の実施形態で、前記／ＬＣＡＳ信号と／ＵＣＡＳ信号
は、／ＣＡＳ信号、前記アドレスライン(Ａ10)上のアド
レス、及び／ＲＡＳ信号を用いてバイト制御部４０で制
御する。
ス信号によって選択された１６ビットデータのうち、上
位８ビット又は下位８ビットを選択できる選択信号が入
力されるように構成されており、通常、この選択信号
は、／ＬＣＡＳ(Lower CAS)信号、／ＵＣＡＳ(Upper CA
S)信号と各々表示されるローイネーブル信号となる。こ
の実施形態で、前記／ＬＣＡＳ信号と／ＵＣＡＳ信号
は、／ＣＡＳ信号、前記アドレスライン(Ａ10)上のアド
レス、及び／ＲＡＳ信号を用いてバイト制御部４０で制
御する。
【００１６】前記バイト制御部４０は、前記／ＲＡＳ信
号をインバーティングするインバータ４２と、前記アド
レスライン(Ａ10)に連結される入力端Ｄとインバータ４
２の出力に連結されるクロック端子ＣＫとを備えている
エッジトリガーＤフリップフロップ(edge trigger D fl
ip flop)４４と、／ＣＡＳ信号に連結される第１入力端
と前記エッジトリガーＤフリップフロップ４４の出力端
Ｑ及びＱに各々連結される第２入力端を各々有するＯＲ
ゲート(OR gate)４６，４８と、で構成される。前記Ｏ
Ｒゲート４６，４８は各々、／ＬＣＡＳ信号と／ＵＣＡ
Ｓ信号を出力する。
号をインバーティングするインバータ４２と、前記アド
レスライン(Ａ10)に連結される入力端Ｄとインバータ４
２の出力に連結されるクロック端子ＣＫとを備えている
エッジトリガーＤフリップフロップ(edge trigger D fl
ip flop)４４と、／ＣＡＳ信号に連結される第１入力端
と前記エッジトリガーＤフリップフロップ４４の出力端
Ｑ及びＱに各々連結される第２入力端を各々有するＯＲ
ゲート(OR gate)４６，４８と、で構成される。前記Ｏ
Ｒゲート４６，４８は各々、／ＬＣＡＳ信号と／ＵＣＡ
Ｓ信号を出力する。
【００１７】次いで、８ビットＩＣ３０及びＲＡＭ３２
と連結されたバイト制御部４０の動作について説明す
る。まず、８ビットＩＣ３０は、データの書込／読出モ
ード時、図４に示すように、ローアドレスを１６ビット
ＲＡＭ３２に印加する。この時、８ビットＩＣ３０は、
アドレスライン(Ａ10)を通して、前記アドレスによって
選択された１６ビットデータのうち、上位バイトを選択
するか、下位バイトを選択するかを決定する選択ビット
を出力する。
と連結されたバイト制御部４０の動作について説明す
る。まず、８ビットＩＣ３０は、データの書込／読出モ
ード時、図４に示すように、ローアドレスを１６ビット
ＲＡＭ３２に印加する。この時、８ビットＩＣ３０は、
アドレスライン(Ａ10)を通して、前記アドレスによって
選択された１６ビットデータのうち、上位バイトを選択
するか、下位バイトを選択するかを決定する選択ビット
を出力する。
【００１８】この選択ビットは、アクティブ時に‘１’
となり、この選択ビット‘１’はフリップフロップ４４
に入力される。ローアドレスは、図４に示すように、／
ＲＡＳ信号がロー状態になると、前記ＲＡＭのローアド
レスバッファ１２に貯蔵され、前記／ＲＡＳ信号の下降
エッジでフリップフロップ４４が前記選択ビット‘１’
をラッチするようになる。この時、前記フリップフロッ
プ４４の出力端Ｑは‘１’、出力端Ｑは‘０’となる。
その後、／ＣＡＳ信号がロー状態になると、ＯＲゲート
４６，４８は、図４に示すように、‘１’の／ＬＣＡＳ
信号と‘０’の／ＵＣＡＳ信号を各々出力する。
となり、この選択ビット‘１’はフリップフロップ４４
に入力される。ローアドレスは、図４に示すように、／
ＲＡＳ信号がロー状態になると、前記ＲＡＭのローアド
レスバッファ１２に貯蔵され、前記／ＲＡＳ信号の下降
エッジでフリップフロップ４４が前記選択ビット‘１’
をラッチするようになる。この時、前記フリップフロッ
プ４４の出力端Ｑは‘１’、出力端Ｑは‘０’となる。
その後、／ＣＡＳ信号がロー状態になると、ＯＲゲート
４６，４８は、図４に示すように、‘１’の／ＬＣＡＳ
信号と‘０’の／ＵＣＡＳ信号を各々出力する。
【００１９】従って、‘１’の／ＬＣＡＳと‘０’の／
ＵＣＡＳ信号によって１６ビットＲＡＭ３２の上位バイ
ト(図４に示したデータビットＤ6〜Ｄ15)が選択され、
これにより前記ＲＡＭ３２は、１バイト(８ビット)単位
にデータを入／出力できるようになる。
ＵＣＡＳ信号によって１６ビットＲＡＭ３２の上位バイ
ト(図４に示したデータビットＤ6〜Ｄ15)が選択され、
これにより前記ＲＡＭ３２は、１バイト(８ビット)単位
にデータを入／出力できるようになる。
【００２０】一方、前記ＲＡＭ３２が、ロー２11とコラ
ム２10を有する２11×２10のメモリマトリックスを含む
２Ｍ×１６ＲＡＭを採用する場合、ローアドレスのビッ
ト数は１１、コラムアドレスのビット数は１０となる。
この場合、ＲＡＭ３２は１１本のアドレスラインを有
し、この１１本のアドレスラインのうち一本は、コラム
アドレスがアドレスラインを通して伝送されるときに使
用されなくなる。この使用されなかったアドレスライン
は、前記アドレスによって選択された１６ビットデータ
のうち、上位バイトを選択するか、或いは下位バイトを
選択するかを決定する選択ビット出力時に使用できる。
ム２10を有する２11×２10のメモリマトリックスを含む
２Ｍ×１６ＲＡＭを採用する場合、ローアドレスのビッ
ト数は１１、コラムアドレスのビット数は１０となる。
この場合、ＲＡＭ３２は１１本のアドレスラインを有
し、この１１本のアドレスラインのうち一本は、コラム
アドレスがアドレスラインを通して伝送されるときに使
用されなくなる。この使用されなかったアドレスライン
は、前記アドレスによって選択された１６ビットデータ
のうち、上位バイトを選択するか、或いは下位バイトを
選択するかを決定する選択ビット出力時に使用できる。
【００２１】図５は本発明の他の実施形態による８ビッ
トＲＡＭ３０とＲＡＭ３２との連結関係を示す概略的回
路図である。図５において、８ビットＩＣ３０は１０本
のアドレスライン(Ａo〜Ａ9)を含む以外に、１６ビット
データのうち、上位バイトを選択するか、下位バイトを
選択するかを決定するための信号／ＬＵ(Lower Upper)
をさらに発生する。本発明に他の実施形態によれば、バ
イト選択部５０は、前記／ＵＬ信号をインバーティング
するインバータ５２と、このインバータ５２の出力に連
結される一入力端と前記／ＣＡＳ信号に連結される他入
力端とを有するＯＲゲート５４と、前記／ＬＵ信号に連
結される一入力端と前記／ＣＡＳ信号に連結される他入
力端とを有するＯＲゲート５６と、を有する。前記ＯＲ
ゲート５４，５６は各々、／ＬＣＡＳ信号と／ＵＣＡＳ
信号を出力する。
トＲＡＭ３０とＲＡＭ３２との連結関係を示す概略的回
路図である。図５において、８ビットＩＣ３０は１０本
のアドレスライン(Ａo〜Ａ9)を含む以外に、１６ビット
データのうち、上位バイトを選択するか、下位バイトを
選択するかを決定するための信号／ＬＵ(Lower Upper)
をさらに発生する。本発明に他の実施形態によれば、バ
イト選択部５０は、前記／ＵＬ信号をインバーティング
するインバータ５２と、このインバータ５２の出力に連
結される一入力端と前記／ＣＡＳ信号に連結される他入
力端とを有するＯＲゲート５４と、前記／ＬＵ信号に連
結される一入力端と前記／ＣＡＳ信号に連結される他入
力端とを有するＯＲゲート５６と、を有する。前記ＯＲ
ゲート５４，５６は各々、／ＬＣＡＳ信号と／ＵＣＡＳ
信号を出力する。
【００２２】結論的に言えば、前記図３の構成では／Ｌ
ＣＡＳ信号と／ＵＣＡＳ信号を選択的にアクティブにさ
せたが、前記図５の構成では前記８ビットＩＣ３０が前
記／ＬＣＡＳ信号と／ＵＣＡＳ信号を選択的にアクティ
ブにさせるための／ＬＵ信号を発生する。なお、図３の
フリップフリップ３０はノイズによるバイトセクタ４０
の誤動作を防止する役割を果たす。
ＣＡＳ信号と／ＵＣＡＳ信号を選択的にアクティブにさ
せたが、前記図５の構成では前記８ビットＩＣ３０が前
記／ＬＣＡＳ信号と／ＵＣＡＳ信号を選択的にアクティ
ブにさせるための／ＬＵ信号を発生する。なお、図３の
フリップフリップ３０はノイズによるバイトセクタ４０
の誤動作を防止する役割を果たす。
【００２３】以上の説明では、具体的な実施形態に上げ
て説明してきたが、これに限られることなく本発明を実
施できることは、当技術分野で通常の知識を有する者に
は自明である。例えば、本発明は、８ビットＩＣが３２
ビットＲＡＭに接続される場合にも適用可能である。従
って、本発明の範囲は前記実施形態によって定められて
はいけなく、特許請求の範囲と均等なものによって定め
られるべきである。
て説明してきたが、これに限られることなく本発明を実
施できることは、当技術分野で通常の知識を有する者に
は自明である。例えば、本発明は、８ビットＩＣが３２
ビットＲＡＭに接続される場合にも適用可能である。従
って、本発明の範囲は前記実施形態によって定められて
はいけなく、特許請求の範囲と均等なものによって定め
られるべきである。
【００２４】
【発明の効果】以上から述べてきたように、本発明は、
８ビットＩＣが、前記アドレスによって選択された１ワ
ードのうち、上位バイトを選択するか、或いは下位バイ
トを選択するかを決定するための選択信号を提供するこ
とによって、余分のＲＡＭの貯蔵容量の消耗無しに、１
６ビットＲＡＭを有効に使用できる。
８ビットＩＣが、前記アドレスによって選択された１ワ
ードのうち、上位バイトを選択するか、或いは下位バイ
トを選択するかを決定するための選択信号を提供するこ
とによって、余分のＲＡＭの貯蔵容量の消耗無しに、１
６ビットＲＡＭを有効に使用できる。
【図１】 一般のＲＡＭの概略構成図である。
【図２】 図１のＲＡＭの動作を説明するためのタイミ
ング図である。
ング図である。
【図３】 本発明の一実施形態によるＲＡＭとＩＣとの
連結関係を示す概略回路図である。
連結関係を示す概略回路図である。
【図４】 図３の回路動作を説明するためのタイミング
図である。
図である。
【図５】本発明の他の実施形態によるＲＡＭとＩＣとの
連結関係を示す概略回路図である。
連結関係を示す概略回路図である。
１０…ＲＡＳバッファ １２…ローアドレスバッファ １４…コラムアドレスバッファ １６…ＣＡＳバッファ １８…メモリマトリックス １９…メモリセル ２０…ローデコーダ ２２…コラムデコーダ ２４…データ入力バッファ ２６…データ出力バッファ
Claims (2)
- 【請求項１】 バイト単位にデータを処理する集積回路
とワード単位にデータを処理するＲＡＭとを連結するた
めの方法において、 データの格納されるＲＡＭの位置を指定するためのアド
レスを、前記集積回路から前記ＲＡＭに印加する過程
と、 前記アドレスによって選択された１ワードのうち、上位
バイトを選択するか、或いは下位バイトを選択するかを
決定するための選択信号を、前記集積回路から前記ＲＡ
Ｍに印加する過程と、 前記アドレスによって指定された位置からデータを読み
出す過程と、 を含むことを特徴とする方法。 - 【請求項２】 データの格納されるＲＡＭの位置を指定
するためのアドレスを、前記集積回路からＲＡＭに印加
する過程と、 前記アドレスによって選択された１ワードのうち、上位
バイトを選択するか、或いは下位バイトを選択するかを
決定するための選択信号を、前記集積回路から前記ＲＡ
Ｍに印加する過程と、 前記アドレスによって指定された位置にデータを書き込
む過程と、 をさらに備えることを特徴とする請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970071917A KR19990052443A (ko) | 1997-12-22 | 1997-12-22 | 램 사용 방법 및 장치 |
| KR199771917 | 1997-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11250648A true JPH11250648A (ja) | 1999-09-17 |
Family
ID=19528157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10363585A Pending JPH11250648A (ja) | 1997-12-22 | 1998-12-21 | バイト単位にデータを処理するｉｃとワード単位にデータを処理するｒａｍとを連結するための方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11250648A (ja) |
| KR (1) | KR19990052443A (ja) |
-
1997
- 1997-12-22 KR KR1019970071917A patent/KR19990052443A/ko not_active Application Discontinuation
-
1998
- 1998-12-21 JP JP10363585A patent/JPH11250648A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990052443A (ko) | 1999-07-05 |
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