JPS59121561A - マルチプロセサシステムにおける共有資源アクセス保護方式 - Google Patents
マルチプロセサシステムにおける共有資源アクセス保護方式Info
- Publication number
- JPS59121561A JPS59121561A JP57229340A JP22934082A JPS59121561A JP S59121561 A JPS59121561 A JP S59121561A JP 57229340 A JP57229340 A JP 57229340A JP 22934082 A JP22934082 A JP 22934082A JP S59121561 A JPS59121561 A JP S59121561A
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- JP
- Japan
- Prior art keywords
- memory
- pattern
- processor
- access
- common
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は共有資源を有するマルチプロセサシフ−；−
ｒ、 Ｉ／”−千ｓ ｒｔ＋ ｚ妊六６：ｒ■占Ｍ ’
？ ／ｚ 、＞−ｙ）Ｉ−’−Ｊｊ＋±−１” Ｉｆｆ
ＩＩＭする。
ｒ、 Ｉ／”−千ｓ ｒｔ＋ ｚ妊六６：ｒ■占Ｍ ’
？ ／ｚ 、＞−ｙ）Ｉ−’−Ｊｊ＋±−１” Ｉｆｆ
ＩＩＭする。
従来シングルプロセサにおける資源のアクセス保護方式
としては第１図に示すようにプロセサＰＲＣ内に資源を
複数ブロックに分け、ブロック単位のアクセス、例えば
書きこみの許可、禁止ブロックを示すキーパターンレジ
スタＫ Ｉ） Ｒを設け、共通資源、例えば主メモＩＪ
Ｍ、 Ｅ Ｍをブロック単位での書きこみ禁止”０”
、許可゛１”情報をＫ Ｐ Ｒに格納したシ、第２図に
示すように書きこみ禁止範囲を示す情報格納用レジスタ
ｌＰＰ−を設けて禁止領域先頭ａｓ、禁示領域路すａ８
、別の禁木領域先頭ｂｓ、禁止領域終９ｂｅを格納して
おき、プロセサＰ几Ｃが資源を参照するときチェックす
る方法が知られている。ＭＢＵ８は第１、第２図でメモ
リノくスを示す。
としては第１図に示すようにプロセサＰＲＣ内に資源を
複数ブロックに分け、ブロック単位のアクセス、例えば
書きこみの許可、禁止ブロックを示すキーパターンレジ
スタＫ Ｉ） Ｒを設け、共通資源、例えば主メモＩＪ
Ｍ、 Ｅ Ｍをブロック単位での書きこみ禁止”０”
、許可゛１”情報をＫ Ｐ Ｒに格納したシ、第２図に
示すように書きこみ禁止範囲を示す情報格納用レジスタ
ｌＰＰ−を設けて禁止領域先頭ａｓ、禁示領域路すａ８
、別の禁木領域先頭ｂｓ、禁止領域終９ｂｅを格納して
おき、プロセサＰ几Ｃが資源を参照するときチェックす
る方法が知られている。ＭＢＵ８は第１、第２図でメモ
リノくスを示す。
しかしこの種の方式をマルチプロセサの共有資源アクセ
ス保護に適用すると次のような欠点がある。
ス保護に適用すると次のような欠点がある。
（１）各プロセサごとに資源保護機構を装備しなけ４し
νよ１．に’） ＩＪ、 Ｖ ” Ｑ（２）マルチプロ
セサシステムとして運用する際、全てのプロセサ内の共
有資源アクセス保穫ノ＜ターンを矛盾なく同時に設定制
御することが困難である。
νよ１．に’） ＩＪ、 Ｖ ” Ｑ（２）マルチプロ
セサシステムとして運用する際、全てのプロセサ内の共
有資源アクセス保穫ノ＜ターンを矛盾なく同時に設定制
御することが困難である。
（３）共有資源の一部に故ｉ幇が発生した場合、瞬時に
各プロセサに連絡し共有資源アクセス保護パターンを変
更することが困難である。
各プロセサに連絡し共有資源アクセス保護パターンを変
更することが困難である。
（４）前記（１）〜（３）を実現するための装置が大規
模、かつｉｆ雑なものとなるし、アクセス保護パターン
の変更を必要としなけ゛ればリードオンリー（書き込み
不可）情報のメモリ素子をＲＯＭ化する方法もあるが、
これでは用途が限られ実用的でない。
模、かつｉｆ雑なものとなるし、アクセス保護パターン
の変更を必要としなけ゛ればリードオンリー（書き込み
不可）情報のメモリ素子をＲＯＭ化する方法もあるが、
これでは用途が限られ実用的でない。
本発明は上記欠点を除去し、マルチプロセサシステムに
おける節、紫、かつ応用の広い共有資源アクセス保護方
式を提供するためなされたもので、以下に図面を参照し
て発明の実施例について詳細に説明する。
おける節、紫、かつ応用の広い共有資源アクセス保護方
式を提供するためなされたもので、以下に図面を参照し
て発明の実施例について詳細に説明する。
第３−１図は本＠明実施例の構成プロノクポ、共有資源
を共有メモリ２１．２２〜２ｍとし、０台のプロセサ１
１．１２〜１ｎとともに共有メモリ保護パターンレジス
タ３００を含むメモリ保護制御装置４０とデータ線、指
令線を介して接続てれる。すなわち、プロセサ１１．１
２〜１ｎと制御装置４０との間には共有メモリ２１．２
２〜２ｍ中の該当アドレスと、ライト、リードを指定す
る指令）θ７１．７２〜７ｎ、および共有メモ’Ｊ ２
１．２２〜２１１〕との間にデータ送、受するデータ線
６１．６２〜６ｎ及びアクセス違反時の割込み信号ＩＩ
ｉＯｌ、１０２．〜Ｉｏｎ 、更にｉｆｆり御装置４
０に内蔵のパターンレジスタ３００ケライト、リードす
るためのパターンアクセス回路４１とパターンアクセス
１５１．５２〜５ｎが接続きれ、共有メモリ２１．２２
〜２ｍと制御装置４０との間には、指令線７１゜７２〜
７ｎ、データ線６１．６２〜６ｎと同様にアドレスと、
ライト、リードを指定する指令−８１，８２〜８ｍ、お
よびデータ戯９１．９２〜９ｍが接傍されている。
を共有メモリ２１．２２〜２ｍとし、０台のプロセサ１
１．１２〜１ｎとともに共有メモリ保護パターンレジス
タ３００を含むメモリ保護制御装置４０とデータ線、指
令線を介して接続てれる。すなわち、プロセサ１１．１
２〜１ｎと制御装置４０との間には共有メモリ２１．２
２〜２ｍ中の該当アドレスと、ライト、リードを指定す
る指令）θ７１．７２〜７ｎ、および共有メモ’Ｊ ２
１．２２〜２１１〕との間にデータ送、受するデータ線
６１．６２〜６ｎ及びアクセス違反時の割込み信号ＩＩ
ｉＯｌ、１０２．〜Ｉｏｎ 、更にｉｆｆり御装置４
０に内蔵のパターンレジスタ３００ケライト、リードす
るためのパターンアクセス回路４１とパターンアクセス
１５１．５２〜５ｎが接続きれ、共有メモリ２１．２２
〜２ｍと制御装置４０との間には、指令線７１゜７２〜
７ｎ、データ線６１．６２〜６ｎと同様にアドレスと、
ライト、リードを指定する指令−８１，８２〜８ｍ、お
よびデータ戯９１．９２〜９ｍが接傍されている。
鵠３−２図はパターンレジスタ３００の拡大図で、プロ
セサ台数ｎと共有メモリの分割ｆＪ ｍの二次元マトリ
ックス状に要素３１１，３１２〜３ ｎｍから構成され
、各要素には次の４８Ａのビットパターンがパターンア
クセス線５１．５２〜５ （１ｆ介してプローこす１’
ｌ、１２〜１ｎから置数される。丁なわら、′００″な
らライト、リード共に禁示、”０１”ならライト禁止、
リード可能、”１０″ならライト可能、リード禁止、”
１１″なら、ライト、リードともに可能０４種で、これ
らのビットパターンが置数されると、プロセサｉが共有
メモリ」をアクセスする際、制御装置４０は要素３ｉＪ
を参照し、その可能、禁止のビットパターンに基づいて
アクセス違反することがわかればエラ信号を割込み信号
線１０ｉ ｋこよりプロセサｉへ通知することによシ、
共有メモリのアクセス保護を実現できる。そしてパター
ンの選び方としては、各要素の標準のビア）パターンを
１１、 ＯＭに格納しておき、システムｈ＝開始時の初
期設定の段階ではＲＯＭから標準パターンを転送して運
用し、以後システム稼動が進んだときにレジスタを適宜
書き換える。一般にはマルチ７′ロセサシステムとして
の排他ｔｌｉｌｊ御を実現するため常に唯一のプロセサ
が行なうようオペレーグインクシステムにエリ書き換え
を連用する。
セサ台数ｎと共有メモリの分割ｆＪ ｍの二次元マトリ
ックス状に要素３１１，３１２〜３ ｎｍから構成され
、各要素には次の４８Ａのビットパターンがパターンア
クセス線５１．５２〜５ （１ｆ介してプローこす１’
ｌ、１２〜１ｎから置数される。丁なわら、′００″な
らライト、リード共に禁示、”０１”ならライト禁止、
リード可能、”１０″ならライト可能、リード禁止、”
１１″なら、ライト、リードともに可能０４種で、これ
らのビットパターンが置数されると、プロセサｉが共有
メモリ」をアクセスする際、制御装置４０は要素３ｉＪ
を参照し、その可能、禁止のビットパターンに基づいて
アクセス違反することがわかればエラ信号を割込み信号
線１０ｉ ｋこよりプロセサｉへ通知することによシ、
共有メモリのアクセス保護を実現できる。そしてパター
ンの選び方としては、各要素の標準のビア）パターンを
１１、 ＯＭに格納しておき、システムｈ＝開始時の初
期設定の段階ではＲＯＭから標準パターンを転送して運
用し、以後システム稼動が進んだときにレジスタを適宜
書き換える。一般にはマルチ７′ロセサシステムとして
の排他ｔｌｉｌｊ御を実現するため常に唯一のプロセサ
が行なうようオペレーグインクシステムにエリ書き換え
を連用する。
第４図はプロセサ３台、共有メモリ３分割したシステム
でのパターンレジスタ３００ヲ示し、例えばプロセサ１
１、共有メモ’Ｊ ２１．２２．２３に対応するパター
ンレジスタの要素は３１１，３１２．３１’３であるか
ら同図ｆａｔにおいてプロセサ１１は共有メモＩ７２１
．２２に対してライト、リードともに可能であるが、共
有メモするに対してはリードのみ可能であるし、同様に
してプロセサ１２は共有メモリ２１．２２．２３に対し
リードのみ可能、プロセサ１３は共有メモリ２１に対し
リードのみ可能、共有メモリ２２に対しライトのみ可能
、共有メモリ乙に対しライト、リードともに可能である
ことがわかる。この様な保護パターン状態で共有メモリ
２１に対してプロセサ１２．１３からもライト可能にし
たければ、指令線５２．５３を弁してビットパターン”
１０”信号を送り、要素３２１゜３３１の現内容と０几
をとシ要素３２１．３３１に置数すれば第４図（ｂ）の
ようになる。また共有メモＩＪ ２３へのライト、リー
ドともに禁止したいとき指令線５１゜５２ 、５３を介
してビットパターン”００”信号を送シ要素３１３，３
２３．３３３の現内容とＡＮＤ金とり要素３１３゜３２
３．３３３は置数すれば第４図ｆｃｌのようになる。こ
のように書きかえたいビットパターンと要素に応じて指
令線を選んで信号を送ればよい。
でのパターンレジスタ３００ヲ示し、例えばプロセサ１
１、共有メモ’Ｊ ２１．２２．２３に対応するパター
ンレジスタの要素は３１１，３１２．３１’３であるか
ら同図ｆａｔにおいてプロセサ１１は共有メモＩ７２１
．２２に対してライト、リードともに可能であるが、共
有メモするに対してはリードのみ可能であるし、同様に
してプロセサ１２は共有メモリ２１．２２．２３に対し
リードのみ可能、プロセサ１３は共有メモリ２１に対し
リードのみ可能、共有メモリ２２に対しライトのみ可能
、共有メモリ乙に対しライト、リードともに可能である
ことがわかる。この様な保護パターン状態で共有メモリ
２１に対してプロセサ１２．１３からもライト可能にし
たければ、指令線５２．５３を弁してビットパターン”
１０”信号を送り、要素３２１゜３３１の現内容と０几
をとシ要素３２１．３３１に置数すれば第４図（ｂ）の
ようになる。また共有メモＩＪ ２３へのライト、リー
ドともに禁止したいとき指令線５１゜５２ 、５３を介
してビットパターン”００”信号を送シ要素３１３，３
２３．３３３の現内容とＡＮＤ金とり要素３１３゜３２
３．３３３は置数すれば第４図ｆｃｌのようになる。こ
のように書きかえたいビットパターンと要素に応じて指
令線を選んで信号を送ればよい。
本発明によればマルチプロセサを構成する各プロセサと
共有メモリの間に独立したプログラマブルなメモリアク
セス保護パターンレジスタを設け、プロセサ指令線を選
択してビットパターンおよび要素情報を送りこむことに
よってパターンレジスタ要素を書きかえるので各プロセ
サ内に個別にメモリ保護機能のための装置が不要で、プ
ロセサ、共有メモリの増減に対してもレジスタ要素の増
減とパターン書きこみで対処でき、共有メモリ保護パタ
ーンレジスタ要素の同各をもプロセサ、共有メモリの分
割単位で連動して瞬時変更が可能となる０ アクセス保護パターンレジスタは、共有メモリに限らず
一般に共有資源に対しても容易に拡張でき、挺Ｖこレジ
スタ裂果！さかえ全訓俳丁ｎは共有資源の排他制御への
利用も可能となる。
共有メモリの間に独立したプログラマブルなメモリアク
セス保護パターンレジスタを設け、プロセサ指令線を選
択してビットパターンおよび要素情報を送りこむことに
よってパターンレジスタ要素を書きかえるので各プロセ
サ内に個別にメモリ保護機能のための装置が不要で、プ
ロセサ、共有メモリの増減に対してもレジスタ要素の増
減とパターン書きこみで対処でき、共有メモリ保護パタ
ーンレジスタ要素の同各をもプロセサ、共有メモリの分
割単位で連動して瞬時変更が可能となる０ アクセス保護パターンレジスタは、共有メモリに限らず
一般に共有資源に対しても容易に拡張でき、挺Ｖこレジ
スタ裂果！さかえ全訓俳丁ｎは共有資源の排他制御への
利用も可能となる。
第１図、第２図は従来方式による共有メモリのアクセス
保護方式の構成ブロック図、第３−１図は本発明の実施
例構成ブロック図、第３−２図は共有メモリ保護パター
ンレジスタ拡大図、第４図は本発明による共イＪメモリ
保護パターンレジスタ要素内容の書きかえ図である。 １１、Ｉ・・・プロセサ台数と番号、 ｍ、ｊ ゛°共
有メモリ分割数と分割番号、１１．１２〜１ｎ・、・・
プロセサ、１０１゜１０２〜Ｉｏｎ・・・割り込み信号
線、２１．２２〜２ｍ・・・共有メモリ、４０・・・メ
モリ保護制御装置、４１・・・パターンアクセス回路、
５１．５２〜５ｎ・・・パターンアクセス線、６１．６
２〜６ｎ、９１．９２〜９ｍ・・・ データ蔵、７１．
７２〜７ｎ、８１．８２〜８ｍ・・・指令線、３００・
・・要素、’、；：１１：ｉ、、’、３１２・−３０ｍ
から成る共有メモリ保護パターンレジスタ。
保護方式の構成ブロック図、第３−１図は本発明の実施
例構成ブロック図、第３−２図は共有メモリ保護パター
ンレジスタ拡大図、第４図は本発明による共イＪメモリ
保護パターンレジスタ要素内容の書きかえ図である。 １１、Ｉ・・・プロセサ台数と番号、 ｍ、ｊ ゛°共
有メモリ分割数と分割番号、１１．１２〜１ｎ・、・・
プロセサ、１０１゜１０２〜Ｉｏｎ・・・割り込み信号
線、２１．２２〜２ｍ・・・共有メモリ、４０・・・メ
モリ保護制御装置、４１・・・パターンアクセス回路、
５１．５２〜５ｎ・・・パターンアクセス線、６１．６
２〜６ｎ、９１．９２〜９ｍ・・・ データ蔵、７１．
７２〜７ｎ、８１．８２〜８ｍ・・・指令線、３００・
・・要素、’、；：１１：ｉ、、’、３１２・−３０ｍ
から成る共有メモリ保護パターンレジスタ。
Claims (1)
- １）マルチプロセサを構成するｎ台のプロセサとｍ分割
された共有資源の間に、プログラム的にセット可能なラ
イト・リード別許可、禁止指定のビット構成きれた要素
ｍｘｎ個を二次元マ） ＩＪックス配置した共有資源ア
クセス保護パターンレジスタを設け、前記各プロセサは
それぞれ前記マ、トリソクス中ｍ Ｘ ｎ （ｔ５の要
素のライト・リード別のビット吉き換えと参照全行なっ
て共廟資妹アクセスを分割制御することを特徴とするマ
ルチプロセサシステムにおける共有資源アクセス保護方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229340A JPS59121561A (ja) | 1982-12-28 | 1982-12-28 | マルチプロセサシステムにおける共有資源アクセス保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229340A JPS59121561A (ja) | 1982-12-28 | 1982-12-28 | マルチプロセサシステムにおける共有資源アクセス保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121561A true JPS59121561A (ja) | 1984-07-13 |
Family
ID=16890620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229340A Pending JPS59121561A (ja) | 1982-12-28 | 1982-12-28 | マルチプロセサシステムにおける共有資源アクセス保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121561A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296464A (ja) * | 1985-06-25 | 1986-12-27 | Mitsubishi Electric Corp | デ−タ処理装置 |
| WO2005121979A1 (ja) * | 2004-06-14 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | アクセス制御装置及びアクセス制御方法 |
| JP2006293516A (ja) * | 2005-04-07 | 2006-10-26 | Matsushita Electric Ind Co Ltd | バスアクセス制御装置 |
| JP2017111751A (ja) * | 2015-12-18 | 2017-06-22 | 富士通株式会社 | 情報処理装置、共有メモリ管理方法及び共有メモリ管理プログラム |
-
1982
- 1982-12-28 JP JP57229340A patent/JPS59121561A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296464A (ja) * | 1985-06-25 | 1986-12-27 | Mitsubishi Electric Corp | デ−タ処理装置 |
| WO2005121979A1 (ja) * | 2004-06-14 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | アクセス制御装置及びアクセス制御方法 |
| JP2006293516A (ja) * | 2005-04-07 | 2006-10-26 | Matsushita Electric Ind Co Ltd | バスアクセス制御装置 |
| JP4591163B2 (ja) * | 2005-04-07 | 2010-12-01 | パナソニック株式会社 | バスアクセス制御装置 |
| JP2017111751A (ja) * | 2015-12-18 | 2017-06-22 | 富士通株式会社 | 情報処理装置、共有メモリ管理方法及び共有メモリ管理プログラム |
| US10628056B2 (en) | 2015-12-18 | 2020-04-21 | Fujitsu Limited | Information processing apparatus and shared memory management method |
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