JPH03156652A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサ、ことにキャッシュ制御
機能もしくはキャッシュコントローラを持つマイクロプ
ロセッサに関する。

〔従来技術〕

ＤＲＡＭ　（ダイナミック・ランダム・アクセス・メモ
リ）のような大容量メモリのアクセス速度に対してマイ
クロプロセッサの動作速度が高速化の一途を辿る今日、
メモリを階層化してメモリへの高速アクセスを実現する
ためにキャッシュメモリ方式が採用されている。このキ
ャッシュメモリ方式は、例えば昭和５９年１１月３０日
オーム社発行のｒＬＳＩハンドブックＪ　Ｐ５４８〜Ｐ
５４９に記載されるように、メインメモリの格納データ
のうち、マイクロプロセッサによるアクセス頻度の高い
データを、小容量且つ高速なＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）を主体とするキャッシュ
メモリに一時的に蓄え、マイクロプロセッサがそのキャ
ッシュメモリをアクセスすることにより当該キャッシュ
メモリのアクセスタイムにほぼ等しい速度で所要のデー
タをアクセス可能にする。

斯るキャッシュメモリを持つシステムにおいて、マイク
ロプロセッサによるメモリアクセス時にキャッシュメモ
リの内容を参照したり管理したりする制御機能はキャッ
シュコントローラが司る。即ちキャッシュコントローラ
は、マイクロプロセッサがアクセスしようとするデータ
がキャッシュメモリに格納されている（キャツシュヒツ
ト）か。

格納されていない（キャッシュミス）かの判定を行うと
共に、キャツシュヒツト時にはキャッシュメモリをアク
セスさせ、また、キャッシュミス時にはメインメモリを
アクセスさせると共に当該データによってキャッシュメ
モリの内容を更新したりする。

ところで、一般的にマイクロプロセッサが利用するデー
タのアドレスは比較的近接しているということが経験的
に知られている。このため、キャッシュミスが生じた場
合には、そのときのアクセスアドレス近辺のデータも一
緒にキャッシュメモリにブロック転送（バースト転送）
しておくと、キャツシュヒツト率を高めることができる
。このようなブロック転送を行うには、ＤＲＡＭにて成
るメインメモリに対してニブルモードやページモードな
どを設定してやればよい。

〔発明が解決しようとする課題〕

しかしながら従来は、キャッシュミス時にデータブロッ
ク転送を行ってキャッシュメモリを更新しても、そのと
きマイクロプロセッサに与えられるデータは先頭の１群
のデータだけであった０例えばデータ転送が１ワ一ド単
位で行われる場合に４ワードのデータがブロック転送さ
れてキャッシュメモリが更新されるとき、マイクロプロ
セッサには最初の１ワードデータが与えら九るだけであ
った。このとき、マイクロプロセッサが斯るブロック転
送された第２番目以降のデータをも必要とする場合には
、マイクロプロセッサは新たなバスサイクルを起動して
所要のデータをキャッシュメモリから読み込まなければ
ならない、これにより。

キャッシュミスである場合には最初のデータを得るのに
低速メインメモリのアクセス動作を待ち、その上さらに
別のメモリサイクルをも起動しなければならなくなって
、キャッシュミスを伴うデータ処理効率が低下してしま
うという問題点のあることが本発明者によって明らかに
された。

本発明の目的は、データ処理上データ転送単位ビット数
を越えたデータを必要とするような場合に、キャッシュ
ミスによって生ずる動作の遅れを最小限にとどめること
ができるマイクロプロセッサを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、キャッシュ制御機能を持つマイクロプロセッ
サにおいて、キャッシュミスに応じてメインメモリをア
クセスし、データブロック転送にてキャッシュメモリを
更新するとき、ブロック転送されるデータのうち第１番
目のデータのほかに少なくとも第２番目のデータも直接
内部レジスタに取り込むようにするものである。

内蔵マイクロＲＯＭのほかにキャッシュメモリ又はメイ
ンメモリからマイクロ命令を複数個のマイクロ命令レジ
スタに取り込む形式を持つマイクロプロセッサに適用す
る場合には、キャッシュメモリからマイクロ命令をアク
セスするときのキャッシュミスに応じて、メインメモリ
からのデータブロック転送にてキャッシュメモリを更新
するとき、ブロック転送されるマイクロ命令を前記複数
個のマイクロ命令レジスタに直接取り込むようにすれば
よい。

メモリアクセス動作さらにはデータ処理動作をを一層高
速化するには、前記キャッシュメモリをマイクロプロセ
ッサと同一半導体基板に内蔵させるとよい。

〔作　用〕

上記した手段によれば、データ処理上データ転送単位ビ
ット数を越えたビット数のデータ必要とするようなとき
にキャッシュミスを生じて、所要データがメインメモリ
からブロック転送されるとき、ブロック転送されるデー
タのうち第１番目のデータのほかに少なくとも第２番目
のデータも直接内部レジスタに取り込まれることは、そ
のデータブロック転送にて更新されたキャッシュメモリ
をその後からアクセスして第２番目のデータを読み込む
ためのメモリアクセス動作を行わなくても済むように作
用する。即ち、データ処理上データ転送単位ビット数を
越えたデータを必要とするようなときにキャッシュミス
を生ずると、低速メインメモリのアクセス動作を待つ必
要があるけれども、第２番目以降のデータを得るには更
に別のメモリアクセスサイクルを起動しなくても済む。

これにより、データ処理上キャッシュミスによって生ず
る動作の遅れを最小限に抑えることを達成するものであ
る。

〔実施例〕

第１図には本発明に係るマイクロプロセッサの一実施例
が示される。同図に示されるマイクロプロセッサ１は、
特に制限されないが、公知の半導体集積回路製造技術に
よってシリコンのような１個の半導体基板に形成されて
いる。

前記マイクロプロセッサ１は、特に制限されないが、マ
イクロプログラム制御によってその内部動作手順が決定
されるようになっている。即ち、命令フェッチ制御を介
して外部から読込んだマクロ命令をデコードする命令制
御部２がマイクロ命令アドレスを生成し、これを受ける
マイクロＲＯＭ３からマイクロ命令が読出され、セレク
タ４Ａ。

４Ｂを介してマイクロ命令がマイクロ命令レジスタ５Ａ
、５Ｂに保持される。これに保持されたマイクロ命令は
マイクロシーケンス制御部６に含まれるマイクロデコー
ダによってデコードされ、そのデコード結果が実行部８
などの内部回路への制御信号として供給される。第２番
目以降のマイクロ命令のアドレスはその直前に読み出さ
れたマイクロ命令に含まれるネタストアドレスフィール
ドの情報によって特定され、マイクロＲＯＭ３に与えら
れる。前記マイクロシーケンス制御部６は、マイクロ命
令の分岐制御なども行うようになっている。尚、実行部
８には演算器や各種レジスタが含まれている。

ここでマイクロプロセッサ１の内部データバス７は例え
ば３２ビツトとされ、また、マイクロ命令は最大６４ビ
ツトとされる。本実施例においてマイクロ命令はマイク
ロＲＯＭ３のほかに外部からも与えられるようになって
おり、前記セレクタ４Ａ、４ＢがマイクロＲＯＭ３の出
力又は内部データバス７を介して与えられるマイクロ命
令を選択し５選択されたマイクロ命令は夫々３２ビツト
構成の前記マイクロ命令レジスタ５Ａ、５Ｂに保持され
る。

本実施例のマイクロプロセッサ１は、メモリインタフェ
ース制御回路１０、アドレスレジスタ１１、及び比較回
路１２などによって実現されるキャッシュ制御機能を持
つ。前記メモリインタフェース制御回路１０は、命令制
御部２から指示される命令フェッチのためのメモリアク
セス制御や。

マイクロ命令のデコード結果に従ったメモリアクセス制
御を行うもので、メモリアクセスに際して。

キャツシュヒツトかキャッシュミスかの判定を行うと共
に、キャツシュヒツト時にはキャッシュメモリ１３をア
クセスさせ、また、キャッシュミス時にはメインメモリ
１４をアクセスさせると共に当該データによってキャッ
シュメモリ１３の内容を更新したりする。前記キャッシ
ュメモリ１３はＳＲＡＭによって構成されるディレクト
リメモリ１３Ａ及びデータメモリ１３Ｂから成り、前記
メインメモリ１４は大記憶容量のＤＲＡＭによって構成
される。

前記アドレスレジスタ１１にはメモリに対するアクセス
アドレスがセットされる。ここで、アドレスレジスタ１
１にセットされるアドレスは、アドレスタグ値、セット
インデックス値、データメモリアクセス値を含んでいる
。データメモリ１３Ｂにはアドレスレジスタ１１に保持
されているアドレスの内データメモリアクセス値が供給
され、これに従ってアドレシングされる。前記ディレク
トリメモリ１３Ａは、アドレスレジスタ１１に保持され
ているアドレスのセットインデックス値をデコードして
、対応するセットのアドレスタグ値を出力する。前記比
較回路１２はディレクトリメモリ１３Ａから出力される
アドレスタグ値と、そのときアドレスレジスタ１１から
出力されるアドレスタグ値とを比較してその結果をメモ
リインタフェース制御回路１０に与える。メモリインタ
フェース制御回路１０はその比較結果が一致していす１
３Ｂから出力されるデータを入出力バッファ１５を介し
て内部データバス７に与える。不一致の場合にはキャッ
シュミスとされ、その旨がメモリインタフェース制御回
路１０からマイクロシーケンス制御部６に伝達され、こ
れにより、そのアドレスレジスタ１１の値に従って、メ
インメモリ１４から該当するデータが人出力バッフ７１
６を介して内部データバス７に与えられると共に、ディ
レクトリメモリ１３Ａやデータメモリ１３Ｂのセットが
更新される。尚、第１図において１７〜２０は出力バッ
ファ、２１は入力バッファであり。

また２２は前記人出カバソファ１６と内部データバス７
との間に配置されたデータ入力ラッチ回路である。

マイクロプロセッサ１のキャッシュ制御機能において、
キャッシュミス時には、これに応じてメインメモリ１４
をアクセスするとき当該メインメモリ１４にニブルモー
ドやページモードのような動作モードが設定されて、３
２ビツト（１ワード）のデータが連続して４ワ一ド分ブ
ロック転送され。

これによってキャッシュメモリ１３が更新されるように
なっている。これは、メインメモリを構成するダイナミ
ックＲＡＭの高速ページやニブル等の機能を用いること
により高速にキャッシュの内容を更新でき、かつデータ
の局所性によりターゲットデータの前後のデータも一緒
に転送することによりキャツシュヒツト率を向上させる
ためである。

特に、上記キャッシュミス時における動作においてその
メモリアクセスがマイクロ命令のアクセスである場合に
は、ブロック転送される４ワードのデータのうち第１番
目のデータはマイクロ命令レジスタ５Ａにも与えられ、
そして第２番目のデータはマイクロ命令レジスタ５Ｂに
も与えられるようになっている。

次に外部に対するマイクロ命令アクセス時にキャッシュ
ミスを生ずる場合の動作を説明する。

前記マイクロシーケンス制御部６が所要マイクロ命令の
アドレスが外部アドレス空間にあると判定すると、メモ
リインタフェース制御部１０に外部からマイクロ命令を
読み込む動作を要求する。

これによりメモリインタフェース制御回路１０は、それ
よりも優先順位の高いメモリアクセス要求がない場合に
その要求を受は付けてメモリアクセスを開始する。先ず
、アドレスレジスタ１１にそのマイクロ命令をアクセス
するためのアドレスがセットされ、そのセットインデッ
クス値により前記ディレクトリメモリ１３Ａがアクセス
されて該セットインデックス値に対応するセットのアド
レスタグ値が出力され、その出力タグ値と、そのときア
ドレスレジスタ１１から出力されるアドレスタグ値との
一致／不一致が比較回路１２で判定される。

−Ｍしている場合には（キャツシュヒツト）、アドレス
レジスタ１１に保持されているアドレスの内データメモ
リアクセス値によってデータメモリ１３Ｂがアクセスさ
れ、これにより所要のマイクロ命令が内部データバス７
に与えられる。ここでデータメモリ１３Ｂは１ブロツク
１２８ビツトとされ、３２ビツト毎にマツピングされて
いる。

マイクロ命令は６４ビツトであり１ブロツクに２命令入
っているため２回のサイクルに分けてデータが読み出さ
れる。したがってキャツシュヒツトの場合、最大６４ビ
ツトのマイクロ命令の上位３２ビツトが最初にマイクロ
命令レジスタ５Ａに格納され、その後に下位３２ビツト
がマイクロ命令レジスタ５Ｂに格納される。

比較回路１２での判定の結果不一致である場合には（キ
ャッシュミス）、データメモリ１３Ｂの１ブロツク分を
更新するため、そのアドレスレジスタ１１の値に従って
、ニブルモードやページモードなどによりメインメモリ
１４から該当するデータが３２ビツトづつ４回に分けて
合計４ワード（３２ビツトとする）分読み出される。内
部データバス７に読み出された４ワ一ド分のデータはメ
モリインタフェース制御回路１０の指示に従ってデータ
メモリ１３に書き込まれ、さらにこれに呼応してディレ
クトリメモリ１３Ａのタグ部も更新される。このとき、
メモリインタフェース制御回路１０は、ブロック転送さ
れる４ワードのデータのうち第１番目の３２ビツトデー
タをマイクロ命令レジスタ５Ａに与え、そして第２番目
の３２ビツトデータをマイクロ命令レジスタ５Ｂに与え
る。

このようにして所要のマイクロ命令がレジスタ５Ａ、５
Ｂにフェッチされると、マイクロ命令のアクセス完了を
意味する情報がメモリインタフェース制御回路１０から
シーケンス制御部６に知らされて次の動作が行われる。

上記実施例によれば以下の作用効果がある。

（１）データ処理上データ転送単位ビット数を超えるマ
イクロ命令を外部からアクセスするときにキャッシュミ
スを生じ、これにより所要マイクロ命令をメインメモリ
１４からブロック転送するとき、３２ビット単位で４回
に分けて連続的にブロック転送される４ワードデータの
うち第１番目の３２ビツトデータのほかに第２番目の３
２ビツトデータも直接マイクロ命令レジスタ５Ａ、５Ｂ
に取り込まれるから、従来のようにそのデータブロック
転送にて更新されたキャッシュメモリ１３のデータメモ
リ１３Ｂをその後からアクセスして第２番目の３２ビツ
トデータを読み込むためのメモリアクセス動作を行わな
くても済む。

（２）上記作用効果により、データ処理上データ転送単
位ビット数を超えたマイクロ命令を外部からフェッチし
なければならないときにキャッシュミスが生じても、低
速メインメモリ１４のアクセス動作を待つ必要があるけ
れども、ブロック転送される第２番目の３２ビツトデー
タを得るために更に別のメモリアクセスサイクルを起動
しなくても済み、これによりマイクロ命令のフェッチか
らデコードに至る動作の遅れを最小限に抑えることがで
きる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは言うまでもない。

例えば上記実施例ではキャッシュメモリ１３をマイクロ
プロセッサ１の外部に配置したが、これをマイクロプロ
セッサ１に内蔵させていもよい。

また、ディレクトリメモリ１３Ａだけを内蔵させてもよ
い。このようにすることにより、メモリアクセス動作さ
らにはメモリアクセス動作を含むデータ処理動作を一層
高速化することができる。また、マイクロプロセッサに
はその他所要の周辺回路を含めてもよい。また、上記実
施例ではキャッシュミスに応じてブロック転送されるデ
ータを取り込む内部レジスタとしてマイクロ命令レジス
タを一例として説明したが、本発明はそれに限定される
ものではなく、その他の内部レジスタであってもよく、
また取り込まれるデータはマイクロ命令に限定されない
。さらに、ブロック転送されるデータの数は４ワード１
２８ビツトに限定されず、またキャッシュミス時におけ
るブロック転送でデータが取り込まれる内部レジスタは
２個に限定されず、適宜変更することができる。

以上本発明者によってなされた発明をその背景となった
利用分野である、マイクロ命令を外部からも取込み可能
なマイクロプロセッサに適用した場合について説明した
が１本発明はそれに限定されるものではなく、マイクロ
コンピュータなどの各種マイクロプロセッサに広く適用
することができる。本発明は少なくともキャッシュ制御
機能を備えるという条件のマイクロプロセッサに適用す
ることができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、キャッシュミスに応じてメインメモリをアク
セスし、データブロック転送にてキャッシュメモリを更
新するとき、ブロック転送されるデータのうち第１番目
のデータのほかに少なくとも第２番目のデータも直接内
部レジスタに取り込むようにするから、データ処理上デ
ータ転送単位ビット数を超えたデータを必要とするとき
にキャッシュミスを生じても、それによって生ずるデー
タ処理動作の遅れを最小限に抑えることができるという
効果がある。

特に、マイクロ命令を外部からもフェッチする形式のマ
イクロプロセッサに本発明を適用することにより、キャ
ッシュミス時におけるマイクロ命令フェッチ動作の遅れ
を最小限に抑えて命令実行の遅れを改善することができ
る。

また、前記キャッシュメモリをマイクロプロセッサと同
じ半導体基板に内蔵させることにより、メモリアクセス
動作さらにはメモリアクセス動作を含むデータ処理動作
を一層高速化することができる。

【図面の簡単な説明】

第１図は本発明に係るマイクロプロセッサの一実施例ブ
ロック図である。 ■・・・マイクロプロセッサ、３・・・マイクロＲＯＭ
、５Ａ、５Ｂ・・・マイクロ命令レジスタ、６・・・マ
イクロシーケンス制御部、７・・・ナイブデータバス、
１０・・・メモリインタフェース制御回路、１１・・・
アドレスレジスタ、１２・・・比較回路、１３・・・キ
ャッシュメモリ、１３Ａ・・・ディレクトリメモリ、１
３Ｂ・・・データメモリ、１４・・・メインメモリ。

Claims (1)

1. 【特許請求の範囲】 １、キャッシュ制御機能を持つマイクロプロセッサにお
   いて、 キャッシュミスに応じてメインメモリをアクセスし、デ
   ータブロック転送にてキャッシュメモリを更新するとき
   、ブロック転送されるデータのうち第１番目のデータの
   ほかに少なくとも第２番目のデータも直接内部レジスタ
   に取り込むようにされて成るマイクロプロセッサ。 ２、構成ビット数が内部データバスのビット数よりも多
   いマイクロ命令を、内蔵マイクロＲＯＭのほかにキャッ
   シュメモリ又はメインメモリから取り込み可能なマイク
   ロ命令レジスタを備え、当該マイクロ命令レジスタに取
   り込まれたマイクロ命令に従ってデータ処理を行うと共
   に、キャッシュ制御機能を持つマイクロプロセッサにお
   いて、 キャッシュメモリからマイクロ命令をアクセスするとき
   のキャッシュミスに応じて、メインメモリからのデータ
   ブロック転送にてキャッシュメモリを更新するとき、ブ
   ロック転送されるマイクロ命令を前記マイクロ命令レジ
   スタに直接取り込むようにされて成るマイクロプロセッ
   サ。 ３、前記キャッシュメモリを同一半導体基板に内蔵して
   成る請求項１又は２記載のマイクロプロセッサ。