JPS63149735A - 命令フェッチ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マイクロプログラミング方式の計算機における命令フェ
ッチ方式であって、ファームウェアに基づくマクロ命令
フェッチの処理速度の向上のために、ワードバウンダリ
に対応した命令バッファと、その命令バッファに有効な
マクロ命令が存在するか否かを示すフラグを持ち、マク
ロ命令フェッチのためのマイクロ命令が発行された時の
フラグが無効／有効により、マクロ命令フェッチの処理
を対応させるように構成することにより、マクロ命令フ
ェッチの処理速度の向上及びファームウェアへの負荷軽
減が可能となる。

〔産業上の利用分野〕

本発明は、マイクロプログラミング方式の計算機におけ
る命令フェッチ方式に関する。

一般に、計算機ではマクロ命令（原始言語中における１
つの命令）は主記憶メモリ上に置かれ、１つのマクロ命
令をフェッチするためには、主記憶メモリから読取らな
ければならない。

主記憶装置を構成する主記憶メモリは、一般的にグイナ
ミソクＲＡＭ（Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）等が用いられており、そのアクセスタイムは中央
処理装置（以下ｃｐｕと称する）の処理速度より遅い。

そこで、ＣＰＵは２〜６サイクルかけてマクロ命令を主
記憶メモリからアクセスするように構成されている。

又、主記憶メモリとＣＰｕとのデータバス幅は４バイト
になっており、１回の主記憶メモリアクセスで４バイト
幅の命令を命令バッファにフェッチ出来るようになって
いる。

しかし、ファームウェアで読取るマクロ命令は１バイト
ずつなので、命令バッファ中のどの部分まで使用したか
をファームウェアで意識しなければならない。

又、仮想記憶方式の計算機において主記憶メモリアドレ
ス（物理アドレス）は、プログラムで意識出来る論理ア
ドレスをアドレス変換して得ている。

アドレス変換の操作は通常、ＴＬＢ（Ｔｒａｎｓｌａｔ
ｉｏｎＬｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）と呼ばれる
変換テーブルを参照して行われている。このアドレス変
換を行うと物理アドレスは大きく変化する可能性がある
。

命令バッファには連続したアドレスのマクロ命令が入っ
ているため、アドレス変換によって物理アドレスが不連
続に変化した時には命令バッファ内のマクロ命令は無効
化しなければならない。

このため、アドレス変換後にファームウェアでフラグを
オフにしなければならない。これらのファームウェアの
動作はプログラムステップ数の増加、処理の低速化の要
因となっている。

従って、かかるファームウェアに掛かる負荷を軽減し、
その処理速度がより迅速となる命令フェッチ方式が要望
されている。

〔従来の技術〕

第４図は従来例を説明するブロック図を示す。

第４図はマイクロプログラミング方式の計算機の演算処
理機能を有するＣＰＵＩと、主記憶メモリを構成する主
記憶装置２と、アドレス変換の操作時に参照する変換テ
ーブル（以下ＴＬＢと称する）１０とから構成されてい
る。

又、ＣＰＵＩは固定小数点算術演算や論理演算を行う算
術論理ユニット（以下ＡＬＵと称する）３と、ＡｌＯ２
から送出される命令フェッチアドレスを保持する命令フ
ェッチアドレスレジスタ（以下ｉＡと称する）４と、 主記憶装置２をアクセスするためのアドレスを格納する
アドレスレジスタ（以下ＳＡＲと称する）５と、 主記憶装置２の物理アドレスを得るために、ＴＬＢＩＯ
を参照するための命令（以下これをＴＱＦ命令と称する
）をセットするマイクロインストラクションレジスタ（
以下ＭｉＲと称する）６と、主記憶装置２から読出した
命令を保持する命令バッファ（以下ｉＢと称する）７と
、 複数の入力信号から１つを選択して送出するマルチプレ
クサ（以下ＭＰＸと称する）　８ａ〜８ｄと、ＭＰＸ８
ｄにて選択したデータを格納するレジスタ９とを具備し
て構成されている。

第４図に示すハードウェアを動作させるためには、所定
のファームウェアにて処理され、このファームウェアに
基づ〈従来例の動作を以下説明する。

まず、ファームウェアに基づきマクロ命令をフェッチす
る時、そのマクロ命令がｉＢ７に存在するのか主記憶装
置２内主記憶メモリに存在するのかは、その時のｉＡ４
の値による。

即ち、ｉＡ４は次にフェッチすべきマクロ命令アドレス
を示しており、そのアドレスの下位２ビツトが、例えば
“１１゛　ならば、次にフェッチすべきマクロ命令は主
記憶装置２内主記憶メモリ上にあり、　“１１”以外な
らば次にフェッチすべきマクロ命令はｉＢ７に存在する
。

尚、ｉＢ７はワードバウンダリ（語長の整数倍で指定さ
れる記憶領域内のアドレス）の命令をセットするラッチ
である。

上述のように、ｉＡ４の下位２ビツトの値を知るため、
更にｉＡ４のカウントアツプ及び変更のために、ｉＡ４
の出力はＡｌＯ２の片側の例えばＭＰＸ８ｂの入力側に
接続される。

従って、例えばＡｌＯ２の論理演算〈“ＯＯ・・・０１
１′と論理積する等）で、下位２ビツトの値が分かる。

このようにして、ｉＡ４の下位２ビツトの値により判定
された結果、ｉＢ７に命令が存在していればｉＢ７から
命令を取り込むためマクロ命令をフェッチするためのマ
イクロ命令（以下これをＲＱＦ命令と称する）は発行せ
ず、ｉＢ７に命令が存在しなければ主記憶装置２内主記
憶メモリから命令を取り込むため、ＲＱＦ命令を発行す
る。

尚、上述の主記憶装置２内主記憶メモリからの命令の読
取りは、ＭｉＲ６内の所定位置にＲＱＦ命令がセットさ
れた時点でその出力がオンとなり、ＲＱＦ命令によりＭ
ｉＲ６からのメモリリクエスト信号■がオンとなり、主
記憶装置２内主記憶メモリに対し、５ＡＲ５からのアド
レス（アドレスバス■を通じて運ばれる）によりアクセ
スしている。

同様に、ＴＱＦ命令もＭｉＲ６内の所定位置にセットさ
れ、ＴＱＦ命令によりＴＬＢ参照信号■がオンとなり、
↑ＬＢＩＯに対してアドレス変換の要求を、５ＡＲ５に
論理アドレスをセットした後実行する。

その結果の物理アドレス■はＭＰＸ８ｃを介して５ＡＲ
５ヘセツトされる。その後の物理アドレス■を用いたマ
クロ命令フェッチの動作は上述の通りである。

〔発明が解決しようとする問題点〕

上述の動作処理の場合、ｉＢ７内のデータがどこまで使
われているかをファームウェアで意識するため、命令フ
ェッチアドレスが連続的に続いている場合に、命令フェ
ッチアドレスの下位２ビツトが“１１′から“００゛に
なった時、その“００゛　のアドレスの命令はｉＢＴ内
には無いと判断し、マクロ命令フェッチのためのマイク
ロ命令（即ち、ＲＱＦ命令）を新たに発行するようにし
なければならなかった。

又、アドレス変換を行うＴＱＦ命令発行後もｉＢＴ内に
は命令が無いと判断しなければならなかった。

そのため、これらのファームウェアの動作はプログラム
ステップ数の増加、処理の低速化の要因となっていた。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図は、第４図で説明
した機能ブロック２．１０と、下記に説明するＣＰＵ５
０とから構成されている。

又、ＣＰＵ５０は第４図で説明した機能ブロック３゜５
〜７と、 １つの一マクロ命令処理が終了すると、次のマクロ命令
に備えるためにヤクロ命令アドレスをプラス１ずつカウ
ントアンプして行＜ｉＡＡｌＩ３、ｉＢ７の内容が有効
か無効かを示すフラグ■を作成すると共に、このフラグ
■の内容によりハードウェアで主記憶装置２をアクセス
するか否かを判断するフラグ作成手段（フラグ作成部・
）１２と、フラグ作成手段（フラグ作成部）　１２で発
生するフラグ■のインバート信号と、ＭｉＲ６にＲＱＦ
命令がセットされ、その出力がオンとなったことの論理
積条件を取り、メモリリクエスト信号■を送出するＡＮ
Ｄ１３とを具備して構成されている。

〔作用〕

ファームウェアがマクロ命令フェッチのため、命令フェ
ッチ用のＲＱＦ命令を出した時、フラグ作成手段（フラ
グ作成部）１２で発生するフラグ■が無効の場合は、主
記憶装置２まで所望の命令を含むワードバウンダリのデ
ータを読取り、ｉ８７にセットし、フラグ■が有効の場
合はｉＢ７から所望の命令を選ぶ。

次に、ｉＡ４の内容をプラス１回路１１ａでカウントア
ツプして次のＲＱＦ命令に備え、その次ＲＱＦ命令に対
して有効な命令がｉＢ７にあるか否かを判定し、次ＲＱ
Ｆ命令のためにフラグ■を更新する。

更に、マクロ命令フェッチのため、命令の論理アドレス
をアドレス変換するためにＴ叶命令を出すと、フラグ■
をオフにするように構成することにより、簡単なハード
ウェア構成でファームウェアへの負荷を軽減し、しかも
その処理の高速化が可能となる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における処理状況を説明する図をそれぞ
れ示す。尚、全図を通じて同一符号は同一対象物を示す
。

本実施例のＩＡＡｌＩ３、第４図で説明したｉＡ４とｉ
Ａ４の値をプラス１するプラス１回路１１ａとからなっ
ている。

又、フラグ作成部１２はｉＡｄ内下位２ビットのＮＡＮ
Ｄ条件を取るＮＡＮＤ回路１２ａと、ＮＡＮＤ回路１２
ａの出力をラッチするＦ、Ｆ回路１２ｂと、Ｆ、Ｆ回路
１２ｂの出力をインバートするインバータ１２ｃと、Ｔ
ＱＦ　参照信号■の条件を論理和演算する０Ｒ１２ｄと
からなっている。

尚、Ｆ、Ｆ回路１２ｂの出力がｉＢ７に有効なマクロ命
令が存在するか否かを示すのがフラグであり、以下ｉＢ
Ｖ■で表示する。又、このＣＫ端子に入力するＣＬＫは
図示してない回路で発生するシステムクロック■を示す
。

本実施例において、例えばｉＡｄ内下位２ビットの値が
“１１°になった時、フラグ作成部１２内Ｆ、Ｆ回路１
２ｂの出力であるｉＢＶ■をオフにし、−１Ａｄ内下位
２ビットの値が“１１”以外であれば、ｉＢＶ■をオン
にする。

更に、ＴＱＦ命令力＜ＭｉＲ６にセットされた時は、無
条件にｉＢＶ■はオフされる。

このｉＢν■の信号はインバータ１２ｃを介して静０１
３の一方の入力端子に入力され、もう一方の入力端子に
は旧Ｒ６にＲＱＦ命令がセットされた時オンとなる信号
が入力し、このＡＮＤ１３の出力がメモリリクエスト信
号■として送出される。

尚、ＭｉＲ６には第３図で示すようにＲＱＦ命令が連続
して発行されている。又、第３図にはｉＡ４の下位２ビ
ツトの値のみが示されている。

この第３図（Ａ）のタイチャートによると、（１）のＲ
ＱＦ命令実行時、ｉへ４の値が２　（ｉＡ４　＝２）と
すると、（２）のＲＱＦ命令実行時には１Ａ４＝３とな
る。

又、（３）のＲＱＦ命令実行時にはｉ＾４＝Ｏｉ４）の
ＲＱＦ命令実行時には１Ａ４＝１になる。

ここで、（２）のＲＱＦ命令実行時には１Ａ４＝３であ
るため、次のＲＱＦ命令実行である（３）のＲＱＦ命令
実行時にはｉＢＡ■はオフとなる。即ち、（３）のＲＱ
Ｆ命令に対するマクロ命令は、ｉＢ７には存在しないこ
とをことを示している。

従って、（３）のＲＱＦ命令は主記憶装置２内主記憶メ
モリまで所望のマクロ命令を読取りに行くため、メモリ
リクエスト信号■がオンとなる。又、ＲＱＦ命令により
ｉＡ４の値は自動的に５ＡＲ５にセットされるようにＭ
ＰＸ８ｃが駆動される。

次に、ＴＱＦ命令発行時の処理を第３図（Ｂ）に基づき
説明する。

ＴＱＦ命令がＭｉＲ６の所定個所にセットされるとｉＢ
Ｖ■はオフとなり、（１）のＲＱＰ命令はｉＢ７の値に
はかかわりなくメモリリクエスト信号■がオンとなる。

（１１のＲＱＦ命令の主記憶装置２内主記憶メモリアド
レスはＴＬＢＩＯで変換された物理アドレスである。

但し、ｉＡ４の下位ビットには論理ページ内アドレスが
セットされており、ｉＡ４のページ内アドレスは正しい
メモリアドレスを示している。

従って、ｉＡ４の下位２ビツトで示されるＭＰＸ８ｄの
選択は正しいマクロ命令を選択すことになる。

第３図（Ｂ）に示す例えば、（１１のＲＱＦ命令発行時
１Ａ４＝２であったため、ｉＢＶ■は１サイクル間のみ
オフとなっているが、もしく１）のＲＱＦ命令発行時ｉ
＾４＝３であれば、連続して２サイクルの間、ｉＢＶ■
はオフとなる。

このように、本実施例におけるファームウェアは、ｉＢ
７に有効データがあるなしにかかわらず、ＲＱＦ命令を
出していれば良いため効率の良いファームウェアが実現
可能である。

又、余分なマイクロステップを必要としないために処理
速度の向上も可能となる。

〔発明の効果〕

以上のような本発明によれば、簡単なハードウェア構成
でファームウェアへの負荷を軽減し、しかもその処理の
高速化が出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における処理状況を説明する図、 第４図は従来例を説明するブロック図、図において、 １．５０はｃｐｕ、　　　　　　　２は主記憶装置、３
はＡＬｔｌ　、　　　　　　　　　４はｔ　Ａ　％５は
ＳＡＲ、６はＭｉＲ％ ７はｉＢ、　　　　　　　　　　８ａ〜８ｄはＭＰＸ　
。 ９はレジスタ、　　　　　１１はｉＡ部、１１ａはプラ
ス１回路、　　１２はフラグ作成部、１２ａはＮＡＮＤ
、　　　　　　　　１２ｂはＦ、Ｆ回路、１２ｃはイン
バータ、　　　　１２ｄはＯＲ。 １３はＡＮＤ、 をそれぞれ示す。 リ〔来会１を言免明すうブｂツ２２ 第４　凹

Claims (1)

1. 【特許請求の範囲】 主記憶メモリ（２）を有し、マイクロプログラムを使用
   して前記主記憶メモリ（２）に対するアクセスを行う中
   央処理装置（５０）を備えてなる計算機において、 ワードバウンダリに対応した命令バッファ（７）と、 前記主記憶メモリ（２）をアクセスするためのアドレス
   を格納するアドレス格納手段（５）と、マクロ命令フェ
   ッチのための命令フェッチアドレス保持手段（１１）と
   、 前記命令バッファ（７）の内容が有効か無効かを示すフ
   ラグ（［６］）を前記命令フェッチアドレス保持手段（
   １１）の内容により作成するフラグ作成手段（１２）と
   を具備し、 更に、マクロ命令をフェッチするための第１のマイクロ
   命令と、 命令用の変換テーブル（１０）を参照する第２のマイク
   ロ命令とを定義し、 前記計算機のファームウェアにてマクロ命令フェッチの
   ため、命令フェッチ用の前記第１のマイクロ命令を出し
   た時、前記フラグ（［６］）の有効／無効を判定し、前
   記フラグ（［６］）が有効の場合と無効の場合とに応じ
   て該命令フェッチ処理を実行することを特徴とする命令
   フェッチ方式。