JPS59231788A - 電子計算機 - Google Patents
電子計算機Info
- Publication number
- JPS59231788A JPS59231788A JP58106039A JP10603983A JPS59231788A JP S59231788 A JPS59231788 A JP S59231788A JP 58106039 A JP58106039 A JP 58106039A JP 10603983 A JP10603983 A JP 10603983A JP S59231788 A JPS59231788 A JP S59231788A
- Authority
- JP
- Japan
- Prior art keywords
- address
- logical
- page
- real
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電子計算機における論理アドレスから実ア
ドレスに変換するアドレス変換マ′ノブの改良した構成
に関するものである。
ドレスに変換するアドレス変換マ′ノブの改良した構成
に関するものである。
従来この種の電子計算機におけるアドレス変換マツプと
しては、第１図に示すものがあった。第１図は従来の電
子計算機におけるアドレス変換機構の一例を示すブロッ
ク構成図である。図において、１は論理アドレスであり
、この論理アドレス１は論理ページアドレスＩＯと論理
ページ内変位１１に分割される。２は実アドレスであり
、この実アドレス２け、実ページアドレス２０と実ペー
ジ内変位２１に分割される。３はアドレス変換マツプで
、論理ページアドレス１０でアクセスされた記憶位置に
、対応する実ページアドレス２０が格納されている。４
は論理ページアドレス１０とアドレス変換マツプ３の出
力を選択するセレクタ、５はセレクタ４のセレクト信号
である。
しては、第１図に示すものがあった。第１図は従来の電
子計算機におけるアドレス変換機構の一例を示すブロッ
ク構成図である。図において、１は論理アドレスであり
、この論理アドレス１は論理ページアドレスＩＯと論理
ページ内変位１１に分割される。２は実アドレスであり
、この実アドレス２け、実ページアドレス２０と実ペー
ジ内変位２１に分割される。３はアドレス変換マツプで
、論理ページアドレス１０でアクセスされた記憶位置に
、対応する実ページアドレス２０が格納されている。４
は論理ページアドレス１０とアドレス変換マツプ３の出
力を選択するセレクタ、５はセレクタ４のセレクト信号
である。
次に、上記第１図の動作について説明する。アドレス変
換を行わないモードでは、セレクタ４のセレクト信号５
によシ実ページアドレス２０には、論理ページアドレス
１０そのものが与えら′れる。
換を行わないモードでは、セレクタ４のセレクト信号５
によシ実ページアドレス２０には、論理ページアドレス
１０そのものが与えら′れる。
アドレス変換を行うモードでは、セレクタ４のセレクト
信号５によシ実ぺｂジアドレス２０には、論理ページア
ドレス１０でアクセスされたアドレス変換マツプ３の内
容が与えられる。実アドレスページ内変位２１には、上
記いずれの場合も論理ページ内変位１１が与えられる。
信号５によシ実ぺｂジアドレス２０には、論理ページア
ドレス１０でアクセスされたアドレス変換マツプ３の内
容が与えられる。実アドレスページ内変位２１には、上
記いずれの場合も論理ページ内変位１１が与えられる。
第２図は第１図のアドレス変換機構に適用される命令の
一形式を示し、この命令は、０ＰＡ（Ｏｐｅｒａｎｄ
Ａｄｄｒｅｓｓ） ＝ Ｘ２ ＋ ８２＋Ｄ２で表わさ
れる。第２図に示す命令では、Ｘ２フイールドで示され
る番号のレジスタの内容と、Ｂ２フィールドで示される
番号のレジスタの内容と、Ｂ２フィールドの加算結果が
論理アドレスとなシ、この論理アドレスにより上記した
第１図のアドレス変換が行われる。一般に、演算器は２
つの入力から１つの出力を得る様に構成されていること
から、Ｘ、 ＋ Ｂ、 ＋ Ｂ２を計算するために２サ
イクルが必要となる。
一形式を示し、この命令は、０ＰＡ（Ｏｐｅｒａｎｄ
Ａｄｄｒｅｓｓ） ＝ Ｘ２ ＋ ８２＋Ｄ２で表わさ
れる。第２図に示す命令では、Ｘ２フイールドで示され
る番号のレジスタの内容と、Ｂ２フィールドで示される
番号のレジスタの内容と、Ｂ２フィールドの加算結果が
論理アドレスとなシ、この論理アドレスにより上記した
第１図のアドレス変換が行われる。一般に、演算器は２
つの入力から１つの出力を得る様に構成されていること
から、Ｘ、 ＋ Ｂ、 ＋ Ｂ２を計算するために２サ
イクルが必要となる。
第３図は従来の電子計算機におけるアドレス変換機構の
他の一例を示すブロック構成図で、第１図と同一部分は
同一符号を用いて表示してあシ、その詳細な説明は省略
する。図において、６は加算器、７は、第２図、に示す
命令のＢ２フィールドである。第３図に示すものは、上
記Ｘ２＋Ｂ、＋Ｄ２の内、論理アドレスとしてＸ、＋８
２を計算して与え、アドレス変換過程でり、の加算を行
う方式を示している。
他の一例を示すブロック構成図で、第１図と同一部分は
同一符号を用いて表示してあシ、その詳細な説明は省略
する。図において、６は加算器、７は、第２図、に示す
命令のＢ２フィールドである。第３図に示すものは、上
記Ｘ２＋Ｂ、＋Ｄ２の内、論理アドレスとしてＸ、＋８
２を計算して与え、アドレス変換過程でり、の加算を行
う方式を示している。
すなわち、論理アドレス１とＢ２フィールド７が加算器
６により加算され、その加算器６の出力である加算結果
のページアドレス部がアドレス変換マツプ３にアドレス
として与えられ、また、上記加算結果のページ内変位部
が実アドレスページ内変位として与えられる。
６により加算され、その加算器６の出力である加算結果
のページアドレス部がアドレス変換マツプ３にアドレス
として与えられ、また、上記加算結果のページ内変位部
が実アドレスページ内変位として与えられる。
従来のアドレス変換を行う機構は以上の様に構成されて
いるので、アドレス計算サイクルを２回行って、次にア
ドレス変換を行うことにより実アドレスを得るまでには
相当に時間がかかること、また、アドレス計算サイクル
を１回行って、アドレス変換時に残りのアドレス計算も
同時に行おうとすると、加算器６の出力が確定するのを
待ってアドレス変換マツプ３のアクセスを開始すること
から、アドレス変換時間が多くかかることなどの欠点が
あった。
いるので、アドレス計算サイクルを２回行って、次にア
ドレス変換を行うことにより実アドレスを得るまでには
相当に時間がかかること、また、アドレス計算サイクル
を１回行って、アドレス変換時に残りのアドレス計算も
同時に行おうとすると、加算器６の出力が確定するのを
待ってアドレス変換マツプ３のアクセスを開始すること
から、アドレス変換時間が多くかかることなどの欠点が
あった。
この発明は上記の様な従来のものの欠点を除去する目的
でなされたもので、論理ページアドレスに対応する実ペ
ージアドレスと、次論理ページアドレスに対応する実ペ
ージアドレスをそれぞれ格納する２種類の第１及び第２
の各アドレス変換マツプを具備し、これら各アドレス変
換マツプの出力のいずれかを使用することにより、アド
レス変換時間の短かいアドレス変換機構を有する電子計
算機を提供するものである。
でなされたもので、論理ページアドレスに対応する実ペ
ージアドレスと、次論理ページアドレスに対応する実ペ
ージアドレスをそれぞれ格納する２種類の第１及び第２
の各アドレス変換マツプを具備し、これら各アドレス変
換マツプの出力のいずれかを使用することにより、アド
レス変換時間の短かいアドレス変換機構を有する電子計
算機を提供するものである。
以下、この発明の実施例について説明する。第４図はこ
の発明の一実施例である電子計算機におけるアドレス変
換機構を示すブロック構成図で、第３図と同一部分は同
一符号を用いて表示してあり、その詳細な説明は省略す
る。図において、６０は論理ページ内変位１１とＢ２フ
ィールド７を加算する加算器、６１は論理ページアドレ
ス１０を＋１するかしないかの加算器である。論理ペー
ジアドレス１０は、第１のアドレス変換マツプ３０と第
２のアドレス奮凄マツプ３１をアクセスする。
の発明の一実施例である電子計算機におけるアドレス変
換機構を示すブロック構成図で、第３図と同一部分は同
一符号を用いて表示してあり、その詳細な説明は省略す
る。図において、６０は論理ページ内変位１１とＢ２フ
ィールド７を加算する加算器、６１は論理ページアドレ
ス１０を＋１するかしないかの加算器である。論理ペー
ジアドレス１０は、第１のアドレス変換マツプ３０と第
２のアドレス奮凄マツプ３１をアクセスする。
セレクタ８は第１及び第２の各アドレス変換マツプ３０
及び３１のいずれかを選択するもので、加算器６０のキ
ャリ６２をその選択制御線としている。
及び３１のいずれかを選択するもので、加算器６０のキ
ャリ６２をその選択制御線としている。
第５図は、第４図の第１及び第２の各アドレス変換マツ
プの内容の一例を示す図である。図に示す様に、第１の
アドレス変換マツプ３０のアドレス人の内容がＢ、同じ
くアドレスＡ＋１の内容がＣ２・・・とすると、第２の
アドレス変換マツプ３１のアドレスＡには、第１のアド
レス変換マツプ３０のアドレスＡ＋１の内容であるＣと
いう値が格納されている。
プの内容の一例を示す図である。図に示す様に、第１の
アドレス変換マツプ３０のアドレス人の内容がＢ、同じ
くアドレスＡ＋１の内容がＣ２・・・とすると、第２の
アドレス変換マツプ３１のアドレスＡには、第１のアド
レス変換マツプ３０のアドレスＡ＋１の内容であるＣと
いう値が格納されている。
次に、上記第４図の動作について説明する。論理アドレ
ス１が与えられると、論理ページアドレス１０け第１及
び第２の各アドレス変換マツプ３０及び３１１に同時に
アクセスする。一方、論理アドレス１とり、フィールド
７が加算器６０で加算され、一定時間後にキャリ６２が
決定される。このキャス１０’ｅ＋１するアドレスであ
る。一方、上述した様に、第１及び第２の各アドレス変
換マツプ３０及び３１の各出力は一定時間後に確定する
が、この時、その論理ページアドレス１０に対応する実
ページアドレス２０が、第１のアドレス変換マツプ３０
に、また、その論理ページアドレス１０を＋１するアド
レスに対応する実ページアドレス２０が、第２のアドレ
ス変換マツプ３１にそれぞれ現われているので、そのい
ずれかをキャリ６２で選択すれば良い。
ス１が与えられると、論理ページアドレス１０け第１及
び第２の各アドレス変換マツプ３０及び３１１に同時に
アクセスする。一方、論理アドレス１とり、フィールド
７が加算器６０で加算され、一定時間後にキャリ６２が
決定される。このキャス１０’ｅ＋１するアドレスであ
る。一方、上述した様に、第１及び第２の各アドレス変
換マツプ３０及び３１の各出力は一定時間後に確定する
が、この時、その論理ページアドレス１０に対応する実
ページアドレス２０が、第１のアドレス変換マツプ３０
に、また、その論理ページアドレス１０を＋１するアド
レスに対応する実ページアドレス２０が、第２のアドレ
ス変換マツプ３１にそれぞれ現われているので、そのい
ずれかをキャリ６２で選択すれば良い。
上記した従来のアドレス変換機構では、アドレスの加算
器を通過するアドレスデータの遅延時間と、アドレス変
換マツプをアクセスする時間の両者の加算時間分の遅延
が発生していたが、この発明のアドレス変換機構では、
いずれか一方の大きな遅延時間しか発生せず、これによ
り、アドレス計算、アドレス変換の遅延時間を小さくす
ることができる。上記したアドレス計算、アドレス変換
アドレス変換が行われることが一般的であり、このため
、上記したアドレス計算、アドレス変換の遅延時間を短
かくすることは、その性能の向上に大きく寄与すること
になる。
器を通過するアドレスデータの遅延時間と、アドレス変
換マツプをアクセスする時間の両者の加算時間分の遅延
が発生していたが、この発明のアドレス変換機構では、
いずれか一方の大きな遅延時間しか発生せず、これによ
り、アドレス計算、アドレス変換の遅延時間を小さくす
ることができる。上記したアドレス計算、アドレス変換
アドレス変換が行われることが一般的であり、このため
、上記したアドレス計算、アドレス変換の遅延時間を短
かくすることは、その性能の向上に大きく寄与すること
になる。
なお、上記実施例では、アドレス変換を行わないモー・
ドでは、論理アドレス１をセレクタ４の出力にそのまま
現われる様にした場合について説明したが、論理ページ
アドレス１０と同値の実ページアドレス２０をマツプの
内容とするアドレス変換マツプを備えることにより、第
４図に示されるセレクタ４ｆｃ省略しても良い。
ドでは、論理アドレス１をセレクタ４の出力にそのまま
現われる様にした場合について説明したが、論理ページ
アドレス１０と同値の実ページアドレス２０をマツプの
内容とするアドレス変換マツプを備えることにより、第
４図に示されるセレクタ４ｆｃ省略しても良い。
この発明は以上説明した様に、論理ページアドレスに対
応する実ページアドレスと、次論理ページアドレスに対
応する実ページアドレスをそれぞれ格納する２種類の第
１及び第２の各アドレス変換マツプを具備し、これら各
アドレス変換マツプの出力のいずれかを決定する様に論
理を動作させ、現できるアドレス変換機構が得られると
いう優れた効果を奏するものである。
応する実ページアドレスと、次論理ページアドレスに対
応する実ページアドレスをそれぞれ格納する２種類の第
１及び第２の各アドレス変換マツプを具備し、これら各
アドレス変換マツプの出力のいずれかを決定する様に論
理を動作させ、現できるアドレス変換機構が得られると
いう優れた効果を奏するものである。
第１図は従来の電子計算機におけるアドレス変換機構の
一例を示すブロック構成図、第２図は、第１図のアドレ
ス変換機構に適用される命令の一形式を示す図、゛第３
図は従来の電子計算機におけるアドレス変換機構の他の
一例を示すブロック構成図、第４図はこの発明の一実施
例である電子計算機におけるアドレス変換機構を示すブ
ロック構成図、第５図は、第４図の第１及び第２の各ア
ドレス変換マツプの内容の一例を示す図である。 図において、１・・・論理アドレス、２・・・実アドレ
ｘ、３，３０．３１・・・アドレス変換マツプ、４゜８
・・・セレクタ、５・・・セレクト信号、６，６０，６
１・・・加算器、７・・・Ｄ、フィールド、１０・・・
論理ページアドレス、１１・・・論理ページ内変位、２
０・・・実ページアドレス、２１・・・実ページ内変位
である。
一例を示すブロック構成図、第２図は、第１図のアドレ
ス変換機構に適用される命令の一形式を示す図、゛第３
図は従来の電子計算機におけるアドレス変換機構の他の
一例を示すブロック構成図、第４図はこの発明の一実施
例である電子計算機におけるアドレス変換機構を示すブ
ロック構成図、第５図は、第４図の第１及び第２の各ア
ドレス変換マツプの内容の一例を示す図である。 図において、１・・・論理アドレス、２・・・実アドレ
ｘ、３，３０．３１・・・アドレス変換マツプ、４゜８
・・・セレクタ、５・・・セレクト信号、６，６０，６
１・・・加算器、７・・・Ｄ、フィールド、１０・・・
論理ページアドレス、１１・・・論理ページ内変位、２
０・・・実ページアドレス、２１・・・実ページ内変位
である。
Claims (1)
- 論理アドレスから実アドレスに変換してメモリをアクセ
スする電子計算機において、前記論理アドレスを論理ペ
ージアドレスと論理ページ内変位に分割し、前記論理ペ
ージアドレスを実ページアドレスに変換するアドレス変
換マツプを有し、前記論理ページアドレスでアクセスさ
れた前記アドレス変換マツプは、前記論理ページアドレ
スに対応する前記実ページアドレスと、次論理ページア
ドレスに対応する実ページアドレスの両方を出力する様
にして成ることを特徴とする電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106039A JPS59231788A (ja) | 1983-06-14 | 1983-06-14 | 電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106039A JPS59231788A (ja) | 1983-06-14 | 1983-06-14 | 電子計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231788A true JPS59231788A (ja) | 1984-12-26 |
Family
ID=14423493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106039A Pending JPS59231788A (ja) | 1983-06-14 | 1983-06-14 | 電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231788A (ja) |
-
1983
- 1983-06-14 JP JP58106039A patent/JPS59231788A/ja active Pending
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