JPS6133229B2 - - Google Patents
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- Publication number
- JPS6133229B2 JPS6133229B2 JP55155479A JP15547980A JPS6133229B2 JP S6133229 B2 JPS6133229 B2 JP S6133229B2 JP 55155479 A JP55155479 A JP 55155479A JP 15547980 A JP15547980 A JP 15547980A JP S6133229 B2 JPS6133229 B2 JP S6133229B2
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- JP
- Japan
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- loop
- contents
- loop counter
- read
- stack
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 4
- 230000004048 modification Effects 0.000 claims description 2
- 238000012986 modification Methods 0.000 claims description 2
- 102100034033 Alpha-adducin Human genes 0.000 description 10
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 10
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 10
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 9
- 102100024348 Beta-adducin Human genes 0.000 description 6
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 6
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 5
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000002715 modification method Methods 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/30—Information retrieval; Database structures therefor; File system structures therefor of unstructured textual data
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Data Mining & Analysis (AREA)
- Databases & Information Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル演算処理により自己相関
の演算を行なう場合のデータ用メモリのアドレス
を修飾するアドレス修飾方式に関するものであ
る。
の演算を行なう場合のデータ用メモリのアドレス
を修飾するアドレス修飾方式に関するものであ
る。
プログラム制御のプロセツサにより自己相関の
デイジタル演算処理を行なう場合、プログラムス
テツプ数を少なくする為にハード的なループを構
成するのが一般的である。例えば の演算を行なう場合、ａ、ｂ、ｃ、ｄは任意の値
であつて、添字のｉ、ｉ−ｎの２種類のＳが１つ
のループ内に含まれることになるので、データ用
のメモリのアドレツシングが問題となる。この場
合、間接アドレスを用いて毎回アドレスを計算す
れば良いが、ループ内の演算回数が増加して処理
時間が長くなり、実時間処理が困難となる。そこ
で第１図に示すように、ループカウンタLPCとイ
ンデツクスレジスタIDXRとを用いることが考え
られる。なお第１図に於いて、Ｍ１はリードオン
リーメモリ（ROM）で、命令、ランダムアクセ
スメモリＭ２のアドレス、データ等が格納され、
図示しないプログラムカウンタの内容に従つて読
出され、読出されたアドレスは加算回路ADD１
に加えられ、命令はデコードされて各部の制御用
の信号となる。
デイジタル演算処理を行なう場合、プログラムス
テツプ数を少なくする為にハード的なループを構
成するのが一般的である。例えば の演算を行なう場合、ａ、ｂ、ｃ、ｄは任意の値
であつて、添字のｉ、ｉ−ｎの２種類のＳが１つ
のループ内に含まれることになるので、データ用
のメモリのアドレツシングが問題となる。この場
合、間接アドレスを用いて毎回アドレスを計算す
れば良いが、ループ内の演算回数が増加して処理
時間が長くなり、実時間処理が困難となる。そこ
で第１図に示すように、ループカウンタLPCとイ
ンデツクスレジスタIDXRとを用いることが考え
られる。なお第１図に於いて、Ｍ１はリードオン
リーメモリ（ROM）で、命令、ランダムアクセ
スメモリＭ２のアドレス、データ等が格納され、
図示しないプログラムカウンタの内容に従つて読
出され、読出されたアドレスは加算回路ADD１
に加えられ、命令はデコードされて各部の制御用
の信号となる。
又第１図に於いて、SEL１，SEL２はセレク
タ、STはスタツク、ALUは乗除算又は加減算を
ランダムアクセスメモリ（RAM）Ｍ２を用いて
行なう演算回路である。又セレクタSEL２はルー
プカウンタLPC、インデツクスレジスタIDXR及
び“０”の何れかを選定して加算回路ADD１に
加えるもので、加算回路ADD１によりリードオ
ンリーメモリＭ１から読出されたランダムアクセ
スメモリＭ２のアドレスが修飾される。
タ、STはスタツク、ALUは乗除算又は加減算を
ランダムアクセスメモリ（RAM）Ｍ２を用いて
行なう演算回路である。又セレクタSEL２はルー
プカウンタLPC、インデツクスレジスタIDXR及
び“０”の何れかを選定して加算回路ADD１に
加えるもので、加算回路ADD１によりリードオ
ンリーメモリＭ１から読出されたランダムアクセ
スメモリＭ２のアドレスが修飾される。
又セレクタSEL１はループ回数ｎ又はスタツク
STの内容を選択してループカウンタLPCに加え
るもので、ループ回数ｎはループカウンタLPCか
らスタツクSTに加えられて保持される。ループ
カウンタLPCはループの終りで歩進され、例えば
最大値Ｍの内容となつたときオーバーフローし、
スタツクSTに保持されたループ回数ｎが再びル
ープカウンタLPCに設定される。
STの内容を選択してループカウンタLPCに加え
るもので、ループ回数ｎはループカウンタLPCか
らスタツクSTに加えられて保持される。ループ
カウンタLPCはループの終りで歩進され、例えば
最大値Ｍの内容となつたときオーバーフローし、
スタツクSTに保持されたループ回数ｎが再びル
ープカウンタLPCに設定される。
インデツクレジスタIDXRは或る値NMが設定
され、ループの終りでインクリメント信号INCで
歩進される。例えば(1)、(2)式の添字ｉに対応する
値がループカウンタLPCからセレクタSEL２によ
り選択されて加算回路ADD１に加えられ、その
値と異なる添字ｉ−ｎに対応する値がインデツク
スレジスタIDXRからセレクタSEL２により選択
されて加算回路ADD１に加えられるので、ラン
ダムアクセスメモリＭ２からSi及びＳi-oが読出
されて演算回路ALUに加えられ、乗算が行なわ
れることになる。
され、ループの終りでインクリメント信号INCで
歩進される。例えば(1)、(2)式の添字ｉに対応する
値がループカウンタLPCからセレクタSEL２によ
り選択されて加算回路ADD１に加えられ、その
値と異なる添字ｉ−ｎに対応する値がインデツク
スレジスタIDXRからセレクタSEL２により選択
されて加算回路ADD１に加えられるので、ラン
ダムアクセスメモリＭ２からSi及びＳi-oが読出
されて演算回路ALUに加えられ、乗算が行なわ
れることになる。
従つてインデツクスレジスタIDXRには、ｉ＝
ｃ〜ｄのループが終る毎に或る値NMを設定しな
ければならないことになり、汎用性を増加し易い
反面、その制御が複雑になる欠点がある。
ｃ〜ｄのループが終る毎に或る値NMを設定しな
ければならないことになり、汎用性を増加し易い
反面、その制御が複雑になる欠点がある。
本発明は、簡単な構成により自己相関演算に於
けるハード的な２重ループ構成を実現し、アドレ
ス修飾を行なわせることを目的とするものであ
る。以下実施例について詳細に説明する。
けるハード的な２重ループ構成を実現し、アドレ
ス修飾を行なわせることを目的とするものであ
る。以下実施例について詳細に説明する。
第２図は本発明の実施例の要部ブロツク線図で
あり、第１図と同一符号は同一部分を示し、
ADD２は加算回路である。２重ループ構成の外
側のループ回数を与える値ｎはスタツクSTに保
持されているものであるから、ループカウンタ
LPCの内容で与えられる値ｉを用いて加算回路
ADD２によりｉ−ｎを形成するものである。従
つて第１図に於けるインデツクスレジスタIDXR
を省略することができ、その制御が不要となる。
あり、第１図と同一符号は同一部分を示し、
ADD２は加算回路である。２重ループ構成の外
側のループ回数を与える値ｎはスタツクSTに保
持されているものであるから、ループカウンタ
LPCの内容で与えられる値ｉを用いて加算回路
ADD２によりｉ−ｎを形成するものである。従
つて第１図に於けるインデツクスレジスタIDXR
を省略することができ、その制御が不要となる。
前述の(1)、(2)式の演算に於けるプログラムの一
例について以下説明する。命令LS（ループスタ
ート）によりループカウンタLPCに加えられたル
ープ回数ｎをスタツクSTにロードする。この場
合、リードオンリーメモリの読出内容ROMAを
ループ回数ｎのデータとし、ランダムアクセスメ
モリはアクセスモードでないとして、セレクタ
SEL２は“０”を選択し、加算回路ADD１の出
力セレクタSEL１を介してループカウンタLPCに
加える構成とすることができる。
例について以下説明する。命令LS（ループスタ
ート）によりループカウンタLPCに加えられたル
ープ回数ｎをスタツクSTにロードする。この場
合、リードオンリーメモリの読出内容ROMAを
ループ回数ｎのデータとし、ランダムアクセスメ
モリはアクセスモードでないとして、セレクタ
SEL２は“０”を選択し、加算回路ADD１の出
力セレクタSEL１を介してループカウンタLPCに
加える構成とすることができる。
又命令LSM（ループスタートモデフアイ）に
より、前述の構成でセレクタSEL２をループカウ
ンタLPCの出力の選択として、加算回路ADD１
によつてループカウンタLPCの内容とリードオン
リーメモリの読出内容とを加算し、その加算内容
をセレクタSEL１を介してループカウンタLPCに
ロードし、且つループカウンタLPCの内容をスタ
ツクSTにロードする。
より、前述の構成でセレクタSEL２をループカウ
ンタLPCの出力の選択として、加算回路ADD１
によつてループカウンタLPCの内容とリードオン
リーメモリの読出内容とを加算し、その加算内容
をセレクタSEL１を介してループカウンタLPCに
ロードし、且つループカウンタLPCの内容をスタ
ツクSTにロードする。
命令LE（ループエンド）により、ループカウ
ンタLPCの内容が最大値ＭのときスタツクSTの
内容をループカウンタLPCにセツトする。又ルー
プカウンタLPCの内容が最大値Ｍでないとき、ル
ープカウンタLPCをインクリメントし、ループの
先頭のLS又はLSMに戻る。
ンタLPCの内容が最大値ＭのときスタツクSTの
内容をループカウンタLPCにセツトする。又ルー
プカウンタLPCの内容が最大値Ｍでないとき、ル
ープカウンタLPCをインクリメントし、ループの
先頭のLS又はLSMに戻る。
命令CAはアキユムレータの内容をクリアする
ものであり、又命令MAは、次とその次のステツ
プで指示されるランダムアクセスメモリの内容同
志を乗算し、その結果をアキユムレータに加算さ
せるものである。
ものであり、又命令MAは、次とその次のステツ
プで指示されるランダムアクセスメモリの内容同
志を乗算し、その結果をアキユムレータに加算さ
せるものである。
命令X0はセレクタSEL２で“０”を選択さ
せ、命令Ｘ１はｉ、命令Ｘ２はｉ−ｎを選択させ
るものである。
せ、命令Ｘ１はｉ、命令Ｘ２はｉ−ｎを選択させ
るものである。
前述の命令群により(1)式の演算のプログラム
は、リードオンリーメモリの読出内容を（ ）で
示すと、LS（ａ−ｂ＋Ｍ）−CA−LS（ｃ−ｄ＋
Ｍ）−MA−X1（ｄ−Ｍ）−X2（ｄ−ｂ）−LE−
LEとなる。なお最後から２番目の命令LEのとき
ループカウンタLPCが最大値Ｍでなければ、最初
から３番目の命令LSに戻るものである。
は、リードオンリーメモリの読出内容を（ ）で
示すと、LS（ａ−ｂ＋Ｍ）−CA−LS（ｃ−ｄ＋
Ｍ）−MA−X1（ｄ−Ｍ）−X2（ｄ−ｂ）−LE−
LEとなる。なお最後から２番目の命令LEのとき
ループカウンタLPCが最大値Ｍでなければ、最初
から３番目の命令LSに戻るものである。
又(2)式の演算のプログラムは、LS（ａ−ｂ＋
Ｍ）−CA−LSM（ｃ−ｄ＋ｂ）−MA−X1（ｄ−
Ｍ）−X2（ｄ−ｂ）−LE−LEとなる。
Ｍ）−CA−LSM（ｃ−ｄ＋ｂ）−MA−X1（ｄ−
Ｍ）−X2（ｄ−ｂ）−LE−LEとなる。
又ループカウンタLPCを２進ｅビツト構成と
し、Ｍ＝２eとすると共に、命令LS及びLSMのと
きのリードオンリーメモリの読出出力ROMAを
反転するゲート回路を設け、反転出力を加算回路
ADD１に加える構成とすることにより、前述の
(2)式のプログラムは、LS（ｂ−ａ）−CA−LSM
（ｄ−（ｃ＋ｄ））−MA−X1（ｄ）−X2（ｄ−ｂ）
−LE−LEとなる。なお（ｂ−ａ）はｎ＝ａ〜ｂ
であるからループ回数を示すものとなり、（ｄ−
（ｃ＋ｄ））はｎに関して最後のループ即ちｉ＝ｃ
＋ｄ〜ｄのループの回数を示し、(d)は２重ループ
を完全に抜け出すときのｉの値を示し、（ｄ−
ｂ）は２重ループを完全に抜け出すときのｉ−ｎ
の値を示すものとなる。
し、Ｍ＝２eとすると共に、命令LS及びLSMのと
きのリードオンリーメモリの読出出力ROMAを
反転するゲート回路を設け、反転出力を加算回路
ADD１に加える構成とすることにより、前述の
(2)式のプログラムは、LS（ｂ−ａ）−CA−LSM
（ｄ−（ｃ＋ｄ））−MA−X1（ｄ）−X2（ｄ−ｂ）
−LE−LEとなる。なお（ｂ−ａ）はｎ＝ａ〜ｂ
であるからループ回数を示すものとなり、（ｄ−
（ｃ＋ｄ））はｎに関して最後のループ即ちｉ＝ｃ
＋ｄ〜ｄのループの回数を示し、(d)は２重ループ
を完全に抜け出すときのｉの値を示し、（ｄ−
ｂ）は２重ループを完全に抜け出すときのｉ−ｎ
の値を示すものとなる。
前述の如くリードオンリーメモリの読出出力
ROMAを加算回路ADD１に加え、セレクタSEL
２で選択されたループカウンタLPCの内容のｉ又
は加算回路ADD２の出力のｉ−ｎによりランダ
ムアクセスメモリのアドレスRAMAを修飾する
ことができ、２重ループを構成して自己相関の演
算を少ないプログラムステツプ数で実行すること
ができる。例えばループを構成しないで自己相関
の演算を行なう場合は、プログラムステツプ数は
約45000となるが、２重ループを構成することに
より約250となる。そして本発明の如くインデツ
クスレジスタを省略し得る構成とすることによ
り、制御が著しく簡単となるものである。
ROMAを加算回路ADD１に加え、セレクタSEL
２で選択されたループカウンタLPCの内容のｉ又
は加算回路ADD２の出力のｉ−ｎによりランダ
ムアクセスメモリのアドレスRAMAを修飾する
ことができ、２重ループを構成して自己相関の演
算を少ないプログラムステツプ数で実行すること
ができる。例えばループを構成しないで自己相関
の演算を行なう場合は、プログラムステツプ数は
約45000となるが、２重ループを構成することに
より約250となる。そして本発明の如くインデツ
クスレジスタを省略し得る構成とすることによ
り、制御が著しく簡単となるものである。
以上説明したように、本発明は、自己相関のデ
イジタル演算処理に於いて、２重ループの外側の
ループ回数をロードするスタツクSTと、内側の
ループの終り毎にインクリメントして内側のルー
プ回数を示す内容を出力するループカウンタLPC
と、このループカウンタLPCの内容とスタツク
STの内容との差を出力する加算回路ADD２とを
備え、リードオンリーメモリＭ１の読出出力
ROMAに、ループカウンタLPCの内容又は加算
回路ADD２の出力をセレクタSEL２等により選
択して加算して、演算データの書込み及び読出し
を行なうランダムアクセスメモリＭ２のアドレス
を修飾するものであり、従来例に比較してインデ
ツクレジスタを省略し得ることにより構成が簡単
となり、且つ制御が簡単になる利点がある。
イジタル演算処理に於いて、２重ループの外側の
ループ回数をロードするスタツクSTと、内側の
ループの終り毎にインクリメントして内側のルー
プ回数を示す内容を出力するループカウンタLPC
と、このループカウンタLPCの内容とスタツク
STの内容との差を出力する加算回路ADD２とを
備え、リードオンリーメモリＭ１の読出出力
ROMAに、ループカウンタLPCの内容又は加算
回路ADD２の出力をセレクタSEL２等により選
択して加算して、演算データの書込み及び読出し
を行なうランダムアクセスメモリＭ２のアドレス
を修飾するものであり、従来例に比較してインデ
ツクレジスタを省略し得ることにより構成が簡単
となり、且つ制御が簡単になる利点がある。
第１図は従来の自己相関演算の為の２重ループ
を構成した要部ブロツク線図、第２図は本発明の
実施例の要部ブロツク線図である。 Ｍ１はリードオンリーメモリ、Ｍ２はランダム
アクセスメモリ、ALUは演算回路、ADD１，
ADD２は加算回路、SEL１，SEL２はセレク
タ、LPCはループカウンタ、STはスタツクであ
る。
を構成した要部ブロツク線図、第２図は本発明の
実施例の要部ブロツク線図である。 Ｍ１はリードオンリーメモリ、Ｍ２はランダム
アクセスメモリ、ALUは演算回路、ADD１，
ADD２は加算回路、SEL１，SEL２はセレク
タ、LPCはループカウンタ、STはスタツクであ
る。
Claims (1)
- １ プログラム制御のプロセツサにより自己相関
のデイジタル演算処理を行なう方式に於いて、２
重ループの外側のループ回数をロードするスタツ
クと、内側のループの終り毎にインクリメントし
て内側のループ回数を示す内容を出力するループ
カウンタと、該ループカウンタの内容と前記スタ
ツクの内容との差を出力する加算回路とを備え、
リードオンリーメモリの読出出力に前記ループカ
ウンタの内容又は前記加算回路の出力を選択して
加算することにより、演算データの書込み及び読
出しを行なうランダムアクセスメモリのアドレス
を修飾することを特徴とするアドレス修飾方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155479A JPS5779570A (en) | 1980-11-05 | 1980-11-05 | Address modification system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155479A JPS5779570A (en) | 1980-11-05 | 1980-11-05 | Address modification system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5779570A JPS5779570A (en) | 1982-05-18 |
| JPS6133229B2 true JPS6133229B2 (ja) | 1986-08-01 |
Family
ID=15606942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55155479A Granted JPS5779570A (en) | 1980-11-05 | 1980-11-05 | Address modification system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5779570A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727483A (en) * | 1984-08-15 | 1988-02-23 | Tektronix, Inc. | Loop control system for digital processing apparatus |
-
1980
- 1980-11-05 JP JP55155479A patent/JPS5779570A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5779570A (en) | 1982-05-18 |
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