JPH0343827A - ファジーマイクロコンピュータ - Google Patents
ファジーマイクロコンピュータInfo
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- JPH0343827A JPH0343827A JP1178100A JP17810089A JPH0343827A JP H0343827 A JPH0343827 A JP H0343827A JP 1178100 A JP1178100 A JP 1178100A JP 17810089 A JP17810089 A JP 17810089A JP H0343827 A JPH0343827 A JP H0343827A
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- Japan
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- instruction
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- arithmetic instruction
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- 238000000034 method Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/18—Complex mathematical operations for evaluating statistical data, e.g. average values, frequency distributions, probability functions, regression analysis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＭＩＮ演算やＭＡＸ演算を行うファジーマイ
クロコンピュータに関する。
クロコンピュータに関する。
〈従来の技術〉
従来、ＭＩＮ演算やＭＡＸ演算等のファジー推論を行う
場合、汎用のマイクロコンピュータのソフトウェアで実
行する方法がとられている。
場合、汎用のマイクロコンピュータのソフトウェアで実
行する方法がとられている。
第４図は、従来のマイクロコンピュータがＭＩＮ演算や
ＭＡＸ演算を行う場合の動作を示し、先ずソースデータ
とデスティネーションデータを比較する命令ＣＭＰを実
行し、次いで、ＭＩＮ演算又はＭＡＸ演算に応じた条件
付き分岐命令Ｂｃｃを実行し、比較データの転送命令Ｍ
ＯＶＥを実行する。
ＭＡＸ演算を行う場合の動作を示し、先ずソースデータ
とデスティネーションデータを比較する命令ＣＭＰを実
行し、次いで、ＭＩＮ演算又はＭＡＸ演算に応じた条件
付き分岐命令Ｂｃｃを実行し、比較データの転送命令Ｍ
ＯＶＥを実行する。
また、汎用のマイクロコンピュータのソフトウェアでフ
ァジー推論を行う以外に、専用のコプロセッサを用いた
り、専用のＩＣチップを用いたり、リードオンリメモリ
（ＲＯＭ）を用いる方法が提案されている。
ァジー推論を行う以外に、専用のコプロセッサを用いた
り、専用のＩＣチップを用いたり、リードオンリメモリ
（ＲＯＭ）を用いる方法が提案されている。
〈発明が解決しようとする課題〉
しかしながら、汎用のマイクロコンピュータのソフトウ
ェアで実行する方法では、第４図に示すように３つの命
令ＣＭＰ、ａｃｃ、ＭＯＶＥが必要となり、したがって
、演算速度が遅く、低速であるという問題点がある。
ェアで実行する方法では、第４図に示すように３つの命
令ＣＭＰ、ａｃｃ、ＭＯＶＥが必要となり、したがって
、演算速度が遅く、低速であるという問題点がある。
また、専用のコプロセッサは、例えば６０万個程度のト
ランジスタが必要となるので高価となるという問題点が
あり、専用のＩＣチップやＲＯＭは、目的とするファジ
ー推論以外の他の処理を行うことができず、特にＲＯＭ
は、ファジー推論の条件を変更することができない。
ランジスタが必要となるので高価となるという問題点が
あり、専用のＩＣチップやＲＯＭは、目的とするファジ
ー推論以外の他の処理を行うことができず、特にＲＯＭ
は、ファジー推論の条件を変更することができない。
本発明は上記従来の問題点に鑑み、高速でファジー推論
を行うことができるファジーマイクロコンピュータを提
供することを目的とする。
を行うことができるファジーマイクロコンピュータを提
供することを目的とする。
く課題を解決するための手段〉
本発明は上記目的を達成するために、ＭＩＮ演算命令に
より２つのデータを比較し、小さい方のデータを選択し
て出力する回路を備えたものである。
より２つのデータを比較し、小さい方のデータを選択し
て出力する回路を備えたものである。
本発明はまた、ＭＡＸ演算命令により２つのデータを比
較し、大きい方のデータを選択して出力する回路を備え
たものである。
較し、大きい方のデータを選択して出力する回路を備え
たものである。
く作用〉
本発明は、１つのＭＩＮ演算命令又はＭＡＸ演算命令に
よりＭＩＮ演算又はＭＡＸ演算を行うことかでき、した
がって、従来例のように３つの命令によりＭＩＮ演算又
はＭＡＸ演算を行う場合に比べて、高速でファジー推論
を行うことができる。
よりＭＩＮ演算又はＭＡＸ演算を行うことかでき、した
がって、従来例のように３つの命令によりＭＩＮ演算又
はＭＡＸ演算を行う場合に比べて、高速でファジー推論
を行うことができる。
〈実施例〉
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るファジーマイクロコンピュータによる
ファジー推論装置の一実施例を示す回路図、第２図は、
第１図のファジー推論装置の機能ブロック図、第３図は
、第１図のファジー推論装置の詳細な構成を示すブロッ
ク図である。
は、本発明に係るファジーマイクロコンピュータによる
ファジー推論装置の一実施例を示す回路図、第２図は、
第１図のファジー推論装置の機能ブロック図、第３図は
、第１図のファジー推論装置の詳細な構成を示すブロッ
ク図である。
第１図において、１は、８〜３２ビット程度のソースデ
ータを格納するためのレジスタ、２は、ソースデータと
同一のビット数のデスティネーションデータを格納する
ためのレジスタである。
ータを格納するためのレジスタ、２は、ソースデータと
同一のビット数のデスティネーションデータを格納する
ためのレジスタである。
尚、ソースデータとデスティネーションデータがメモリ
に格納される場合には、このメモリから読み出されて一
旦このレジスタ１．２に格納される。
に格納される場合には、このメモリから読み出されて一
旦このレジスタ１．２に格納される。
３は、レジスタ１．２にそれぞれ格納されたソースデー
タとデスティネーションデータを比較し、最小値（ＭＩ
Ｎ演算）又は最大値（ＭＡＸ演算）を算出する算術論理
ユニッ）（ＡＬＵ）であり、ＡＬＵ３は、不図示のマイ
クロコンピュータからのＭＩＮ演算命令又はＭＡＸ演算
命令と減算指令ＳＵＢにより、ソースデータとデスティ
ネーションデータの比較結果に応じたボロー信号Ｃ／Ｂ
を出力する加減算器（ＦＡ／５）３ａと、加減算器３ａ
からのボロー信号Ｃ／ＢとＭＩＮ演算命令の排他的論理
和信号を出力するＥＸ−ＯＲゲート３ｂと、ＥＸ−ＯＲ
ゲート３ｂの出力信号とＭＩＮ演算命令又はＭＡＸ演算
命令の論理積信号を出力するＡＮＤゲート３Ｃより構成
されている。
タとデスティネーションデータを比較し、最小値（ＭＩ
Ｎ演算）又は最大値（ＭＡＸ演算）を算出する算術論理
ユニッ）（ＡＬＵ）であり、ＡＬＵ３は、不図示のマイ
クロコンピュータからのＭＩＮ演算命令又はＭＡＸ演算
命令と減算指令ＳＵＢにより、ソースデータとデスティ
ネーションデータの比較結果に応じたボロー信号Ｃ／Ｂ
を出力する加減算器（ＦＡ／５）３ａと、加減算器３ａ
からのボロー信号Ｃ／ＢとＭＩＮ演算命令の排他的論理
和信号を出力するＥＸ−ＯＲゲート３ｂと、ＥＸ−ＯＲ
ゲート３ｂの出力信号とＭＩＮ演算命令又はＭＡＸ演算
命令の論理積信号を出力するＡＮＤゲート３Ｃより構成
されている。
４は、ＡＬＵ３のＡＮＤゲート３Ｃの出力信号を１クロ
ツク遅延するＤ−７リツプ７０ツブ（ＤＦＦ）、５は、
Ｄ−フリップフロップ４の出力信号により命令を出力す
る命令デコーダ、６は、レジスタ１に格納されたソース
データと命令デコーダ６からの命令の論理積信号を出力
するＡＮＤゲート、７は、ＡＬＵ３の加減算器３ａから
の出力データと命令デコーダ６からの命令の反転信号の
論理積信号を出力するＡＮＤゲート、８は、ＡＮＤゲー
ト６．７の出力信号の論理和信号を出力するＯＲゲート
である。
ツク遅延するＤ−７リツプ７０ツブ（ＤＦＦ）、５は、
Ｄ−フリップフロップ４の出力信号により命令を出力す
る命令デコーダ、６は、レジスタ１に格納されたソース
データと命令デコーダ６からの命令の論理積信号を出力
するＡＮＤゲート、７は、ＡＬＵ３の加減算器３ａから
の出力データと命令デコーダ６からの命令の反転信号の
論理積信号を出力するＡＮＤゲート、８は、ＡＮＤゲー
ト６．７の出力信号の論理和信号を出力するＯＲゲート
である。
次に、上記実施例の動作を説明する。
（１）ＭＩＮ演算命令の場合
ソースデータがデスティネーションデータより小さい場
合、加減算器３ａは、減算指令５ＵＩ３によりボロー信
号Ｂを出力し、したがって、ＡＮＤゲート３ｃの出力信
号が「１」となり、Ｄ−フリップ７０ツブ４の出力信号
が書き込み信号Ｗになるとともに、命令デコーダ５の出
力信号が「ｌ」となり、レジスタ１に格納されたソース
データが新しいデスティネーションデータとしてＡＮＤ
ゲート６、ＯＲゲート８を介して出力される。
合、加減算器３ａは、減算指令５ＵＩ３によりボロー信
号Ｂを出力し、したがって、ＡＮＤゲート３ｃの出力信
号が「１」となり、Ｄ−フリップ７０ツブ４の出力信号
が書き込み信号Ｗになるとともに、命令デコーダ５の出
力信号が「ｌ」となり、レジスタ１に格納されたソース
データが新しいデスティネーションデータとしてＡＮＤ
ゲート６、ＯＲゲート８を介して出力される。
したがって、書き込み信号Ｗにより次のクロックで、新
しいデスティネーションデータがレジスタ２（又はデス
ティネーションデータ用メモリ）に書き込まれる。
しいデスティネーションデータがレジスタ２（又はデス
ティネーションデータ用メモリ）に書き込まれる。
他方、ソースデータがデスティネーションデータより小
さくない場合、加減算器３ａは、減算指令ＳＵＢにより
ボロー信号Ｂを出力せず、したがって、ＡＮＤゲート３
Ｃの出力信号がｒＯＪとなり、データの書き換えは行わ
れない。
さくない場合、加減算器３ａは、減算指令ＳＵＢにより
ボロー信号Ｂを出力せず、したがって、ＡＮＤゲート３
Ｃの出力信号がｒＯＪとなり、データの書き換えは行わ
れない。
したがって、上記実施例によれば、第２図（ａ）に示す
ように、マイクロコンピュータは１つのＭ ｒ ＮＨ算
語命令より、デスティネーションデータより小さいソー
スデータを求めることができ、ＭＩＮ演算命令を繰り返
すことによりソースデータの最小値を求めることができ
る。
ように、マイクロコンピュータは１つのＭ ｒ ＮＨ算
語命令より、デスティネーションデータより小さいソー
スデータを求めることができ、ＭＩＮ演算命令を繰り返
すことによりソースデータの最小値を求めることができ
る。
（２）ＭＡＸ＠算命令の場合
ソースデータがデスティネーションデータより大きいか
又は等しい場合、加減算器３ａは、減算指令ＳＵ’Ｂに
よりボロー信号Ｂを出力せず、したがって、ＥＸ−ＯＲ
ゲート３ｂ、ＡＮＤゲート３Ｃの出力信号がそれぞれ「
１」となり、Ｄ−フリップフロップ４の出力信号が書き
込み信号Ｗになるとともに、命令デコーダ５の出力信号
が「１」となり、レジスタ１に格納されたソースデータ
が新しいデスティネーションデータとしてＡＮＤゲート
６、ＯＲゲート８を介して出力される。
又は等しい場合、加減算器３ａは、減算指令ＳＵ’Ｂに
よりボロー信号Ｂを出力せず、したがって、ＥＸ−ＯＲ
ゲート３ｂ、ＡＮＤゲート３Ｃの出力信号がそれぞれ「
１」となり、Ｄ−フリップフロップ４の出力信号が書き
込み信号Ｗになるとともに、命令デコーダ５の出力信号
が「１」となり、レジスタ１に格納されたソースデータ
が新しいデスティネーションデータとしてＡＮＤゲート
６、ＯＲゲート８を介して出力される。
したがって、書き込み信号Ｗにより次のクロックで、新
しいデスティネーションデータがレジスタ２（又はデス
ティネーションデータ用メモリ）に書き込まれる。
しいデスティネーションデータがレジスタ２（又はデス
ティネーションデータ用メモリ）に書き込まれる。
他方、ソースデータがデスティネーションデータより小
さい場合、加減算器３ａは、減算指令ＳＵＢによりボロ
ー信号Ｂを出力し、したがって、ＥＸ−ＯＲゲート３ｂ
ＸＡＮＤゲート３Ｃの出力信号がそれぞれｒＯＪとなり
、データの書き換えは行われ九い。
さい場合、加減算器３ａは、減算指令ＳＵＢによりボロ
ー信号Ｂを出力し、したがって、ＥＸ−ＯＲゲート３ｂ
ＸＡＮＤゲート３Ｃの出力信号がそれぞれｒＯＪとなり
、データの書き換えは行われ九い。
したがって、上記実施例によれば、第２図（ｂ）に示す
ように、マイクロコンピュータは１つのＭＡＸ演算命令
により、デスティネーションデータより大きいか又は等
しいソースデータを求めることができ、ＭＡＸ演算命令
を繰り返すことによりソースデータの最大値を求めるこ
とができる。
ように、マイクロコンピュータは１つのＭＡＸ演算命令
により、デスティネーションデータより大きいか又は等
しいソースデータを求めることができ、ＭＡＸ演算命令
を繰り返すことによりソースデータの最大値を求めるこ
とができる。
第３図において、１ａは、命令デコーダ５ａからの書き
込み信号ＷＤにより、ソースデータや、ＡＬＵ３の出力
である新しいデスティネーションを格納するためのデー
タレジスタ群、２ａは、命令デコーダ５ａからの書き込
み信号ＷＭにより、デスティネーションデータ等を格納
するためのメモリ（ＲＯＭ−ＲＡＭ）、１０は、命令デ
コーダ５ａからの書き込み信号Ｗ、により、デスティネ
ーションデータ等を格納するためのアドレスレジスタ群
、１１は、メモリ２ａからＡＬＵ３に対するデスティネ
ーションデータをゲーティングするゲート、１２は、デ
ータレジスタ群からＡＬＵ３に対するソースデータをゲ
ーティングするゲートである。
込み信号ＷＤにより、ソースデータや、ＡＬＵ３の出力
である新しいデスティネーションを格納するためのデー
タレジスタ群、２ａは、命令デコーダ５ａからの書き込
み信号ＷＭにより、デスティネーションデータ等を格納
するためのメモリ（ＲＯＭ−ＲＡＭ）、１０は、命令デ
コーダ５ａからの書き込み信号Ｗ、により、デスティネ
ーションデータ等を格納するためのアドレスレジスタ群
、１１は、メモリ２ａからＡＬＵ３に対するデスティネ
ーションデータをゲーティングするゲート、１２は、デ
ータレジスタ群からＡＬＵ３に対するソースデータをゲ
ーティングするゲートである。
上記構成において、第１クロツクでは、減算指令ととも
にＭＩＮ演算命令が命令デコーダ５ａからＡＬＵ３に印
加された場合、アドレスレジスタ群１０やデータレジス
タ群１ａの選択が行われるとともにゲート１１．１２が
開き、デスティネーションデータとソースデータがＡＬ
Ｕ３に印加され、比較される。
にＭＩＮ演算命令が命令デコーダ５ａからＡＬＵ３に印
加された場合、アドレスレジスタ群１０やデータレジス
タ群１ａの選択が行われるとともにゲート１１．１２が
開き、デスティネーションデータとソースデータがＡＬ
Ｕ３に印加され、比較される。
この場合、ソースデータがデスティネーションデータよ
り小さい場合、書き込み信号ＷがＡＬｔＪ３、Ｄ−フリ
ップフロップ４を介して命令デコーダ５ａに印加される
。この処理の後、ＭＩＮ演算命令がなくなる。
り小さい場合、書き込み信号ＷがＡＬｔＪ３、Ｄ−フリ
ップフロップ４を介して命令デコーダ５ａに印加される
。この処理の後、ＭＩＮ演算命令がなくなる。
次の第２クロツクでは、ソースデータをデスティネーシ
ョンデータとして記憶するために、データレジスタ群１
ａｓ メモリ２ ａ ｓアドレスレジスタ群ＩＯに対す
る書き込み信号ＷＤＳＷ＆ＩＷＡを制御する。
ョンデータとして記憶するために、データレジスタ群１
ａｓ メモリ２ ａ ｓアドレスレジスタ群ＩＯに対す
る書き込み信号ＷＤＳＷ＆ＩＷＡを制御する。
尚、ソースデータがデスティネーションデータより小さ
くない場合にはデータの書き換えを行わない。
くない場合にはデータの書き換えを行わない。
尚、ＭＡＸ演算の場合には、ソースデータとデスティネ
ーションデータの比較結果が反対であるので、その動作
説明を省略する。
ーションデータの比較結果が反対であるので、その動作
説明を省略する。
〈発明の効果〉
以上説明したように、本発明は、１つのＭＩＮ演算命令
又はＭＡＸ演算命令によりＭ Ｉ Ｎ演算又はＭＡＸ演
算を行うので、従来例のように３つの命令によりＭＩＮ
演算又はＭ Ａ Ｘ演算を実行する場合に比べて、高速
でファジー推論を行うことができる。
又はＭＡＸ演算命令によりＭ Ｉ Ｎ演算又はＭＡＸ演
算を行うので、従来例のように３つの命令によりＭＩＮ
演算又はＭ Ａ Ｘ演算を実行する場合に比べて、高速
でファジー推論を行うことができる。
￥Ｊ１図は、本発明に係るファジーマイクロコンピュー
タによるファジー推論装置の一実施例を示す回路図、￥
２２図は、第１図のファジー推論装置の機能ブロック図
、第３図は、第１図のファジー推論装置の詳細な構成を
示すブロック図、第４図は、従来例の動作を説明するた
めのフローチャートである。 ■、２・・・レジスタ、３・・・算術論理ユニット（Ａ
ＬＵ）、３ ａ−・・加減算器（ＦＡ／Ｓ）、３ ｂ
・ＥＸ−ＯＲゲート、３．６．７・・・ＡＮＤゲート、
４・・・Ｄ−フリップ７０ツブ（Ｄ−ＦＦ）、５・・・
命令デコーダ、８・・・ＯＲゲート。
タによるファジー推論装置の一実施例を示す回路図、￥
２２図は、第１図のファジー推論装置の機能ブロック図
、第３図は、第１図のファジー推論装置の詳細な構成を
示すブロック図、第４図は、従来例の動作を説明するた
めのフローチャートである。 ■、２・・・レジスタ、３・・・算術論理ユニット（Ａ
ＬＵ）、３ ａ−・・加減算器（ＦＡ／Ｓ）、３ ｂ
・ＥＸ−ＯＲゲート、３．６．７・・・ＡＮＤゲート、
４・・・Ｄ−フリップ７０ツブ（Ｄ−ＦＦ）、５・・・
命令デコーダ、８・・・ＯＲゲート。
Claims (2)
- （１）ＭＩＮ演算命令を出力する手段と、前記ＭＩＮ演
算命令により２つのデータを比較し、小さい方のデータ
を選択して出力する回路とを有するファジーマイクロコ
ンピュータ。 - （２）ＭＡＸ演算命令を出力する手段と、前記ＭＡＸ演
算命令により２つのデータを比較し、大きい方のデータ
を選択して出力する回路とを有するファジーマイクロコ
ンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178100A JPH0343827A (ja) | 1989-07-12 | 1989-07-12 | ファジーマイクロコンピュータ |
| US07/548,571 US5524251A (en) | 1989-07-12 | 1990-07-05 | Microcomputer having ALU performing min and max operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178100A JPH0343827A (ja) | 1989-07-12 | 1989-07-12 | ファジーマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0343827A true JPH0343827A (ja) | 1991-02-25 |
Family
ID=16042646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178100A Pending JPH0343827A (ja) | 1989-07-12 | 1989-07-12 | ファジーマイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5524251A (ja) |
| JP (1) | JPH0343827A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780946A (en) * | 1994-03-03 | 1998-07-14 | Fanuc Ltd. | Air-cooled type electric motor |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
| US5991785A (en) * | 1997-11-13 | 1999-11-23 | Lucent Technologies Inc. | Determining an extremum value and its index in an array using a dual-accumulation processor |
| US6081820A (en) * | 1998-02-20 | 2000-06-27 | Siemens Energy & Automation | Method and apparatus for filtering a signal using a window value |
| GB2342730B (en) * | 1998-06-19 | 2003-02-19 | Lsi Logic Corp | Digital processing |
| US6434689B2 (en) * | 1998-11-09 | 2002-08-13 | Infineon Technologies North America Corp. | Data processing unit with interface for sharing registers by a processor and a coprocessor |
| US7206444B2 (en) * | 2002-08-06 | 2007-04-17 | Lockheed Martin Corporation | System and method for locating multiple peak summits in three-dimensional data |
| US20070297558A1 (en) * | 2004-06-03 | 2007-12-27 | Johnson Tyler J | Event duration and signal value minimum and maximum circuit for performance counter |
| US7434034B2 (en) * | 2004-09-13 | 2008-10-07 | Ati Technologies Inc. | SIMD processor executing min/max instructions |
| RU2620991C1 (ru) * | 2016-03-23 | 2017-05-30 | Олег Александрович Козелков | Устройство селекции двоичных чисел |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NZ198054A (en) * | 1981-08-17 | 1986-05-09 | New Zealand Dev Finance | Polernary logic:multilevel circuits |
-
1989
- 1989-07-12 JP JP1178100A patent/JPH0343827A/ja active Pending
-
1990
- 1990-07-05 US US07/548,571 patent/US5524251A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780946A (en) * | 1994-03-03 | 1998-07-14 | Fanuc Ltd. | Air-cooled type electric motor |
Also Published As
| Publication number | Publication date |
|---|---|
| US5524251A (en) | 1996-06-04 |
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