JPS60107175A - ベクトルプロセツサ - Google Patents
ベクトルプロセツサInfo
- Publication number
- JPS60107175A JPS60107175A JP58213921A JP21392183A JPS60107175A JP S60107175 A JPS60107175 A JP S60107175A JP 58213921 A JP58213921 A JP 58213921A JP 21392183 A JP21392183 A JP 21392183A JP S60107175 A JPS60107175 A JP S60107175A
- Authority
- JP
- Japan
- Prior art keywords
- machine cycle
- clock
- output
- adder
- mir20
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ処理装置に係り、特に、行列演算等の
別学演算を高速で実行するベクトルプロセッサに関する
。
別学演算を高速で実行するベクトルプロセッサに関する
。
パイプライン方式でベクトル演算の高速化を実現する場
合、最大性能はマシンサイクルと、並列に動作できるユ
ニツ１−数によって決まる。例えば、マシンサイクルを
Ｉ ＯＯｎとし、並列に動作できるフローティング演算
器の個数を２個とすると、最大性能は、２０１４ＦＬ（
ＩＰｓ （旧ＩＬ、１ｏｎｓ ｏｆ Ｆ］、ｏａｔｊ、
ｎｇＯｐｅｒａｌ；ｊｏｎｓ ｐｅｒ ５ｅＣｏｎｄ）
となる。従って、マシンサイクルはできるだけ短かくす
ることが必要である。ここで、パイプラｒンステージは
第１図のようにモデル化できる。図において］、２．３
はランチレジスジ、／１．５は論理回路、６，７は制御
回路である。マシンサイクルは、例えば、図のランチレ
ジスタ１から論理量ｂ′８４を介してラッチレジスタ２
へ、あるとは、ランチレジスタ２から論理回路５を介し
てランチレジスタ３にデータを転送するに要する伝播返
鉱時間より長くとる必要がある。パイプライン演算Ｂ：
）では、通常、いくつかの機能を実行できる構成となっ
ており、これらは制御回路６，７によって指定で・きる
。従って、マシンサイクルは、パイプライン演算器の各
ステージで実行する機能に対する全ての伝播遅延時間よ
り大きくとる必要があり、最も長い伝播遅延時間によっ
て、マシンサイクルが決まる。通常の場合、１」標とし
ているマシンサイクルに対して、それより長くなる伝播
遅延時間は１〜２程度であるが、このため、目標マシン
サイクルが達成できず、マシンサイクルを長くするか、
あるいは、機能を削ることが必要であった。
合、最大性能はマシンサイクルと、並列に動作できるユ
ニツ１−数によって決まる。例えば、マシンサイクルを
Ｉ ＯＯｎとし、並列に動作できるフローティング演算
器の個数を２個とすると、最大性能は、２０１４ＦＬ（
ＩＰｓ （旧ＩＬ、１ｏｎｓ ｏｆ Ｆ］、ｏａｔｊ、
ｎｇＯｐｅｒａｌ；ｊｏｎｓ ｐｅｒ ５ｅＣｏｎｄ）
となる。従って、マシンサイクルはできるだけ短かくす
ることが必要である。ここで、パイプラｒンステージは
第１図のようにモデル化できる。図において］、２．３
はランチレジスジ、／１．５は論理回路、６，７は制御
回路である。マシンサイクルは、例えば、図のランチレ
ジスタ１から論理量ｂ′８４を介してラッチレジスタ２
へ、あるとは、ランチレジスタ２から論理回路５を介し
てランチレジスタ３にデータを転送するに要する伝播返
鉱時間より長くとる必要がある。パイプライン演算Ｂ：
）では、通常、いくつかの機能を実行できる構成となっ
ており、これらは制御回路６，７によって指定で・きる
。従って、マシンサイクルは、パイプライン演算器の各
ステージで実行する機能に対する全ての伝播遅延時間よ
り大きくとる必要があり、最も長い伝播遅延時間によっ
て、マシンサイクルが決まる。通常の場合、１」標とし
ているマシンサイクルに対して、それより長くなる伝播
遅延時間は１〜２程度であるが、このため、目標マシン
サイクルが達成できず、マシンサイクルを長くするか、
あるいは、機能を削ることが必要であった。
本発明の目的は、伝播遅延時間が、目標マシ〉サイクル
より長い場合も、目標マシンサイクルを実現し、目標と
している最大性能を実現するバク１−ルプロセツサを提
供するにある。
より長い場合も、目標マシンサイクルを実現し、目標と
している最大性能を実現するバク１−ルプロセツサを提
供するにある。
本発明の要点は通常の場合は、目標マシンサイクルに対
してそれより長くなる伝播遅延時間は、１〜２ｆに！度
であるから、こ才しらの目半票マシンサイクルより長い
処理をあるパイプラインステージが行なう必要が発生し
た時点で、そのステージから、そのマシンサイクルの処
理をニマシンサイクルかけて行なう要求を出し、これに
より、同一ステップをニマシンサイクルかけて実行する
にある。
してそれより長くなる伝播遅延時間は、１〜２ｆに！度
であるから、こ才しらの目半票マシンサイクルより長い
処理をあるパイプラインステージが行なう必要が発生し
た時点で、そのステージから、そのマシンサイクルの処
理をニマシンサイクルかけて行なう要求を出し、これに
より、同一ステップをニマシンサイクルかけて実行する
にある。
第２図に本発明の実施例を示す。図において１は、マイ
クロプログラム制御部、２は演算ユニット、１０は、マ
イクロプロゲラｌ−メモリ、２ｏは、マイクロプロゲラ
ｌ−メモリの内容をラッチするメ、＼ モリインストラクションレジスタＭＴＲ５３ｏは、マイ
クロプログラムメモリ１０のアドレスを指定するマイク
ロインストラクションアドレスレジスタ（ＭＴＡＲ）
、 ／Ｉ Ｑは、Ｍ Ｔ Ｒ２０（１，）内容とＭＩＡ
Ｒ３０の内容のどちらかを選１尺するセレクタ、５゜は
、セレクタ４０の出方に■を加える加算器、６０−１〜
６０−３は、パイプライン加覚器の第一ないし第三ステ
ージ、７ｏ−１〜７ｏ−４は、パイプライン乗算器の第
一・ないし第四ステージ、８０．９０はメモリ、ｔｏｏ
、１１０は乗算器第４ステージ７０’−／］及び加ｔ７
． ＰＨ第三ステージ６゜−３の出力を選択するせレク
タ、１２０はクロック制御回路、１３０は、加ｔγ器第
ニスチーシロ。
クロプログラム制御部、２は演算ユニット、１０は、マ
イクロプロゲラｌ−メモリ、２ｏは、マイクロプロゲラ
ｌ−メモリの内容をラッチするメ、＼ モリインストラクションレジスタＭＴＲ５３ｏは、マイ
クロプログラムメモリ１０のアドレスを指定するマイク
ロインストラクションアドレスレジスタ（ＭＴＡＲ）
、 ／Ｉ Ｑは、Ｍ Ｔ Ｒ２０（１，）内容とＭＩＡ
Ｒ３０の内容のどちらかを選１尺するセレクタ、５゜は
、セレクタ４０の出方に■を加える加算器、６０−１〜
６０−３は、パイプライン加覚器の第一ないし第三ステ
ージ、７ｏ−１〜７ｏ−４は、パイプライン乗算器の第
一・ないし第四ステージ、８０．９０はメモリ、ｔｏｏ
、１１０は乗算器第４ステージ７０’−／］及び加ｔ７
． ＰＨ第三ステージ６゜−３の出力を選択するせレク
タ、１２０はクロック制御回路、１３０は、加ｔγ器第
ニスチーシロ。
−２からのり［」ツクサプレス信号線、１４０は、クロ
ック許ＩＴｒ信号線である。クロック許可信号は、第３
し１のラッチレジスタ１２２を除く全てのレジスタへの
クロック許ｎ（信号となってｂ）る。
ック許ＩＴｒ信号線である。クロック許可信号は、第３
し１のラッチレジスタ１２２を除く全てのレジスタへの
クロック許ｎ（信号となってｂ）る。
第３図にりＩコック制御回路の構成を示す。図に才１い
て、１２１はＮＡＮＩ）ゲー１〜．１２２はラッチレジ
スタ、１２３はＮ Ａ Ｎ １１ゲーｌ〜、＋２／Ｉ、
１２５はクロック信号、】２６はＮＡＮＩ）ゲート、１
２７゜１２８はラッチレジスタへのクロック倍旧、１２
９はラッチレジスタ出力である。
て、１２１はＮＡＮＩ）ゲー１〜．１２２はラッチレジ
スタ、１２３はＮ Ａ Ｎ １１ゲーｌ〜、＋２／Ｉ、
１２５はクロック信号、】２６はＮＡＮＩ）ゲート、１
２７゜１２８はラッチレジスタへのクロック倍旧、１２
９はラッチレジスタ出力である。
第４図に第３図の動作を説明するタイ１１チヤートを示
す。クロック１２４、クロック１２５は二相のクロック
であり、ラッチレジスタ１２２には、これらのクロック
のＮＡＮＤをとり、クロック入力としてよ；す、各マシ
ンサイクルで、クロック許可信号＋４０がラッチさノシ
る。１マシンサイクル「１てはラッチレジスタ出力１２
９は、１であり、クロックサプレス信号を０とすると、
Ｉマシンサイクル［−１のタロツク許可信号け１となり
、１マシンサイクルでクロック１２８にクロックが入り
、Ｍ’ｒＲ２０にデータがラッチされる。２マシンサイ
クルロでクロックのサプレス信号１３０が１になると、
ラッチレジスタ出力１２９も１であるから、クロック許
可倍旧は０となり、２マシンサイクル目では、クロック
信号は人１）す、ラッチレジスタ１２２にも０がラッチ
される。２マシン」ナイクル目で、＋２２を除くラッチ
レジスタへのクロックがサプレスされた結果、クロッグ
ザブレス信号は三マシンザイクル口でも１どな−）でい
る。こ才しとラッチレジスタ出力１２９か０であること
より、クロック許可イ、−１号１４０は】となり、三マ
シンサイクル目にクロックが入る。即ち、タロツクサプ
レス信号により、−ステップがど４マシンサイクルで実
行されることになる。次の四マシンサイクルロで、タロ
ツクサブ１ノ入信号を０どすると、クロックが入る。
す。クロック１２４、クロック１２５は二相のクロック
であり、ラッチレジスタ１２２には、これらのクロック
のＮＡＮＤをとり、クロック入力としてよ；す、各マシ
ンサイクルで、クロック許可信号＋４０がラッチさノシ
る。１マシンサイクル「１てはラッチレジスタ出力１２
９は、１であり、クロックサプレス信号を０とすると、
Ｉマシンサイクル［−１のタロツク許可信号け１となり
、１マシンサイクルでクロック１２８にクロックが入り
、Ｍ’ｒＲ２０にデータがラッチされる。２マシンサイ
クルロでクロックのサプレス信号１３０が１になると、
ラッチレジスタ出力１２９も１であるから、クロック許
可倍旧は０となり、２マシンサイクル目では、クロック
信号は人１）す、ラッチレジスタ１２２にも０がラッチ
される。２マシン」ナイクル目で、＋２２を除くラッチ
レジスタへのクロックがサプレスされた結果、クロッグ
ザブレス信号は三マシンザイクル口でも１どな−）でい
る。こ才しとラッチレジスタ出力１２９か０であること
より、クロック許可イ、−１号１４０は】となり、三マ
シンサイクル目にクロックが入る。即ち、タロツクサプ
レス信号により、−ステップがど４マシンサイクルで実
行されることになる。次の四マシンサイクルロで、タロ
ツクサブ１ノ入信号を０どすると、クロックが入る。
以上のクロック制御信号にＪ、す、第２図の動作は以上
のＪ：うになる。グロックザブレス信号１３０が０のと
きは、マイクロブ［ｌグラノ、１０は、ＭＩＲ２０に読
み出さ、！’ｔ、 ｈ４’７１２の内容に従って、演覚
ユニツ！−２が制御される。Ｍ Ｉ Ｒ，２０の出力の
一部は、ＭＴＡＲ３０の出力とともにセレクタ４０への
入力どなり、Ｍ Ｔ Ｒ，２０で指定された条件分１１
「ｋするか否かの指定に従い、どちらかが選択される。
のＪ：うになる。グロックザブレス信号１３０が０のと
きは、マイクロブ［ｌグラノ、１０は、ＭＩＲ２０に読
み出さ、！’ｔ、 ｈ４’７１２の内容に従って、演覚
ユニツ！−２が制御される。Ｍ Ｉ Ｒ，２０の出力の
一部は、ＭＴＡＲ３０の出力とともにセレクタ４０への
入力どなり、Ｍ Ｔ Ｒ，２０で指定された条件分１１
「ｋするか否かの指定に従い、どちらかが選択される。
セレクタ４０の出力は、加′ｆ１器５０で１を加えられ
、ＭＴＡＲ３（ｌにセットされる。演算ユニツ１−では
、ＭＴＲ２０の指定に従い、乗算器７０、加算器６０及
びメモリ８０．９０等を制御し、演算を実行する。ここ
で加算器筒１．ステージ６０−２からクロックザブレス
信号が１３０に送出されると、−ステップの命令がニー
マシンサイクルかけて実行されることになる。
、ＭＴＡＲ３（ｌにセットされる。演算ユニツ１−では
、ＭＴＲ２０の指定に従い、乗算器７０、加算器６０及
びメモリ８０．９０等を制御し、演算を実行する。ここ
で加算器筒１．ステージ６０−２からクロックザブレス
信号が１３０に送出されると、−ステップの命令がニー
マシンサイクルかけて実行されることになる。
このようにニマシンザイクルかけて実行する必要がある
命令は１例えば、フローティングデータを整数に変換す
る等極めて限られており、また、この命令自体も特殊で
あり、使用頻度は高くない。
命令は１例えば、フローティングデータを整数に変換す
る等極めて限られており、また、この命令自体も特殊で
あり、使用頻度は高くない。
関数演算命令でこれら変換命令を使用する場合があるが
、そのどき、３０ステツプ中１ステツプで、イク、能低
丁は、わずか３％である。通常の乗算、加算は、−ステ
ップ−マシンサイクルで実行できるため、最大性能の低
下はイＩ：じかい。
、そのどき、３０ステツプ中１ステツプで、イク、能低
丁は、わずか３％である。通常の乗算、加算は、−ステ
ップ−マシンサイクルで実行できるため、最大性能の低
下はイＩ：じかい。
本発明によれば、最（性ｆｉヒの低士なく目標マシンサ
イクルを実現できる。
イクルを実現できる。
図面の簡ｎ１なβ）１明
第１図は、パイプライン演ｔ１器の構成図、第２回は本
発明の一実施（）１１ （ハブロツ／７回、第３図はフ
クロツク制御［−・１路図、第＝１ ｔｉ４＋は、第３
図のタイムチャー１−である、。
発明の一実施（）１１ （ハブロツ／７回、第３図はフ
クロツク制御［−・１路図、第＝１ ｔｉ４＋は、第３
図のタイムチャー１−である、。
Claims (1)
- 【特許請求の範囲】 １、演算ユニツＩ・、メモリ及びそれらを制御するユニ
ットから構成されるベクトルプロセッサにおいて、 クロック制御回路を設け、特定のユニットから、前記ク
ロック制御回路にクロックをサプレスするが否かを示す
信号を入力し、その入力に従い、入力がサプレスを指示
するときは、前記クロック制御回路はそのマシンサイク
ルのクロック印加を許可しない信号を出力し、次のマシ
ンサイクルで許可する信号を出力する手段を設けたこと
を特徴とするベグ１−ルプロセツサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213921A JPS60107175A (ja) | 1983-11-16 | 1983-11-16 | ベクトルプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213921A JPS60107175A (ja) | 1983-11-16 | 1983-11-16 | ベクトルプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107175A true JPS60107175A (ja) | 1985-06-12 |
Family
ID=16647243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213921A Pending JPS60107175A (ja) | 1983-11-16 | 1983-11-16 | ベクトルプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04181409A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | パイプライン処理装置 |
-
1983
- 1983-11-16 JP JP58213921A patent/JPS60107175A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04181409A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | パイプライン処理装置 |
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