JPS62203251A - 共有キヤツシユメモリの入れ換え制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 従来の技術 本発明は、情報処理システムで使用される共有キャッシ
ュメモリの入れ換え制御方式に関するものである。

最近の大型情報処理システムでは、各情報処理装置内に
専用のキャッシュメモリを設置すると共に、複数の処理
装置によって共有される共有キャッシュメモリ　（シス
テム・キャッシュメモリ）を設置するという２階層のキ
ャッシュ方式が採用されている。

そのような共有キャッシュメモリの入れ換え制御は、従
来の専用キャッシュメモリと同様にして行われている。

すなわち、アクセスのミスヒ・ノドに伴い主記憶装置か
ら新たなカラムを追加する場合においてこの新たなカラ
ムを収容するための空き領域が共有キャッシュメモリ内
に存在しないときには、前回のアクセスからの経過時間
が最も長い（ＬＲｔＪ）カラムや、アクセス頻度が最も
低いカラムなどが新たな追い出し対象として選択され発
明が解決しようとする問題点 上記従来の入れ換え制御方式では、特定のプロセッサが
共有キャッシュメモリの容量よりも大きな配列データな
どを高顧度でアクセスすると、共有キャッシュメモリの
内容は殆どこの配列データとなってしまい、この結果、
アクセス頻度の低い他の処理装置からのアクセスは局所
性が高い場合でも殆どがミスヒツトとなり、この処理装
置においてはアクセス速度が低下してしまうという問題
がある。

上述のような特定プロセッサによる共有キャッシュメモ
リの独占的使用を防ぐために、共有キャッシュメモリの
領域を各プロセッサごとの専用領域に分割したり、専用
領域と共有領域を併存させたりすることも考えられるが
、各プロセッサのアクセス頻度の変動に伴い無駄な空き
領域が生ずるという分割損の問題が新たに生じる。

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明の入れ換え制御
方式は、各プロセッサが自プロセ・ノサの識別コードを
付してこの共有キヤ・ノシュメモリをアクセスし、この
共有キヤ・ノシュメモリが各プロセッサからのアクセス
に伴い主記憶装置から新たなカラムを追加するたびにそ
のカラムの識別コードとアクセス元のプロセ・ノサの識
別コードとの対を管理情報として保存すると共に、カラ
ムの入れ換えに際し、上記管理情報に基づき入れ換え対
象の両力ラムに対するアクセス元のプロセ・ノサが可能
な範囲で一致するように追い出し対象のカラムを選択す
ることにより、特定プロセ・ノサによる共有キャッシュ
メモリの独占的使用と分割損の双方を有効に回避するよ
うに構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第２図は、本発明の一実施例の入れ換え制御方式を適用
する情報処理システムのうち、この実施例の説明に必要
な部分の構成を示すプロ・ツク図である。

この情報処理システムは、２台のプロセッサ２１．２２
と、主記憶装置２３と、プロセッサと主記憶装置の間設
置されたセットアソシアティブ方式の共有キャッシュメ
モリ１０とを備えている。

共有キャッシュメモリ１０は、リクエストレジスタ１１
、アドレスアレイ１２、■、ＲＵメモリ１３、入れ換え
制御部１４、データメモリ１５、書込みデータレジスタ
１６及び続出データレジスタ１７を備えている。

データメモリ１５には、主記憶装置２３内のデータの一
部がカラム単位で保持され、このカラム番号がアドレス
アレイ１２に登録されている。このアドレスアレイ１２
には、第３図に示すようにデータメモリ１５に保持され
ているカラムのカラム番号に加えて、このカラムが無効
であるを示す無効（Ｖ）ビットと、このカラムが追加さ
れるもとになったアクセス元のプロセッサの番号も登録
されている。

プロセッサ２１や２２によるこの共有キャッジュメモリ
１０へのアクセスは、アクセスアドレスと書込みの場合
の書込みデータに加えて、自プロセッサ番号を付加して
、リクエストレジスタ１１に対して行われる。アクセス
アドレスの上位部分はカラム番号としてアドレスアレイ
１２に供給され、ここに登録されているカラム番号の一
つと一致するかどうかがここで判定される。一致（ヒツ
ト）の場合には、アドレスアレイ１２から入れ換え制御
部１４にその旨が通知され、これを受けた入れ換え制御
部１４は、データメモリ１５にイネーブル信号を供給し
動作可能とする。このデータメモリ１５には、リクエス
トレジスタから、下位部分も含めた全アクセスアドレス
が供給される。

この結果、データの書込みの場合には書込みデータレジ
スタ１６経由でデータメモリ１５への書込みが行われ、
データの読出しの場合には、データメモリ１５から読出
されたデータが読出しデータ選択回路１７経由でプロセ
ッサ２１や２２に転送される。

アドレスアレイ１２は、リクエストレジスタ１１から受
けたカラム番号が登録中のカラム番号のいずれとも一致
しない（ミスヒツトの）場合には、入れ換え制御部１４
にその旨を通知する。このミスヒツトの通知を受けた入
れ換え制御部１４は、第１図のフローチャートに示すよ
うな入れ換え制御処理を開始する。

入れ換え制御部１４は、まず、最初のステップ１におい
て、アドレスアレイ１２の登録データ中のＶビットを読
出して無効が表示されているカラムの存否を検査する。

入れ換え制御部１４は、無効のカラムを検出すると、こ
れをデータメモリ１５からの追い出し対象に決定し、入
れ換え実行ステップ７に進む。

入れ換え制御部１４は、ステップ１で無効のカラムが存
在しないことを検出すると、ステップ３に進み、前回の
アクセスからの経過時間（以下では「使用経過時間」と
称する）が最も長いカラムについてアクセスに係わるプ
ロセッサ番号を照合する。すなわち、入れ換え制御部１
４は、Ｌ　ＲＵメモリ１３から使用経過時間の最も長い
カラムの番号を読出して対応のプロセッサの番号をアド
レスアレイ１２から読出し、これをリクエストレジスタ
１１から供給されているアクセス元プロセッサの番号と
照合する。

入れ換え制御部１４は、上記照合結果が一致した場合に
は、ステップ４に進み、上記Ｌ　ＲＵメモＩＪ１３から
検出した、使用経過時間の最も長いカラムを追い出し対
象として選択し、入れ換え実行ステップ７に進む。

一方、ステップ３における照合結果が不一致の場合には
、入れ換え制御部１４はステップ５に進み、使用経過時
間が２番目に長いカラムについてアクセスに係わるプロ
セッサ番号を照合する。すなわち、入れ換え制御部１４
は、Ｌ　ＲＵメモリ１３から使用経過時間の２番目に長
いカラムの番号を読出して対応のプロセッサの番号をア
ドレスアレイ１２から読出し、これをリクエストレジス
タ１１から供給されているアクセス元プロセッサの番号
と照合する。

入れ換え制御部１４は、上記照合結果が一致しく８） た場合には、ステップ６に進み、上記Ｌ　ＲＵメモＩＪ
１３から検出した使用経過時間の２番目に長いカラムを
追い出し対象として選択し、入れ換え実行ステップ７に
進む。

入れ換え制御部１４は、ステップ５における照合結果が
一致しない場合には、ステップ４に進み、Ｌ　ＲＵメモ
リＩ３から検出した使用経過時間の最も長いカラムを追
い出し対象として選択し、入れ換え実行ステップ７に進
む。

入れ換え制御部１４は、ステップ７において、上記各ス
テップ２．４又は６で選択した追い出し対象のカラムを
データメモリ１５から追い出し、この結果空きとなった
データメモリ１５の領域内にミスヒントに係わるデータ
を含む新たなカラムを主記憶装置２３から書込みデータ
レジスタ１６経由で転送させる。この際、読出し対象の
データは、書込みデータレジスタ１６から読出しデータ
選択レジスタ１７を経てプロセッサ２１や２２に転送さ
れる。入れ換え制御部１４は最後のステップ８において
、データメモリ１５内のカラムの入れ換えに対応するよ
うにアドレスアレイ１２の内容を更新し、入れ換え制御
処理を終了する。

以上、説明の便宜上、使用経過時間が２番目に長いカラ
ムまでを追い出し候補とする構成を例示した。一般的に
は、３番目、４番目、５番目・・・・のカラムまでを追
い出し候補とすることにより、入れ換えカラムのアクセ
ス元プロセッサが一致する確率を必要なまで高めること
ができる。この結果、特定のプロセッサにより共有キャ
ッシュメモリの独占的使用のおそれを必要なまで低下さ
せることができる。

また、アクセス元プロセッサの可能な範囲での一致と使
用経過時間の長さを基準として追い出し対象のカラムを
選択する修正Ｌ　ＲＵ方式による構成を例示したが、プ
ロセッサの一致とアクセス頻度の大小など他の適宜な尺
度に基づき追い出し対象を選択する場合にも本発明の入
れ換え制御方式が通用できる。

発明の効果 以上詳細に説明したように、本発明の入れ換え制御方式
は、各カラムとそのアクセス元プロセッサの対応を示す
管理情報を保存しておき、カラムの入れ換えに際し、上
記管理情報に基づき、入れ換え対象の両力ラムのアクセ
ス元のプロセッサが可能な範囲で一致するように追い出
し対象のカラムを選択する構成であるから、特定プロセ
ッサによる共有キャッシュメモリの独占的使用を有効に
回避することができる。

また、共有キャッシュメモリの領域を各プロセッサの専
用領域に分割したり、専用領域と共有領域を併存させた
りする構成とは異なり、各プロセッサのアクセス頻度の
変動に伴う無駄な空き領域の発生を有効に回避すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる共有キャッシュメモ
リの入れ換え制御方式の主要部分の制御手順を示すフロ
ーチャート、第２図は上記実施例を適用する情報処理シ
ステムの構成の一例を示すブロック図、第３図は第２図
の共有キャッシュメモリ１０内のアドレスアレイ１２に
登録されるアクセス元のプロセッサ番号を含む管理情報
の構成を例示するフォーマット図である。 １０・・共有キャッシュメモリ、１１・・リクエストレ
ジスタ、１２・・アドレスアレイ、１３・・Ｌ　ＲＵメ
モリ、１４・・入れ換え制御部、１５・・データメモリ
、２１．２２・・プロセッサ、２３・・主記憶装置。 特許出側人　日本電気株式会社 代　理　人　弁理士　櫻井俊彦

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサで共有される共有キャッシュメモリの
   入れ換え制御方式において、 各プロセッサは、自プロセッサの識別コードを付してこ
   の共有キャッシュメモリをアクセスし、この共有キャッ
   シュメモリは、各プロセッサからのアクセスに伴い主記
   憶装置から新たなカラムを追加するたびにそのカラムの
   識別コードとアクセス元のプロセッサの識別コードとの
   対を管理情報として保存すると共に、カラムの入れ換え
   に際し、前記管理情報に基づき、入れ換え対象の両カラ
   ムに対するアクセス元のプロセッサを可能な範囲で一致
   させるように追い出し対象のカラムを選択することを特
   徴とする共有キャッシュメモリの入れ換え制御方式。