CN101632176A - 耗尽模式mosfet电路和应用 - Google Patents

耗尽模式mosfet电路和应用 Download PDF

Info

Publication number
CN101632176A
CN101632176A CN200880005697A CN200880005697A CN101632176A CN 101632176 A CN101632176 A CN 101632176A CN 200880005697 A CN200880005697 A CN 200880005697A CN 200880005697 A CN200880005697 A CN 200880005697A CN 101632176 A CN101632176 A CN 101632176A
Authority
CN
China
Prior art keywords
terminal
coupled
type
mosfet transistor
exhausts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200880005697A
Other languages
English (en)
Inventor
温特·T·林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Keystone Semiconductor Inc
Original Assignee
Keystone Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Keystone Semiconductor Inc filed Critical Keystone Semiconductor Inc
Publication of CN101632176A publication Critical patent/CN101632176A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明提供使用在耗尽模式下操作的MOSFET的正逻辑电路、系统和方法，其包含静电放电保护电路(ESD)、非反相锁存器和缓冲器，以及一到三晶体管静态随机存取存储器单元。这些新颖的电路增补了增强模式MOSFET技术，且还意在改进互补金属氧化物半导体(CMOS)集成电路(IC)产品的可靠性。

Description

耗尽模式MOSFET电路和应用
相关申请案的交叉参考
本申请案与以下临时专利申请案有关并主张以下临时专利申请案的优先权：W·林(W.Lin)在2007年1月24日申请的标题为“用于集成电路的静电放电保护和预防(Electrostatic Discharge Protection and Prevention for Integrated Circuits)”的第US60/886,363号美国临时专利申请案；W·林在2007年2月13日申请的标题为“使用耗尽型MOSFET晶体管的逻辑电路(Logic Circuits using Depletion Type MOSFETTransistors)”的第US 60/889,614号美国临时专利申请案；W·林在2007年2月22日申请的标题为“使用耗尽型MOSFET晶体管的逻辑电路(Logic Circuits using DepletionType MOSFET Transistors)”的第US 60/891,053号美国临时专利申请案；W·林在2007年3月12日申请的标题为“使用耗尽型MOSFET晶体管的逻辑电路(Logic Circuitsusing Depletion Type MOSFET Transistors)”的第US 60.894,337号美国临时专利申请案；以及W·林在2007年10月17日申请的标题为“耗尽MOSFET及其应用(DepletionMOSFET and its applications)”的第US 60/980,506号美国临时专利申请案，所有所述美国临时专利申请案的内容特此以全文引用的方式并入本文中。
技术领域
本发明涉及金属氧化物半导体场效应晶体管(MOSFET)领域，且更明确地说，涉及用于电子电路的耗尽模式MOSFET的模拟和使用，所述电子电路包含静电放电保护电路、布尔(Boolean)逻辑电路、缓冲电路和存储器电路。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)技术是众所周知的，在20世纪50年代就已被发明。自从1970年以来，所述技术已成为半导体产业中用于生产集成电路(IC)的标准技术，因为所述技术容易使用、电流消耗低且生产成本低。
在其最简单的实施方案中，MOSFET是三端子开关(通常制造于硅衬底上)，其在漏极到源极传导沟道上方具有绝缘的控制栅极端子。通常通过将电压施加到栅极端子来控制在传导沟道中流动的电流。作为简单的开关，MOSFET非常适合于逻辑操作。MOSFET对于低功率应用来说也是很好的选择，因为它们在操作中消耗非常少的电流，主要是因为控制栅极与传导沟道绝缘。
可将MOSFET制造为以两种根本不同的方式操作，通常称为增强模式和耗尽模式操作。在增强模式操作中，MOSFET处于“断开”状态，除非将电压施加到栅极端子以使晶体管切换到“接通”状态。相反，在耗尽模式操作中，MOSFET处于“接通”状态，且要求将电压施加到栅极端子以使晶体管切换到“断开”状态。
在增强模式下操作的MOSFET通常被称为增强型MOSFET，且可为N沟道或P沟道。类似地，在耗尽模式下操作的MOSFET通常被称为耗尽型MOSFET，且可为N沟道或P沟道。
由于其相反的默认值或初始状态，增强型MOSFET的逻辑操作与耗尽型MOSFET的逻辑操作相反。然而，除极性差异之外，两种类型的MOSFET在执行所有逻辑操作方面理论上是相同的。
图1中展示MOSFET的转移特性，其中对照从漏极流到源极的电流(Ids)而描绘栅极端子与源极端子之间的电压(Vgs)。
增强型MOSFET使用起来较简单，因为漏极与源极之间的沟道仅在栅极到源极结被通电之后才变为导电性，如曲线142和144中所示。N型增强MOSFET最初是断开的，其中当Vgs为零时无电流Ids流动，且随着VGS被迫使为正性更大而变得导电性更大，从而允许较大的电流Ids从漏极流到源极，如曲线142中所见。类似地，P型增强MOSFET最初是断开的，其中当Vgs为零时无电流流动，且随着VGS变得负性更大而变得导电性更大，从而允许较大的电流从漏极流到源极，如曲线144中所见。
相反，耗尽型MOSFET可被视为具有两种操作模式，如曲线114和116中所示。举例来说，N型耗尽MOSFET 114具有耗尽模式，其中栅极处的偏压Vgs为零或负。在此模式下，当所述电压为零时，N型耗尽MOSFET为“接通”的，从而允许电流从漏极流到源极。随着栅极处的偏压Vgs被迫使为负性更大，所述电流减小且最终停止，使得MOSFET为“断开”的。
当栅极处的偏压Vgs从零变为正性更大时，N型耗尽MOSFET的另一操作模式为增强模式。在零电压下，电流流动，所述电流可被视为大泄漏电流。随着栅极处的偏压Vgs增加，漏极到源极电流增加或被增强，正如在N型增强MOSFET中那样。
曲线114和116中所示的耗尽型MOSFET操作还可被视为增强型MOSFET的经移位型式。举例来说，N型耗尽MOSFET曲线114类似于曲线142的N型增强MOSFET，其中栅极处的偏压Vgs发生移位。在对晶体管的电位作适当改变的情况下，此简单视图允许使用同一模型来模拟增强型MOSFET和耗尽型MOSFET两者。
这种将耗尽型MOSFET处理为栅极偏压经移位的增强型MOSFET的简单方式具有缺点。简单处理混淆了所述两种类型的MOSFET可用于实施相反逻辑的事实，即增强MOSFET默认是“断开”的且可由适当的输入来“接通”，而耗尽MOSFET可作为可由适当输入来断开的默认“接通”开关而操作。
遗憾的是，这种对耗尽MOSFET的简单处理看起来似乎已成为侧重于集成电路的模拟程序(SPICE)的组成部分。SPICE是重要的软件工具，最初由伯克利大学(Universityof Berkeley)的内格尔(Nagel)和彼德逊(Pederson)开发，且在1972年向公众领域发布。从那以后，SPICE已变得广泛地在半导体产业中用于设计集成电路。
在SPICE中模仿耗尽模式MOSFET逻辑电路的试图显然会导致看起来似乎是引脚指配错误或程序错误的问题。此程序错误进一步被SPICE显然擅长于模拟耗尽型MOSFET的增强模式行为的事实所混淆。
用于耗尽型MOSFET的简单模型的净效应看起来似乎已经是以增强模式逻辑为代价而忽略IC设计中的耗尽模式逻辑电路。这是重大疏忽，因为增强模式MOSFET逻辑只能用于“负逻辑”电路，例如布尔“与非”或“或非”门，而不能用于“正逻辑”电路，例如“与”或“或”门。
需要一种方法来处理SPICE引脚指配程序错误，使得所述软件可用于准确地预测耗尽型MOSFET的耗尽模式或“正逻辑”行为。此方法将允许对许多重要且新颖的耗尽模式电路的模拟，从而证实它们是新颖的可工作的IC设计。
发明内容
简要地来描述，本发明使用耗尽模式MOSFET电路来提供集成电路(IC)设计，通过处理MOSFET的耗尽模式操作的软件模拟的引脚指配方法来使耗尽模式MOSFET电路成为可能。
在优选实施例中，所述IC设计包含静态随机存取存储器装置，其包含包括至少一个耗尽MOSFET晶体管的存储器缓冲单元。
在另一实施例中，包含增强MOSFET晶体管的双晶体管静态随机存取存储器单元形成双晶体管静态随机存取存储器单元。
在又一实施例中，所述IC设计为单晶体管单电阻器非反相缓冲器，其中N型增强MOSFET晶体管的另外添加可用于形成双晶体管单电阻器静态随机存取存储器。
在另一实施例中，所述IC设计是包含两个相反类型的耗尽型MOSFET的双晶体管非反相缓冲器。N型增强MOSFET晶体管的添加形成了三晶体管静态随机存取存储器单元。
在替代实施例中，IC设计是包括至少两个耗尽MOSFET晶体管的四晶体管布尔逻辑电路，其可为“与”布尔逻辑电路、“或”布尔逻辑电路或混合式“与”布尔逻辑电路。
在另一替代实施例中，IC设计为静电放电保护电路，其包含N型耗尽MOSFET晶体管和P型耗尽MOSFET晶体管。
参考附图将更全面地理解本发明的这些和其它特征。
附图说明
图1是MOSFET的转移特性。
图2是反相器(现有技术)的示意图。
图3是使用耗尽MOSFET的非反相缓冲器的示意图。
图4是如图3中所示的非反相缓冲器的物理模型。
图5是使用二极管的基本ESD保护(现有技术)的示意图。
图6是作为第一优选实施例的使用耗尽MOSFET的ESD保护的示意图。
图7是使用耗尽MOSFET的非反相缓冲器的示意图。
图8是使用耗尽MOSFET的锁存器的示意图。
图9是作为第二优选实施例的3T-SRAM单元的示意图。
图10是使用耗尽型MOSFET的“与”逻辑门的示意图。
图11是使用耗尽型MOSFET的“或”逻辑门的示意图。
图12是基本主-从触发器的示意图。
图13是T门(现有技术)的示意图。
图14是具有复位输入的主-从触发器的示意图。
图15是具有设置输入的主-从触发器的示意图。
图16是使用P型耗尽MOSFET和电阻器的非反相缓冲器的示意图。
图17是使用N型耗尽MOSFET和电阻器的非反相缓冲器的示意图。
图18是使用P型耗尽MOSFET和电阻器的锁存器的示意图。
图19是使用N型耗尽MOSFET和电阻器的锁存器的示意图。
图20是作为替代实施例的使用N型耗尽MOSFET的2T1R-SRAM单元的示意图。
图21是作为替代实施例的使用P型耗尽MOSFET的2T1R-SRAM单元的示意图。
图22是使用P型耗尽MOSFET的反向偏压二极管的示意图。
图23是使用N型耗尽MOSFET的反向偏压二极管的示意图。
图24是使用单个P型耗尽MOSFET的非反相缓冲器的示意图。
图25是使用单个N型耗尽MOSFET的非反相缓冲器的示意图。
图26是使用单个P型耗尽MOSFET的锁存器的示意图。
图27是使用单个N型耗尽MOSFET的锁存器的示意图。
图28是作为替代实施例的使用单个N型耗尽MOSFET的2T-SRAM单元的示意图。
图29是作为替代实施例的使用单个P型耗尽MOSFET的2T-SRAM单元的示意图。
图30是使用增强MOSFET和耗尽MOSFET两者的混合式“与”逻辑门(/A)B的示意图。
图31是使用增强MOSFET和耗尽MOSFET两者的混合式“或”逻辑门(/A)+B的示意图。
图32是用以检验SPICE模型的测试电路#1的示意图。
图33是用以证明2T-SRAM的未经锁存状态的测试电路#2的示意图。
具体实施方式
用于MOSFET的计算机模拟技术存在关于源极引脚和漏极引脚的定义的基本困难；由于MOSFET的对称结构，这两种引脚实际上是可互换的，且对源极和漏极的名称的定义仅仅是命名且无关紧要。然而，在计算机模拟程序中，在计算开始之前，必须精确地定义这两种引脚。传统上，存在两种用以通过使用DC电压或多数载流子来定义MOSFET的引脚的方法。对于电压方法，通常将具有较低DC电压的引脚视为源极，且将具有较高DC电压的引脚视为漏极。用以识别源极和漏极的另一传统方法是使用将供应多数载流子的那个引脚视为源极的多数载流子概念。遗憾的是，这两种方法都是不完善的。
考虑如图2中所示的由N型增强MOSFET 142和P型增强MOSFET 144制成的传统反相器111。如果使用电压的概念来识别源极和漏极，那么P型MOSFET 144的源极连接到N型MOSFET 142的漏极，且也是反相器111的输出引脚108。这在栅极处的输入处于逻辑低时产生问题，因为无法保证输出引脚将处于逻辑高。为了解决此问题，上文所提及的使用DC电压来进行引脚指配的方法只能应用于N型装置，且对于P型装置，引脚指配必须被反转。对于P型装置，具有较高DC电压的引脚必须为源极，且具有较低DC电压的引脚必须为漏极。
经过此轻微修改，这些电压准则被用于增强型MOSFET。这是SPICE程序如何在执行模拟之前识别MOSFET的引脚。因为在SPICE中，耗尽MOSFET被视为增强MOSFET的衍生物，所以将相同的电压准则用于增强型MOSFET和耗尽型MOSFET两者。
如果(代替地)使用多数载流子概念来识别源极和漏极，那么图2的反相器实例中的P型MOSFET的源极将连接到Vdd电源引脚，且N型MOSFET的源极连接到接地。两个晶体管的漏极连接在一起作为输出引脚。使用多数载流子来识别源极和漏极引脚的方法较为准确，且可成功地解释增强MOSFET的操作。遗憾的是，使用多数载流子方法阻碍了模拟耗尽模式MOSFET操作。此限制是软件阻碍N型耗尽MOSFET连接到正电源电压端子Vdd或阻碍P型耗尽MOSFET连接到接地端子的结果，尽管在耗尽型MOSFET的实际操作中进行这些连接。
不将N型耗尽MOSFET 114连接到Vdd引脚110且不将P型耗尽MOSFET 116连接到接地引脚112没有实际的理由。在耗尽模式下操作的耗尽型MOSFET仅仅是正常为“接通”直到栅极与源极之间的结被通电为止的开关。耗尽型MOSFET确实并不关心漏极和源极引脚连接到什么电压。对在耗尽模式下操作的耗尽型MOSFET来说要紧的唯一情况是栅极与源极之间的结上是否存在用以使晶体管通电且用以夹断漏极与源极之间的沟道的电压。为了夹断源极与漏极之间的沟道，N型耗尽MOSFET 114的栅极相对于源极而需要负电压，以在漏极与源极之间的沟道中感应正电荷。当N型耗尽MOSFET 114连接到Vdd 110(其为系统的最高可能电压)时，Vdd引脚110将与栅极处的电压产生最高负电位差，以夹断漏极与源极之间的沟道。连接到Vdd 110的引脚应(出于模拟的目的)被视为N型耗尽MOSFET 114的源极引脚，因为这是夹断首先发生的地方。
类似地，对于连接到接地112的P型耗尽模式MOSFET 116，在栅极处相对于源极而需要正电压，以在漏极与源极之间的沟道中感应负电荷，以夹断所述沟道。由于接地112是系统的最低可能电压，所以其将针对栅极处的电压而产生最高电位差，以夹断P型耗尽MOSFET 116的沟道。因此，接地引脚112应变为P型耗尽MOSFET 116的源极，因为这是夹断首先发生的地方。
耗尽MOSFET的产生最多夹断的那个引脚因此应被视为用于耗尽MOSFET的模拟的源极引脚，因为夹断确定耗尽MOSFET的输出状态。同样，对于增强MOSFET，由于漏极到源极沟道中感应的多数载流子确定增强MOSFET的输出状态，因此产生最多感应多数载流子的那个引脚应为增强MOSFET的源极。
总之，MOSFET的源极引脚应仅仅为产生大部分多数载流子或夹断的引脚。源极引脚的此定义对于所有操作条件下的所有类型的MOSFET均产生准确且正确的结果，且应为计算机模拟识别源极和漏极引脚的唯一准则。
遗憾的是，当前SPICE程序缺乏正逻辑的概念，且针对增强型MOSFET和耗尽型MOSFET两者使用同一电压方法来指配源极和漏极引脚，且因此针对在耗尽模式下操作的耗尽型MOSFET的引脚指配是不正确的。引脚指配问题可由以下实例来示范说明。
以下实例使用如图3中所示的飞利浦(Philips)型号11020MOSFET来展示SPICE程序如何未能夹断简单的缓冲器电路。此飞利浦型号使用电位来描述MOSFET，使得增强装置与耗尽装置之间的唯一差别是栅极处的电位。
对于如图1中所示的P型耗尽MOSFET 116来说，耗尽装置的耗尽模式操作的边界对于VGS为在0到Vdd内。
由于SPICE程序总是将源极引脚指配给P型晶体管的较高DC电压节点，因此接地引脚112为到达SPICE程序的漏极引脚，且源极引脚也是输出引脚108。当栅极输入106的电压处于接地电位时；由于源极108处的电压将总是高于接地电位，因此VGS总是为负，使得大于IDSS 103的电流将在漏极到源极沟道中流动。然而，当栅极输入106处的电压处于Vdd 110时；由于源极108处的电压将永不高于栅极输入106处的电压，因此VGS将变为正，且流经漏极与源极沟道的电流变为小于IDSS 103。尽管如此，SPICE程序将决不会允许P型耗尽MOSFET 116在栅极输入106处的电压介于接地112与Vdd110之间时变为夹断，因为栅极输入106处的电压必须比源极处的电压高得多，以便产生夹断；但VGS变得越高，流经漏极到源极沟道的电流将越少，使得源极108处的电压变得越高以降低VGS。因此，SPICE程序不可能完全夹断漏极到源极沟道，因为一旦所述沟道被夹断，源极108处的电压将变为Vdd 110，且电流IDSS 103将再次流经所述沟道。因此，VGS将决不会变得大到足以完全夹断漏极与源极之间的沟道。使用SPICE程序来产生夹断的唯一方式是使栅极输入106处的电压升高到比Vdd 110高得多，因为源极输出108处的电压将决不会高于Vdd。
然而，针对如图3中所示的电路而考虑图4中所示的物理结构。当栅极输入106处的电压为Vdd时，在栅极106与接地引脚112之间的结上出现正电位。栅极输入106处的此正电位可在P沟道中靠近接地引脚112处感应大量的负电荷，且因此产生夹断，而不管所述引脚的名称是什么。由于在此实例中，输出引脚108处的电压将总是高于接地引脚112处的电压，因此栅极输入106与接地引脚112之间的电位差将总是高于栅极输入106与输出引脚108之间的电位差。因此，夹断应总是首先在栅极输入106与接地引脚112之间的结处发生。遗憾的是，这不是SPICE程序所预测的；SPICE程序预测夹断将代替地首先发生在栅极输入106与输出引脚108之间；因此，用P型耗尽MOSFET 116来模拟SPICE程序中的夹断的唯一方式是使栅极输入106处的电压升高到比Vdd 110高得多。图4中的图式说明SPICE程序对耗尽型MOSFET的错误的引脚指配。
然而，如果根据夹断产生来指配源极引脚，那么接地引脚112应出于P耗尽型MOSFET 116的SPICE模拟的目的而被称为源极引脚。因此，当栅极输入106处的电压处于接地电位时，栅极到源极结将不通电且VGS＝0，且漏极到源极沟道将传导，使得漏极108处的输出电压为接地电压；但当栅极输入106处的电压处于Vdd 110时，栅极到源极结将通电且VGS变为正，使得漏极到源极沟道变为被夹断，且漏极108处的输出电压为Vdd 110。如图3中所示的电路变为非反相器缓冲器。
在优选实施例中，图3的非反相缓冲器包含耗尽MOSFET晶体管，其为P型晶体管。此耗尽MOSFET晶体管优选地具有耦合到输入端子的栅极端子、耦合到正电压供应端子的衬底端子以及耦合到接地端子的源极端子。电路包含电阻器，其具有耦合到P型耗尽MOSFET晶体管的漏极端子的第一端子以及耦合到所述正电压供应端子的第二端子，进而形成单晶体管单电阻器非反相缓冲器。
在引脚指配的问题被解决之前，SPICE程序将决不会允许工程师在正常电压范围内使用在耗尽模式下操作的耗尽型MOSFET来产生夹断，尽管对于耗尽型MOSFET来说，实际上可容易地产生夹断。一旦引脚指配的问题被识别并解决，我们就可开发出许多新的电路，其基于耗尽型MOSFET而产生正逻辑输出，且MOSFET技术的发展最终为完整的。除正逻辑之外，耗尽MOSFET也可为MOSFET产生完善的保护电路，使其免受静电放电的损害。
现在将参考附图详细地描述本发明的优选实施例，在附图中，只要有可能，就用相同标号来表示相同元件。
尽管附图中做出每种合理的尝试来以相对比例表示实施例的各种元素，但由于二维纸张的限制，并不总是有可能这样做。因此，为了适当地表示所描绘的实施例中各个特征彼此之间的关系，且为了以合理简化的方式来适当地说明本发明，有时有必要在附图中偏离绝对标度。然而，所属领域的技术人员将完全理解并承认，任何此类标度偏离均不限制所揭示实施例的实现。
静电放电(ESD)保护
静电放电(ESD)是影响IC的可靠性的非常有害的现象，尤其是对于固有地具有高输入阻抗的CMOS IC产品来说。在IC产品的测试、处理、运输和包装期间，当与IC具有高电位差的不希望有的带静电荷的微粒产生大电压尖峰以产生足够的热量来对IC造成永久损害时，ESD事件可能发生。由于大多数ESD事件发生在IC内部，且在损害已经发生之前是注意不到的，因此这是非常难以解决的问题。ESD事件通常使CMOS IC的输入晶体管的栅极下方的绝缘体破裂，因为ESD事件的大电压尖峰通常出现在输入晶体管的栅极处。由于CMOS晶体管的栅极下方的绝缘体较小且较薄，且具有非常小的电容，因此可以较小量的静电荷产生较高的电压尖峰。由于绝缘体通常是并不快速散热的不良热导体，因此CMOS IC的栅极结构是脆弱且容易损坏的。随着CMOS IC的物理尺寸按比例减小以改进IC的速度以及功能性，此问题变得越来越严重。保护CMOS IC装置使其免受由于ESD事件而导致的损害对IC设计工程师来说是最具挑战性的任务之一。
潜在地，对于保护CMOS IC使其免受ESD损害来说最有用的解决方案是不允许外部的带静电荷的微粒在CMOS IC的输入晶体管的栅极与所述输入晶体管的其余部分之间产生电位差，进而避免损害输入晶体管的栅极下方的绝缘体的解决方案。代替地，应将任何ESD能量引导到较稳固的接地和/或衬底和/或电源线。
为了解决不同地方的操作者之间的电位差所产生的电压尖峰的问题，常用的解决方案是在CMOS IC的每个输入引线处安装电压箝位电路(如图5中所示)，以限制ESD电压尖峰的幅值。由于操作者手指上带静电荷的油和润滑脂微粒带负电，因此当CMOSIC被触摸时，带负电的微粒将在所述IC的栅极上产生负电位。假定工厂中第一操作者上的带电微粒的电位为-V1，且在万里之外的高层建筑物的30楼处的装配线的第二操作者上，电位为负性更大的-V2。由于整个CMOS是浮动的，因此在被第一操作者触摸之后，CMOS IC的栅极、电源、接地和衬底处的电位将均为-V1。由于第二操作者上带静电荷的微粒具有负性较高的电位，因此当被第二操作者触摸时，输入晶体管的栅极处的负电压尖峰将迅速形成。在输入引脚被第二操作者触摸之前，尽管输入引脚已经具有电位-V1，但整个IC的每个引脚上的电压为零，因为IC尚未被加电。在输入引脚被第二操作者触摸且电位均衡电流产生之后，输入引脚106上的电压变为负性更大，且接地箝位二极管104变为导电性，使得在ESD电压低于-Vf(其中Vf是二极管104的正向电压)之后，衬底和/或接地112处的电压将遵循输入引脚106处的ESD电压。输入106处的电压以及接地和/或衬底112处的电压两者将继续变得负性更大，而电源节点Vdd 110处的电压保持在零。当输入引脚106处的电压致使Vdd箝位二极管102变为击穿时，输入引脚106以及接地和/或衬底112处的电压向负方向的升高最终将停止。发生于输入引脚106的ESD电压尖峰的幅值因此限于在箝位二极管的正向电压与反向击穿电压的差值内，且当第二操作者上带静电荷的微粒的电位负性更大时，在输入晶体管的栅极108与CMOS IC的电源线Vdd 110之间发生ESD电压尖峰。如果第二操作者的带静电荷的微粒的电位出于某些原因而变为正或负性小于第一操作者，那么将代替地形成正电压尖峰，且保护性二极管仍可将ESD电压尖峰箝位在箝位二极管的正向电压与反向击穿电压的差值之间的同一范围内，但正ESD电压尖峰将代替地发生在输入晶体管的栅极108与接地和/或衬底112之间。只要栅极下方的绝缘体可经受得住此经箝位的电压尖峰，任一方式就均将保护输入晶体管的栅极108。
当前解决方案存在两个问题。首先，CMOS IC的输入引脚106与电源线Vdd 110之间的电压差被假定为在击穿已发生之后等于Vdd箝位二极管102的击穿电压；但实际上，输入引脚106处的电压与电源线Vdd 110处的电压相比将以快得多的速度升高，因为电源线Vdd 110连接到许多晶体管，且可能还连接到较大的旁路电容器。由于电源线Vdd110与输入晶体管的栅极107相比固有地具有大得多的电容性负载，因此电源线Vdd 110处的电压的升高时间比输入引脚106处的电压的升高时间长得多，且可能产生具有超过二极管的击穿电压的幅值的电压尖峰而产生过量的热量，从而致使输入晶体管的栅极107下方的绝缘体破裂。另一问题是随着栅极的尺寸缩小，箝位输入引脚106处的电压是一场持久的艰难的战役，因为越小的栅极将产生越大越快的电压尖峰，且需要更加快的箝位电路。
当前ESD保护技术的主要问题是它们均允许带静电荷的微粒在CMOS IC的输入晶体管的栅极与所述输入晶体管的其余部分之间产生电压尖峰，因为输入晶体管的栅极处的电阻非常高。即使单个带电微粒的移动也能够损害CMOS IC。那么避免由于ESD事件而造成的损害的正确方式应该是防止带静电荷的微粒在CMOS IC的输入晶体管的栅极107与所述输入晶体管的其余部分之间累积电位差。
两个二极管102和104最初被设计为仅向CMOS IC的输入电路提供过电压保护。Vdd箝位二极管102的目的仅仅是防止逻辑高电平输入的电压超过电源电压Vdd 110加上二极管的正向电压，且接地箝位二极管104的目的仅仅是防止逻辑低输入电平的电压降为负性大于所述二极管的正向电压的负性。使用两个二极管的当前ESD保护技术实际上是过电压保护电路的偶然副产物。
经改进的用于ESD保护的策略可以是用保护性短路连接将CMOS IC的所有输入引脚106连接到接地和/或衬底112且连接到电源线110，以确保当CMOS IC未被加电时，CMOS IC内部的所有输入引脚与电路之间不存在电位差。只要输入引脚106总是保持在与CMOS IC的接地和/或衬底112以及电源线Vdd 110相同的电位，在CMOS IC的输入晶体管的栅极107与所述输入晶体管的其余部分之间产生ESD电压以在输入晶体管的栅极上产生电压尖峰就不会有任何阻力，而不管CMOS IC的输入引脚106上有多少高电位带电微粒。因此，即使在具有高得多的电位的第二操作者在不同位置触摸CMOS IC的输入引脚106且产生大电压尖峰时，所述电压尖峰也会将大多数能量释放到CMOS IC的稳固的金属性接地和/或衬底112以及电源线Vdd 110，而不是全部释放到输入晶体管的栅极108下方的脆弱的不良导热绝缘体。只要输入引脚106与接地和/或衬底112以及电源线Vdd 110之间的保护性短路连接可经受得住从ESD电压尖峰的能量产生的热量，CMOS IC就受到保护。由于输入引脚106与衬底和/或接地112以及电源线Vdd 110之间的保护性短路连接可被设计成传递如我们所希望那么多的电流，因此CMOS IC可容易地经受住ESD事件。通过短路保护电路，CMOS IC的输入引脚的栅极107与CMOS IC的其余部分之间的电阻现在太低以致无法在栅极结构上产生破坏性电压尖峰，而接地和/或衬底以及电源线上的电阻现在非常高，因为整个CMOS IC是浮动的。因此，在接地和/或衬底以及电源线上而不是在输入引脚107的栅极上产生ESD电压尖峰。
图6中说明作为本发明第一优选实施例的新颖的ESD保护电路101。此设计使用耗尽型MOSFET来尝试确保在CMOS IC未被加电时，CMOS IC的输入引脚106总是保持于与CMOS IC的接地和/或衬底112以及电源线Vdd 110相同的电位。在此所说明的电路中，P型耗尽MOSFET 116提供CMOS IC的输入引脚106到接地和/或衬底112之间的短路连接。P型耗尽MOSFET 116的漏极连接到待保护的CMOS IC的输入晶体管的输入引脚106和栅极107，而P型耗尽MOSFET 116的源极连接到CMOS IC的接地和/或衬底112。由于P型耗尽MOSFET 116的漏极与源极之间的沟道在P型耗尽MOSFET116的栅极未被通电时是电短路，因此当CMOS IC未被加电时，CMOS IC的输入引脚106总是处于与CMOS IC的接地和/或衬底112相同的电位。当CMOS IC被加电时，由于P型耗尽MOSFET 116的栅极连接到电源线Vdd 110，因此CMOS IC一被加电，P型耗尽MOSFET 116的栅极与源极之间的结就会通电。因此，当CMOS IC被加电时，P型耗尽MOSFET 116的漏极与源极之间的沟道将立即被夹断，且在CMOS IC被加电之后，只有非常小的夹断电流被允许穿过P型耗尽MOSFET 116的沟道。
N型耗尽MOSFET 114也可用于在CMOS IC未被加电时提供CMOS IC的输入引脚106与电源线Vdd 110之间的短路连接。N型耗尽MOSFET 114的源极连接到电源线Vdd110，而N型耗尽MOSFET 114的漏极连接到待保护的CMOS IC的输入引脚106和输入晶体管107的栅极。由于N型耗尽MOSFET 114的栅极连接到接地和/或衬底112，且N型耗尽MOSFET 114的源极连接到电源Vdd线110，因此当N型耗尽MOSFET 114的源极未被加电时，N型耗尽MOSFET 114的漏极与源极之间的沟道为短路连接。因此，当CMOS IC未被加电时，CMOS IC的输入引脚106的电位等于CMOS IC的接地和/或衬底112以及电源线Vdd 110两者处的电位，使得当CMOS IC未被加电时，CMOS IC的输入晶体管的栅极107与所述输入晶体管的其余部分之间不存在电位差，且带静电荷的微粒在ESD事件期间将决不会在CMOS IC的输入晶体管的栅极107上产生电压尖峰。
当CMOS IC被加电时，N型耗尽MOSFET 114的栅极与源极之间的结被通电，且N型耗尽MOSFET 114的沟道几乎立即被夹断，且当CMOS IC被加电时，只有较小的夹断电流穿过N型耗尽MOSFET 114。如果N型耗尽MOSFET 114的夹断电流近似等于P型耗尽MOSFET 116的夹断电流，那么当CMOS IC被加电时，保护性短路连接101将变为开路且是CMOS IC看不见的。
N型耗尽MOS 114和P型耗尽MOS 116两者可与CMOS IC中的常规增强晶体管的其余部分一起制造。耗尽MOSFET可被制造为没有通常用于界定增强型晶体管的沟道的长度的第一多晶硅层。代替地，耗尽MOSFET的漏极与源极之间的整个沟道可被保留，且稍后可为耗尽型MOSFET的栅极添加一不同的多晶硅层。由于耗尽型MOSFET的漏极与源极之间的沟道被建构为没有第一多晶硅层，因此当耗尽型MOSFET的栅极与源极之间的结未被通电时，耗尽型MOSFET的漏极与源极之间的沟道充满多数载流子且总是为电短路连接。由于耗尽型MOSFET的全部目的是产生从CMOS IC的输入引脚106到接地和/或衬底112且到CMOS IC的电源线Vdd 110的低阻抗电流路径，因此对耗尽型OSFET的仅有要求是安全地传递大量的电流并匹配。
同样也可针对CMOS IC的每个输出引脚使用相同的保护性短路连接101。由于CMOS IC的输出引脚总是连接到MOSFET的漏极或源极，且它们总是建构得比MOSFET的易损坏的栅极结构更强壮，因此用于输出引脚的保护性短路连接电路101在物理上可较小。
由于CMOS IC的衬底应连接到通常为接地网络的整个IC的最低电位，因此接地和衬底在电力上通常连接在一起。当CMOS IC的接地和衬底连接在一起时，用CMOS IC来实施保护性短路连接网络101是相当简单的。但由于在一些应用中衬底可能连接到负电位而不是接地，因此将需要确定保护性短路连接网络101要连接到哪一引脚。通常，短路保护电路101应将输入引脚106和电源线110连接到衬底而不是接地网络，因为衬底在物理上总是大于接地网络以耗散更多热量。尽管如此，由于衬底由半导体材料(其并不如通常为金属性的接地网络那么快速地耗散热量)制成，因此较小的接地网络可能实际上比较大的衬底更有效地耗散热量。在此情况下，接地网络成为保护性短路连接网络101将输入106和电源线110连接到的较佳选择。保护性短路连接网络101应将输入引脚106和电源线110连接到接地引脚或衬底引脚中可更有效地耗散从ESD电压尖峰产生的热量的那个引脚或连接到所述两个引脚。
总之，在静电放电保护电路的优选实施例中，其包含：N型耗尽MOSFET晶体管；P型耗尽MOSFET晶体管；接地端子，其耦合到所述P型耗尽MOSFET晶体管的源极端子，且耦合到所述N型耗尽MOSFET晶体管的栅极端子和衬底端子两者；正功率端子，其耦合到所述N型耗尽MOSFET晶体管的源极端子，且耦合到所述P型耗尽MOSFET晶体管的栅极端子和衬底端子两者；输入端子，其耦合到所述N型耗尽MOSFET晶体管和所述P型耗尽MOSFET晶体管两者的漏极端子；以及输出端子，其耦合到所述输入端子，进而提供静电放电保护电路。
非反相缓冲器
使用耗尽型MOSFET的相对较简单的逻辑电路是如图7中所示的非反相缓冲器100。非反相缓冲器100由N耗尽型MOSFET 114和P耗尽型MOSFET 116组成。两个MOSFET的栅极连接在一起作为输入引脚106，且两个MOSFET的漏极连接在一起作为输出引脚108。由于P耗尽型MOSFET 116的源极连接到接地和/或衬底112，因此当P耗尽型MOSFET 116的栅极到源极结未被通电且输入引脚106处于低逻辑电平0伏时，P耗尽型MOSFET 116的漏极将被短接到接地和/或衬底112。对于N耗尽型MOSFET114，由于输入引脚106处的低逻辑电平将使栅极到源极结通电，因此N耗尽型MOSFET114的漏极与源极之间的沟道将被夹断且保持在高阻抗状态。因此，当输入引脚106处于逻辑低时，缓冲器108的输出将保持在逻辑低。当输入引脚106被切换到高逻辑电平Vdd 110时，由于N耗尽型MOSFET 114的源极也连接到Vdd 110，因此N耗尽型MOSFET 114的栅极到源极结未被通电，使得N耗尽型MOSFET 114的漏极将被短接到处于Vdd 110的源极，且输出引脚108将变为逻辑高。对于P耗尽型MOSFET 116，由于栅极到源极结现在是通电的，因此漏极到源极沟道将变成被夹断，且保持在高阻抗状态。因此，缓冲器的输出108将保持在逻辑高，且缓冲器输出108的状态将总是遵循缓冲器输入106的状态。
总之，图7的非反相缓冲器包含N型耗尽MOSFET晶体管和P型耗尽MOSFET晶体管。N型耗尽MOSFET晶体管具有耦合到正电压供应端子的源极端子、耦合到接地端子的衬底端子、耦合到输入端子的栅极端子以及耦合到输出端子的漏极端子。P型耗尽MOSFET晶体管具有耦合到接地端子的源极端子、耦合到正电压供应端子的衬底端子、耦合到输入端子的栅极端子以及耦合到输出端子的漏极端子，进而形成双晶体管非反相缓冲器。
用耗尽型MOSFET建构的非反相缓冲器100的电流消耗可能非常低，因为非反相缓冲器100所消耗的电流等于装置的由漏极到源极沟道中的多数载流子贡献的夹断电流，且可被控制成在最小电平内。夹断电流与流经衬底的泄漏电流相差很大。泄漏电流是由晶体管的衬底和漏极区两者中的多数载流子贡献。尽管泄漏电流的量通常较小，但非常难以精确地控制泄漏电流的量，且泄漏电流的量在各个装置之间可能在较大范围内变化。泄漏电流的另一个问题是其具有较长的热时常数，因为泄漏电流是由装置的热性质产生的。相反，可将夹断电流精确地控制为与泄漏电流一样低。
非反相锁存器
可通过使输入引脚106和输出引脚108短接在一起来容易地将非反相缓冲器100制作到如图8中所示的非反相锁存电路120中。非反相锁存器120因此变为存储器单元。由于输出引脚108的状态和输入引脚106的状态总是处于相同的相位，因此将输入引脚106与输出引脚108短接在一起将为非反相锁存器120提供正反馈，以锁定输出引脚108的状态。因此，非反相锁存器120的输出引脚108的状态将永远保持在当前状态；只要电源是活动的，即使输入信号106后来被移除，高逻辑输出状态也将由N型耗尽MOSFET114保持，且低逻辑输出状态也将由P型耗尽MOSFET 116保持。
3T-SRAM单元
非反相锁存器120因此可被用作如在图9中作为第二优选实施例展示的3T-SRAM126(三晶体管静态随机存取存储器)的存储器单元。在此设计中，由字线124控制的数据开关晶体管128可从存储器单元120读取数据或将位线122上的数据写入到存储器单元120中。数据开关晶体管128可用如图9中所示的常规增强型MOSFET或任何其它开关装置来建构。字线124的信号是用以控制数据开关晶体管128的启用信号，且位线122上的信号是I/O数据。因此可仅用作为存储器单元120的两个耗尽型MOSFET和数据开关晶体管128来建构3T-SRAM单元126，且可仅用单个数据I/O位线122和单个启用字线124来存取3T-SRAM单元126中的数据。新的3T-SRAM单元126远比传统的6T-SRAM优越，因为其仅使用一半的硬件。新的3T-SRAM单元126实际上更类似于由晶体管和电容器组成的DRAM单元。
在优选实施例中，3T-SRAM包含N型耗尽MOSFET晶体管和P型耗尽MOSFET晶体管。N型耗尽MOSFET晶体管具有耦合到正电压供应端子的源极端子以及耦合到接地端子的衬底端子。P型耗尽MOSFET晶体管具有耦合到接地端子的源极端子以及耦合到正电压供应端子的衬底端子。另外，N型耗尽MOSFET晶体管的栅极端子耦合到N型耗尽MOSFET晶体管的漏极端子，耦合到所述P型耗尽MOSFET晶体管的栅极端子，且耦合到P型耗尽MOSFET晶体管的漏极端子。另外，存在N型增强MOSFET晶体管，其具有耦合到N型耗尽MOSFET晶体管的栅极端子的漏极端子、耦合到接地端子的衬底端子、耦合到数据线的源极端子以及耦合到地址线的栅极端子，进而形成三晶体管静态随机存取存储器。
SRAM和DRAM两者均属于易失性存储器单元，因为它们在电源被移除的情况下无法保留所存储的内容。非易失性存储器单元可在没有电源的情况下保留数据持续非常长的一段时间。由于非易失性存储器单元是通过与易失性存储器单元完全不同的技术来建构的，所以本专利揭示内容中将不进一步论述非易失性存储器单元。
传统上，存在两种易失性存储器单元，即SRAM和DRAM。传统的SRAM存储器单元使用四个增强型MOSFET晶体管来锁存数据，且需要另外两个MOSFET晶体管作为数据I/O开关。其需要四个增强型MOSFET来锁存数据位，因为由于负逻辑的性质的缘故，不可能只用两个增强型MOSFET晶体管来建构非反相锁存器。为了产生正反馈以锁存数据，需要两个反相器(每一者由两个增强型MOSFET晶体管组成)来产生正反馈，且因此需要总共四个增强型MOSFET晶体管来锁存数据位。由于锁存器中的四个增强型MOSFET中的两个不变地为接通，且另外两个不变地为断开，因此6T-SRAM单元的电流消耗较高。不管尺寸和电流消耗的缺点如何，由于6T-SRAM单元的数据可被快速地存取，且只要电源是活动的，数据就将在无任何维护的情况下被无限期地保存，因此6T-SRAM单元使用起来非常容易，且在需要快速地移动许多数据的应用(例如桌上型计算机或游戏)中仍然是流行的。然而，随着CMOS IC的尺寸按比例减小，生产6T-SRAM变得较难。6T-SRAM的问题是由于需要两个反相器来产生正反馈以锁存数据的事实导致的。如果两个反相器并非完美地匹配，那么当数据内容改变时，所述反相器中的一者将旋转得比另一者快。反相器之间的旋转速率的差异将减小噪声容限，因为较小的噪声可致使6T-SRAM陷入不合规定的状态且变得不稳定。由于随着CMOS IC按比例减小，泄漏电流变大，而反相器的操作电流变小，因此当CMOS IC按比例减小时，6T-SRAM的噪声容限迅速恶化。为了克服此难题，6T-SRAM的尺寸必须保持相当大，且在按比例减小的过程中不能缩小如CMOS IC的其余部分那么多。
新的3T-SRAM单元126由于用以产生正反馈以锁存数据输入的正逻辑的简单性而作为对传统6T-SRAM的改进。3T-SRAM单元126消耗较少的电流且占用较少的空间，且可容易地缩小，因为其本质上是稳定的。3T-SRAM的噪声容限与所有其它电路相同，使得只要3T-SRAM的操作电流远大于泄漏电流，存储器单元的数据内容就是稳定的。与类似于传统6T-SRAM相比，3T-SRAM实际上更类似于DRAM的存储器单元。
DRAM存储器单元非常小，且消耗非常少的电流。DRAM存储器单元通常由作为数据开关的MOSFET晶体管以及用以存储数据的电容器组成。这是迄今为止任何种类的存储器单元的最简单的结构，且占用最少的空间并消耗最少量的电流。然而，由于存在穿过IC的衬底的恒定泄漏电流，因此随着时间的过去，电容器将丢失所存储的高逻辑电平数据。因此，DRAM存储器单元需要被刷新以恒定地维持数据。刷新的要求使DRAM的操作复杂化，且延长了对DRAM单元的存取时间。不管这些困难如何，由于DRAM单元可密集地封装，因此它们对于需要存储大量像素的应用(例如相机)来说非常流行。DRAM单元的另一优点是其消耗非常少的电流。DRAM单元所消耗的唯一电流是通过电容器的泄漏电流。DRAM单元的功率节约特征使得其在例如手机等便携式应用中间非常流行。
由于DRAM比SRAM提供更多优点，因此DRAM已统治了存储器产品，尤其是在便携式应用中。为了使DRAM的使用变得容易，在过去的二十年间发明了大量的技术来使DRAM单元的刷新变得容易，且使DRAM像SRAM那样工作；举例来说，通过使用额外的硬件或软件来向应用隐藏刷新。尽管如此，这些巧妙的技术(通常被称为1T-
Figure G2008800056974D00161
或伪SRAM技术)使用起来仍较困难，且通常对存储器存取时间强加限制，因为不管这些技术多么聪明，刷新机制和数据读取/写入操作都无法同时出现。
由于新的3T-SRAM单元126是静态RAM单元，因此其不需要维护，使得其使用起来非常容易，就像常规的6T-SRAM单元那样。由于3T-SRAM单元126可使用两个耗尽型MOSFET来代替电容器，且所述两个耗尽型MOSFET的尺寸可非常小，因为漏极到源极沟道必须非常窄以便容易地被完全夹断。由于3T-SRAM单元126的两个耗尽型MOSFET可连同所有其它常规增强型MOSFET一起制造，而不需要任何特殊工艺，因此与以其复杂的生产电容器的工艺闻名的DRAM相比，3T-SRAM 126可更容易被建构。由于来自3T-SRAM 126存储器单元的输出信号的电平总是等于电源干线的电压，因此3T-SRAM存储器单元126产生具有较大电压摆动的输出信号。因此，可仅使用单个I/O位线122和单个启用字线124来以良好的置信度从3T-SRAM存储器单元126读取数据，且3T-SRAM存储器单元126不需要互补差分位线来改进信噪比。当与传统的SRAM和DRAM单元相比时，使用单个数据I/O位线122和单个字线124来存取存储器单元中的数据的能力使3T-SRAM存储器单元126的密度加倍。
3T-SRAM单元126消耗与DRAM一样少的功率，可几乎与DRAM一样密集地封装，可在没有时序约束的情况下快速地存取所存储的数据，可产生较大的输出信号，且可以几乎为DRAM的人工的一半来制造；3T-SRAM单元126具有SRAM和DRAM两者的所有益处，但不具有其难题。3T-SRAM单元126的确是最合乎需要的易失性存储器单元。
“与”逻辑门
如图10中所示，可用两个N耗尽型MOSFET 114和两个P耗尽型116 MOSFET来建构正“与”逻辑门132。在此设计中，两个N耗尽型MOSFET 114串联连接，且两个P耗尽型MOSFET 116并联连接，使得当输入A 129或输入B 130中的任一者处于低逻辑电平时，输出108将被短接到处于低逻辑电平的接地。只有在输入A 129和输入B 130两者均处于高逻辑电平以使输出108短接到Vdd 110时，输出108才可变为高逻辑电平。因此实现正“与”逻辑132。
在优选实施例中，正“与”逻辑门包含第一和第二N型耗尽MOSFET晶体管以及第一和第二P型耗尽MOSFET晶体管。第一输入端子耦合到第一P型耗尽MOSFET晶体管的栅极端子，且耦合到第二N型耗尽MOSFET晶体管的栅极端子。第二输入端子耦合到第一N型耗尽MOSFET晶体管的栅极端子，且耦合到第二P型耗尽MOSFET晶体管的栅极端子。正电压供应端子耦合到所述第一N型耗尽MOSFET晶体管的源极端子，且耦合到第一和第二P型耗尽MOSFET晶体管两者的衬底端子。接地端子耦合到第一和第二P型耗尽MOSFET晶体管两者的源极端子，且耦合到第一和第二N型耗尽MOSFET晶体管两者的衬底端子。输出端子耦合到第一和第二P型耗尽MOSFET晶体管两者的漏极端子，且耦合到第二N型耗尽MOSFET晶体管的漏极端子，进而创建“与”布尔逻辑电路。
“或”逻辑门
如图11中所示，可用两个N耗尽型MOSFET 114和两个P耗尽型116MOSFET来建构正“或”逻辑门134。在此设计中，两个P耗尽型MOSFET 116串联连接，且两个N耗尽型MOSFET 114并联连接，使得当输入A 129或输入B 130中的任一者处于高逻辑电平时，输出108将被短接到处于高逻辑电平的Vdd 110。只有在输入A 129和输入B 130两者均处于低逻辑电平以使输出108短接到接地和/或衬底112时，输出108才可变为低逻辑电平。因此实现正“或”逻辑门134。
在优选实施例中，正“或”逻辑门包含第一和第二N型耗尽MOSFET晶体管以及第一和第二P型耗尽MOSFET晶体管。第一输入端子耦合到第一P型耗尽MOSFET晶体管的栅极端子，且耦合到第二N型耗尽MOSFET晶体管的栅极端子。第二输入端子耦合到第一N型耗尽MOSFET晶体管的栅极端子，且耦合到第二P型耗尽MOSFET晶体管的栅极端子。正电压供应端子耦合到第一和第二N型耗尽MOSFET晶体管两者的源极端子，且耦合到第一和第二P型耗尽MOSFET晶体管两者的衬底端子。接地端子耦合到第二P型耗尽MOSFET晶体管的源极端子，且耦合到第一和第二N型耗尽MOSFET晶体管两者的衬底端子。输出端子耦合到第一P型耗尽MOSFET晶体管的漏极端子，且耦合到第一和第二N型耗尽MOSFET晶体管两者的漏极端子，进而创建“或”布尔逻辑电路。
主-从触发器
主-从触发器广泛用于几乎所有的逻辑设计中，因为其可供应可靠的数据样本。基本主-从触发器158由两个部分组成：主部分166和从部分168，如图12中所示。主部分166和从168部分两者均由数据开关和缓冲器/锁存器电路组成。主部分166和从部分168两者异相地交替地在接受数据的缓冲器模式与传递数据的锁存器模式之间来回切换，使得当主部分166处于缓冲器模式时，从部分168将处于锁存器模式，且反之亦然。主部分166或从部分168中的每一者单独还可独立地用作经计时的锁存器。
当时钟输入处于逻辑高电平时，主部分166将处于缓冲器模式，且数据输入138被允许通过输入开关160传递到非反相缓冲器/锁存器150。在此周期期间，输入缓冲器/锁存器150的反馈路径被打开，使得输入缓冲器/锁存器150处于缓冲器模式。时钟输入一改变状态以变为逻辑低电平，输入开关160就将被断开，且输入缓冲器/锁存器150的反馈路径就将被关闭，且输入缓冲器/锁存器150将被切换到锁存器模式，且数据输入138被锁存。同时，输出开关162将被闭合，以允许经锁存的输入数据通过输出缓冲器/锁存器152传递到输出140，输出缓冲器/锁存器152当前处于缓冲器模式，因为其反馈路径被打开。但时钟输入一改变状态以再次变为逻辑高电平，输出开关162就变为断开，且输出缓冲器/锁存器152的反馈路径就将被关闭，且输出缓冲器/锁存器152将保持在锁存器模式以维持相同的数据去往输出140。因此，当时钟处于高逻辑电平时，数据输入138被取样，且当时钟处于低逻辑电平时，数据输入138被传递到输出140，且时钟信号的负下降沿有效地触发输入数据138的取样。
传统上，当用增强型MOSFET来建构主-从触发器时，由于缺乏正逻辑输出的缘故(如先前在3T-SRAM部分中所阐释)，需要两个反相器(每一者由两个增强MOSFET组成)来形成缓冲器/锁存器电路。使用两个反相器来形成主-从触发器中的非反相缓冲器/锁存器不仅占用较多空间，而且还向输出信号添加了较多传播延迟，在触发之前需要较长的设置时间且在触发之后需要较长的保持时间以确保数据完整性，且消耗较多功率。正非反相缓冲器100因此对用于主-从触发器158的缓冲器/锁存器来说是理想的。
如图12中所说明的基本主-从触发器158的设计需要四个T门136来完成所述设计。如图13中所示，T门136由两个增强型MOSFET晶体管组成。T门136具有两个互补控制输入和两个I/O引脚、输入146和输出148。由于T门136的I/O引脚未经极化，因此输入146和输出148是双向的。T门136的目的是在T门136被启用时允许数据从T门136的输入146传递到输出148，且在T门136被停用时中断数据传递。T门136将只在T门136的N输入处于高逻辑电平而同时P输入处于低逻辑电平时被启用。当T门136被启用时，高电平逻辑输入将通过P型增强MOSFET 144从T门136的输入146传递到输出148，且低电平逻辑输入将通过N型增强MOSFET 142从T门136的输入146传递到输出148。为了停用T门136，T门136的N输入必须处于逻辑低电平，而同时T门136的P输入必须处于逻辑高电平。当T门136被停用时，T门136的输入146与输出148之间不存在通道。因此，T门136仅仅是单极单投开关。
混合耗尽型MOSFET与增强型MOSFET的使用产生用最小可能量的硬件建构的基本主-从触发器158。混合式主-从触发器158比仅用增强型MOSFET建构的传统主-从触发器优越，因为混合式主-从触发器158需要一半的设置时间和保持时间，使得其可以两倍的速率来回切换输出信号。因此，基本主-从触发器158是展示为何耗尽型MOSFET对实现最佳逻辑设计来说重要的最好实例。
如图14和图15中所示，可将添加设置156或/复位154输入添加到基本主-从触发器。非反相缓冲器100将需要由非反相“与”132或非反相“或”134代替，以允许额外的设置156或/复位154输入引脚。除用以设置或复位主-从触发器170和172的额外设置156或/复位154输入引脚之外；两个主-从触发器170和172以与基本主-从触发器158完全相同的方式工作。
替代实施例
还可按照如图16和图17中所示的两种其它方式，通过使用电阻器190代替所述MOSFET中的一者来建构非反相缓冲器100。在如图16中所示的设计中，当输入106处于逻辑高时，P型耗尽MOSFET 116将被夹断且保持在高阻抗状态，且输出引脚108处的输出电压将被负载电阻器190拉到Vdd 110，且所消耗的唯一电流是通过P型耗尽MOSFET 116的夹断电流。当输入106处于逻辑低时，P型耗尽MOSFET 116的漏极将被短接到接地，且输出引脚108将保持在逻辑低。因此，当输出引脚108的状态为逻辑低时，将消耗通过负载电阻器190的电流。同样，对于如图17中所示的设计，当输入处于逻辑高时，N型耗尽MOSFET 114的漏极将被短接到Vdd电源线110，且当输出引脚108的状态为逻辑高时，将消耗通过负载电阻器190的电流。当输入106处于逻辑低时，N型耗尽MOSFET 114将被夹断且保持在高阻抗状态，且输出108将变为逻辑低，且极少的电流被消耗。
在单晶体管单电阻器非反相缓冲器的特定实施例中，耗尽MOSFET晶体管是N型晶体管，其具有耦合到输入端子的栅极端子、耦合到输出端子的漏极端子、耦合到接地端子的衬底端子以及耦合到正电压供应端子的源极端子。还存在电阻器，其具有耦合到N型耗尽MOSFET晶体管的漏极端子的第一端子以及耦合到接地端子的第二端子，进而形成单晶体管单电阻器非反相缓冲器。
因此，如图18和图19中所示，还可用耗尽型MOSFET和电阻器190来建构非反相锁存器120。使用电阻器190的缺点是可能采用较大的空间来建构较大的电阻器190，因为较小的电阻器将消耗较多的电流且应被避免。使用电阻器190来代替耗尽型MOSFET的唯一优点是省去N阱或P阱。当使用N型和P型MOSFET两者时，N阱或P阱是不可避免的，且N阱或P阱可能占用较大的空间。在没有阱的情况下使用电阻器和仅一种MOSFET可能会增加存储器单元的密度。
可以许多不同方式来制作电阻器190，例如通过使用多晶硅电阻器或阱电阻器或晶体管作为有源负载。因此，当用电阻器来代替存储器单元120的MOSFET中的一者(如图20和图21中所示)时，SRAM存储器单元可被称为2T1R-SRAM 127。
在2T1R-SRAM的特定实施例中，存在：N型耗尽MOSFET晶体管，其具有耦合到接地端子的衬底端子和耦合到正电压供应端子的源极端子；以及电阻器，其具有耦合到N型耗尽MOSFET晶体管的漏极端子的第一端子和耦合到接地端子的第二端子。N型耗尽MOSFET晶体管的栅极端子耦合到其漏极端子。还存在N型增强MOSFET晶体管，其具有耦合到N型耗尽MOSFET晶体管的栅极端子的漏极端子、耦合到接地端子的衬底端子、耦合到数据线的源极端子以及耦合到地址线的栅极端子，进而形成双晶体管单电阻器静态随机存取存储器。
在2T1R-SRAM的替代实施例中，存在P型耗尽MOSFET晶体管，其具有耦合到正电压供应端子的衬底端子和耦合到接地端子的源极端子。还存在电阻器，其具有耦合到P型耗尽MOSFET晶体管的漏极端子的第一端子和耦合到正电压供应端子的第二端子。P型耗尽MOSFET晶体管的栅极端子耦合到其漏极端子。还存在N型增强MOSFET晶体管，其具有源极/漏极端子中的耦合到P型耗尽MOSFET晶体管的栅极端子的一者、耦合到接地端子的衬底端子、源极/漏极端子中的耦合到数据线的另一者以及耦合到地址线的栅极端子，进而形成双晶体管单电阻器静态随机存取存储器。
电阻器190还可由等效于具有非常高阻抗的电阻器的反向偏压二极管代替。反向偏压二极管可以许多方式制作于IC内部，因为其仅仅是反向偏压P-N结。图22说明使用P型耗尽MOSFET 116来产生反向偏压二极管的可能方式中的一些方式，且图23说明使用N型耗尽MOSFET 114来产生反向偏压二极管的可能方式中的一些方式。对于使用反向偏压二极管作为负载电阻器的存储器单元，从主体流入到反向偏压二极管的漏极到源极沟道或从反向偏压二极管的漏极到源极沟道流出到主体的泄露电流必须远大于存储器单元晶体管的夹断电流，以防止存储器单元晶体管的夹断电流更改所存储数据的状态。举例来说，在使用由N型耗尽MOSFET 114制成的反向偏压二极管(如图23中所示)作为负载电阻器190的2T1R-SRAM单元127(如图20中所示)的设计中；当存储器单元120的状态为逻辑高时，高逻辑输出的状态由存储器单元晶体管114保持，使得只要电源是活动的，其就将无限期地保持在逻辑高输出。然而，当存储器单元120的状态为逻辑低时，低逻辑输出的状态由输出引脚108处的杂散电容保持。由于通过存储器单元晶体管114的漏极到源极沟道的夹断电流以及通过数据开关晶体管128的来自位线122处的高逻辑输入状态的泄漏电流可将输出引脚108处的低逻辑输出泵浦上去，这两个电流可能更改输出引脚108处的低电平逻辑输出的状态。幸运的是，如果通过反向偏压二极管到达主体的泄漏电流大于来自存储器单元晶体管114的夹断电流与通过数据开关晶体管128来自位线122处的高逻辑输入状态的泄漏电流的总和，那么输出引脚108处的逻辑低输出将不被充电，且逻辑低输出状态可无限期地保持。同样，在使用由P型耗尽MOSFET 116制成的反向偏压二极管(如图22中所示)来代替负载电阻器190的2T1R-SRAM存储器单元127(如图21中所示)的设计中，当存储器单元120的状态为逻辑低时，逻辑低输出的状态由存储器单元晶体管116保持，使得其将无限期地保持逻辑低；然而，当存储器单元120的状态为逻辑高时，逻辑高输出的状态由输出引脚108处的杂散电容保持。由于通过存储器单元晶体管116的夹断电流和通过数据开关晶体管128到达位线122处的低逻辑输入状态的泄漏电流可能使存储在杂散电容上的电压放电，因此输出引脚108处的逻辑高输出可能被更改。幸运的是，如果存储器单元晶体管116的夹断电流与通过数据开关晶体管128到达位线122处的逻辑低输入状态的泄漏电流的总和小于从主体到反向偏压二极管的漏极的泄漏电流，那么输出引脚108处的杂散电容上的电压将不会被存储器单元晶体管116的夹断电流和通过数据开关晶体管128到达位线122处的逻辑低输入状态的泄漏电流放电，且只要电源线是活动的，输出引脚108处的逻辑高输出状态就将无限期地保持。
由于反向偏压二极管的漏极与存储器单元晶体管的漏极相同，因此可除去反向偏压二极管。因此，如果从主体到存储器单元晶体管116的漏极或从存储器单元114的漏极到主体的泄漏电流远大于夹断电流，使得夹断电流将不会更改输出状态，那么甚至可完全除去如图16和图17中所示的非反相缓冲器100的负载电阻器190，如图24和图25中所示。因此，仅使用单个耗尽MOSFET的非反相锁存器120可在图26和图27中展示，且2T-SRAM存储器单元131可如图28和图29中所示。
对于如图28中所示的2T-SRAM 131，只要电源线是活动的，存储器单元晶体管114就将无限期地保持输出引脚108处的逻辑高输出状态，而逻辑低输出状态由输出引脚108处的杂散电容保持。如先前所阐释，通过存储器单元晶体管114的漏极到源极沟道的夹断电流和通过数据开关晶体管128的来自位线122处的逻辑高输入状态的泄漏电流可对输出引脚108处的电压进行充电；幸运的是，只要从存储器单元晶体管114的漏极到主体的泄漏电流大于通过存储器单元晶体管114的夹断电流与通过数据开关晶体管128的来自位线122处的逻辑高输入状态的泄漏电流的总和，逻辑低输出状态就仍可由输出引脚108处的杂散电容保持。同样，对于如图29中所示的2T-SRAM 131，存储器单元晶体管116将无限期地保持输出引脚108处的逻辑低输出状态，而逻辑高输出状态由输出引脚108处的杂散电容保持。如先前所阐释，通过存储器单元晶体管116的漏极到源极沟道的夹断电流和通过数据开关晶体管128到达位线122处的逻辑低输入状态的泄漏电流可使输出引脚108处的电压放电；幸运的是，只要从主体到存储器单元晶体管116的漏极的泄漏电流大于通过存储器单元晶体管116的夹断电流与通过数据开关晶体管128到达位线122处的逻辑低输入状态的泄漏电流的总和，只要电源是活动的，逻辑高输出状态就仍可由输出引脚108处的杂散电容无限期地保持。
如图28和图29中所示的2T-SRAM存储器单元131因此是最简单的可能的静态存储器单元。由于2T-SRAM存储器单元131的这两种设计取决于非常难以精确地控制以保持两种输出状态中的一者的泄漏电流，因此2T-SRAM存储器单元131的良率可能低于3T-SRAM 126的良率。遗憾的是，泄漏电流也将会增加2T-SRAM存储器单元131的功率消耗。由于2T-SRAM存储器单元131可被建构为没有阱且具有较少硬件，因此可以比3T-SRAM存储器单元126高得多的密度建构2T-SRAM存储器单元131。来自2T-SRAM存储器单元131的较高密度的优点可能比其较低良率和较高功率消耗重要。
在传统的DRAM单元中，到达衬底的泄漏电流阻止存储器单元在较长的时间周期内保持逻辑高输出状态，且减少到达衬底的泄漏电流的量是非常关键的。到达衬底的泄漏电流是造成DRAM存储器单元的缺陷的原因。相反，对于2T-SRAM单元131，到达或来自衬底的泄漏电流将保持存储器单元的两种输出状态中的一者，且如果可能的话，应被控制为在某一电平内。到达或来自衬底的泄漏电流变为友好的辅助者。在3T-SRAM单元126的设计中，到达或来自衬底的泄漏电流是不相关的，因为输出状态将仅由存储器单元晶体管保持。因此，SRAM单元的新设计完全解决了DRAM单元的泄漏电流问题。
在2T-SRAM的一个实施例中，存在耗尽MOSFET晶体管，其具有耦合到漏极端子的栅极端子、耦合到接地端子或正电压端子的衬底端子以及耦合到正电源电压端子(或接地端子，如果衬底端子耦合到正电源电压端子的话)的源极端子。还存在N型增强MOSFET晶体管，其具有源极/漏极端子中的耦合到耗尽MOSFET晶体管的栅极端子的一者、耦合到接地端子的衬底端子、源极/漏极端子中的耦合到数据线的另一者以及耦合到地址线的栅极端子，进而形成双晶体管静态随机存取存储器(2T-SRAM)。
在2T-SRAM的一个实施例中，耗尽MOSFET晶体管可为N型晶体管，其具有耦合到接地端子的衬底端子以及耦合到正电源电压端子的源极端子，进而形成双晶体管静态随机存取存储器单元。
在2T-SRAM的替代实施例中，耗尽MOSFET晶体管可为P型晶体管，其具有耦合到正电源电压端子的衬底端子以及耦合到接地端子的源极端子，进而形成双晶体管静态随机存取存储器单元。
为了检验2T SRAM存储器单元电路的操作，执行以下SPICE模拟，其使用飞利浦MOSFET型号11020。此模拟展示2T-SRAM单元应无限期地保持未经锁存的输出。飞利浦MOSFET型号11020使用电位来描述晶体管，使得增强装置与耗尽装置之间的唯一差异是栅极处的电压(SPICE模型文件中的VBF)。
对于如图1中所示的N型耗尽MOSFET来说，耗尽装置的耗尽模式的边界对于VGS为在0到-Vdd内。
由于SPICE程序总是将源极引脚指配给N型MOSFET的较低电压节点，且此指配对于在耗尽模式下操作的耗尽装置来说是不正确的(因为耗尽型MOSFET将决不会被夹断)，因此不可能通过原样使用当前SPICE程序来测试2T-SRAM电路的正常操作。尽管如此，仍可如下文的程序中所示针对经锁存模式和未经锁存模式而单独地进行对2T-SRAM的操作的模拟。在2T-SRAM的模拟开始之前；首先，需要确保晶体管型号是正确的。
使用如图32中所示的测试电路#1来检验N耗尽MOSFET的操作的经锁存模式。在经锁存模式下，将Vdd 110设置为2.2V，且将电阻器R设置为10千欧，且晶体管的VBF值为-2.5V，且电阻器上的电压指示IDSS 103的量，因为对于SPICE程序，栅极和源极上的电压为零伏。发现输出电压为719mV，使得IDSS被发现等于71.9uA。在峰间波动为40uV的情况下，输出电压处存在较小的振荡。此较小的振荡很可能是由于SPICE程序的正反馈或收敛导致的。由于寄生振荡如此小，因此尽管是不合需要的，但所述振荡对输出状态无害。此测试#1因此在VGS＝0下检验N型耗尽MOSFET的耗尽模式的第一操作点。
为了检验在夹断处的耗尽模式的第二操作点，将负载电阻器的电阻改变为1011欧，且将VBF改变为-0.5V。即使在VGS＝0V下，VBF＝-.5V的设置也夹断沟道。晶体管的操作点现处于夹断处，其中非常少的电流流经电阻器，使得需要高值电阻来读取所述电流。发现输出处的电压等于200mV，使得通过电阻器的电流为2pA，且实际上，晶体管被夹断。在检验晶体管在夹断和零偏压点两者处的操作之后，接着添加开关晶体管128，且如图33中所示的测试电路#2可测试2T-SRAM的未经锁存的操作。
将+3.3V用作位线输入122，以产生通过开关晶体管128的最大泄漏电流。将具有尖峰逻辑高3.3V的数字信号用作字线信号124，以启用开关128。在模拟开始时，仅在较短的周期内启用开关128，以展示开关128的操作。在那之后，针对测试的其余部分停用开关128，同时监视输出电压108。发现输出电压108等于423.08mV，且开关晶体管128的添加使输出电压108增加一倍以上。当位线输入122的电压被切换到0V时，输出电压108降低到183mV。显然，开关晶体管128的阻抗确实影响存储器单元120的输出电压108。测试电路#2的两个晶体管被制成具有最小尺寸。发现晶体管的尺寸不是确定输出电压108的因素。
2T-SRAM存储器单元的未经锁存模式的输出电压108基本上等于来自位线输入122的电压输入与存储器单元的电源Vdd 110的总和。在未经锁存模式期间，存储器单元114和开关128两者均处于高阻抗状态，且变为高阻抗电阻器。两个电压源中的每一者由晶体管分压，且被相加以成为输出电压108。对于存储器单元晶体管114，电压源为Vdd 110，且电阻器分压器由通过耗尽MOSFET 114的D-S沟道的夹断电流和从漏极到衬底的泄漏电流组成；对于开关晶体管128，电压源是位线输入122处的电压，且电阻器分压器也由通过开关晶体管128的D-S沟道的泄漏电流和从漏极到衬底的泄漏电流组成。由于这两个电流的比率由晶体管确定，且在环境温度固定时是恒定的，因此输出电压将保持恒定且稳定，且将不会失控。即使温度升高，由于泄漏电流在温度升高时将变大，因此较大的泄漏电流将确保输出电压保持稳定。尽管如此，输出电压仍可能由于泄漏电流的扩展而在较大范围内变化。较大的泄漏电流对于稳定输出电压118来说实际上是非常合乎需要的，因为其将在未经锁存模式期间产生较少的输出电压。这是与所有当前DRAM技术的重大偏离。现在需要对DRAM造成问题的相同泄漏电流来维持稳定的所需输出状态。
混合式逻辑门
还有可能将增强型MOSFET与耗尽型MOSFET混合在一起以形成混合式“与”和“或”门。使用两种类型的MOSFET来产生简单的逻辑门的优点是可在不需要额外反相器的情况下同时产生负逻辑输出和正逻辑输出两者。举例来说，对于如图10中所示的原始“与”逻辑电路132中的输入信号中的一者，可通过用增强型MOSFET代替耗尽型MOSFET来如图30中那样展示用以产生逻辑(/A)B的混合式“与”门202。在混合式“与”门202的此设计中，A输入129连接到N型和P型增强MOSFET两者的栅极，且B输入130连接到N型和P型耗尽MOSFET两者的栅极。由于增强装置和耗尽装置在逻辑输出方面是相反的，因此N型耗尽MOSFET 114必须与P型增强MOSFET 144串联连接，且P型耗尽MOSFET 116必须与N型增强MOSFET 142并联连接，以产生“与”逻辑。因此，混合式“与”由经反相的A和正常的B产生，使得当B输入130处于逻辑低且P耗尽型MOSFET 116未被通电时或当A输入129处于逻辑高且N增强型MOSFET 142被通电时，输出108变为逻辑低。只有当B输入130处于逻辑高且N型耗尽MOSFET 114未被通电时且当A输入129处于逻辑低且P型增强MOSFET 114被通电时，输出108才可变为逻辑高。
在混合式“与”门的一个实施例中，存在N型耗尽MOSFET晶体管、P型耗尽MOSFET晶体管、N型增强MOSFET晶体管和P型增强MOSFET晶体管。第一输入端子耦合到P型增强MOSFET晶体管的栅极端子，且耦合到N型增强MOSFET晶体管的栅极端子。第二输入端子耦合到N型耗尽MOSFET晶体管的栅极端子，且耦合到P型耗尽MOSFET晶体管的栅极端子。正电压供应端子耦合到N型耗尽MOSFET晶体管的源极端子，且耦合到P型增强MOSFET晶体管和P型耗尽MOSFET晶体管两者的衬底端子。接地端子耦合到P型耗尽MOSFET晶体管和N型增强MOSFET晶体管两者的源极端子，且耦合到N型增强MOSFET晶体管和N型耗尽MOSFET晶体管两者的衬底端子。输出端子耦合到P型耗尽MOSFET晶体管、P型增强MOSFET晶体管和N型增强MOSFET晶体管的漏极端子，进而创建混合式“与”布尔逻辑电路。
同样，对于如图11中所示的原始“或”逻辑电路134中的输入信号中的一者，可通过用增强型MOSFET代替耗尽型MOSFET来如图31中那样展示用以产生逻辑(/A)+B的混合式“或”门204。在混合式“或”门204的此设计中，A输入129连接到N型和P型增强MOSFET两者的栅极，且B输入130连接到N型和P型耗尽MOSFET两者的栅极。由于增强装置和耗尽装置在逻辑输出方面是相反的，因此N型耗尽MOSFET 114必须与P型增强MOSFET 144并联连接，且P型耗尽MOSFET 116必须与N型增强MOSFET 142串联连接，以产生“或”逻辑。因此，混合式“或”逻辑由经反相的A或正常的B产生，使得当B输入130处于逻辑高且N耗尽型MOSFET 114未被通电时或当A输入129处于逻辑低且P增强型MOSFET 144被通电时，输出108变为逻辑高。只有在B输入130处于逻辑低且P型耗尽MOSFET 116未被通电时且当A输入129处于逻辑高且N型增强MOSFET 142被通电时，输出108才可变为逻辑低。
产业适用性
在消费电子产品(例如PC、膝上型计算机、打印机、数码相机和手机等)领域中，存在对较大易失性存储器单元阵列的巨大需求。通过生产大量的较小且稳定的易失性存储器单元，这些产品全都可显著受益于本发明。本发明还可使所有CMOS IC产品免遭由于ESD事件而导致的损害，使得现在可在对员工无任何物理限制的情况下，容易地处理CMOS IC产品。
尽管已用专用于结构特征和/或方法动作的语言描述了本发明，但将理解，所附权利要求书中所界定的本发明没有必要局限于所描述的特定特征或动作。而是，将特定特征和动作揭示为实施所主张的本发明的示范性形式。所属领域的技术人员可在不偏离本发明的精神或范围的情况下容易地设计多种修改。

Claims (16)

1.一种静态随机存取存储器装置，其包括：
存储器缓冲单元，其包括至少一个耗尽MOSFET晶体管。
2.根据权利要求1所述的装置，其中所述至少一个耗尽MOSFET晶体管具有耦合到漏极端子的栅极端子、耦合到接地端子/正电压端子的衬底端子以及耦合到正电源电压端子/接地端子的源极端子。
3.根据权利要求2所述的装置，其进一步包括N型增强MOSFET晶体管，所述N型增强MOSFET晶体管具有耦合到所述至少一个耗尽MOSFET晶体管的所述栅极端子的漏极端子、耦合到所述接地端子的衬底端子、耦合到数据线的源极端子以及耦合到地址线的栅极端子，进而形成双晶体管静态随机存取存储器。
4.根据权利要求3所述的装置，其中所述耗尽MOSFET晶体管为N型晶体管，所述N型晶体管具有耦合到所述接地端子的所述衬底端子以及耦合到所述正电源电压端子的所述源极端子，进而形成双晶体管静态随机存取存储器单元(2T(NN)-SRAM)。
5.根据权利要求3所述的装置，其中所述耗尽MOSFET晶体管为P型晶体管，所述P型晶体管具有耦合到所述正电源电压端子的所述衬底端子以及耦合到所述接地端子的所述源极端子，进而形成双晶体管静态随机存取存储器单元(2T(NP)-SRAM)。
6.根据权利要求1所述的装置，其中所述至少一个耗尽MOSFET晶体管为N型晶体管，所述N型晶体管具有耦合到输入端子的栅极端子、耦合到输出端子的漏极端子、耦合到接地端子的衬底端子以及耦合到正电压供应端子的源极端子；且所述装置进一步包括电阻器，所述电阻器具有耦合到所述N型耗尽MOSFET晶体管的所述漏极端子的第一端子以及耦合到所述接地端子的第二端子，进而形成单晶体管单电阻器非反相缓冲器(1T(N)1R)。
7.根据权利要求6所述的装置，其中所述N型耗尽MOSFET晶体管的所述栅极端子耦合到所述N型耗尽MOSFET晶体管的所述漏极端子；且所述装置进一步包括N型增强MOSFET晶体管，所述N型增强MOSFET晶体管具有耦合到所述N型耗尽MOSFET晶体管的所述栅极端子的漏极端子、耦合到所述接地端子的衬底端子、耦合到数据线的源极端子以及耦合到地址线的栅极端子，进而形成双晶体管单电阻器静态随机存取存储器(2T(NN)1R-SRAM)。
8.根据权利要求1所述的装置，其中所述至少一个耗尽MOSFET晶体管为P型晶体管，所述P型晶体管具有耦合到输入端子的栅极端子、耦合到正电压供应端子的衬底端子以及耦合到接地端子的源极端子；且所述装置进一步包括电阻器，所述电阻器具有耦合到所述P型耗尽MOSFET晶体管的所述漏极端子的第一端子以及耦合到所述正电压供应端子的第二端子，进而形成单晶体管单电阻器非反相缓冲器。
9.根据权利要求8所述的装置，其中所述P型耗尽MOSFET晶体管的所述栅极端子耦合到所述P型耗尽MOSFET晶体管的所述漏极端子；且所述装置进一步包括N型增强MOSFET晶体管，所述N型增强MOSFET晶体管具有源极/漏极端子中的耦合到所述P型耗尽MOSFET晶体管的所述栅极端子的一者、耦合到所述接地端子的衬底端子、所述源极/漏极端子中的耦合到数据线的另一者以及耦合到地址线的栅极端子，进而形成双晶体管单电阻器静态随机存取存储器(2T(NP)1R-SRAM)。
10.根据权利要求1所述的装置，其包括N型耗尽MOSFET晶体管和P型耗尽MOSFET晶体管，且其中所述N型耗尽MOSFET晶体管具有耦合到正电压供应端子的源极端子、耦合到接地端子的衬底端子、耦合到输入端子的栅极端子以及耦合到输出端子的漏极端子；所述P型耗尽MOSFET晶体管具有耦合到所述接地端子的源极端子、耦合到所述正电压供应端子的衬底端子、耦合到所述输入端子的栅极端子以及耦合到输出端子的漏极端子，进而形成双晶体管非反相缓冲器。
11.根据权利要求10所述的装置，其中所述N型耗尽MOSFET晶体管的所述栅极端子耦合到所述N型耗尽MOSFET晶体管的所述漏极端子，耦合到所述P型耗尽MOSFET晶体管的所述栅极端子且耦合到所述P型耗尽MOSFET晶体管的所述漏极端子；且所述装置进一步包括N型增强MOSFET晶体管，所述N型增强MOSFET晶体管具有耦合到所述N型耗尽MOSFET晶体管的所述栅极端子的漏极端子、耦合到所述接地端子的衬底端子、耦合到数据线的源极端子以及耦合到地址线的栅极端子，进而形成三晶体管静态随机存取存储器(3T-SRAM)。
12.一种四晶体管布尔逻辑电路，其包括至少两个耗尽MOSFET晶体管。
13.根据权利要求12所述的逻辑电路，其包括第一和第二N型耗尽MOSFET晶体管以及第一和第二P型耗尽MOSFET晶体管，且其中第一输入端子耦合到所述第一P型耗尽MOSFET晶体管的栅极端子且耦合到所述第二N型耗尽MOSFET晶体管的栅极端子；且第二输入端子耦合到所述第一N型耗尽MOSFET晶体管的栅极端子且耦合到所述第二P型耗尽MOSFET晶体管的栅极端子；正电压供应端子耦合到所述第一N型耗尽MOSFET晶体管的源极端子且耦合到所述第一和第二P型耗尽MOSFET晶体管两者的衬底端子；接地端子耦合到所述第一和第二P型耗尽MOSFET晶体管两者的源极端子且耦合到所述第一和第二N型耗尽MOSFET晶体管两者的衬底端子；且输出端子耦合到所述第一和第二P型耗尽MOSFET晶体管的漏极端子且耦合到所述第二N型耗尽MOSFET晶体管的漏极端子，进而创建“与”布尔逻辑电路。
14.根据权利要求12所述的逻辑电路，其包括第一和第二N型耗尽MOSFET晶体管以及第一和第二P型耗尽MOSFET晶体管，且其中第一输入端子耦合到所述第一P型耗尽MOSFET晶体管的栅极端子且耦合到所述第二N型耗尽MOSFET晶体管的栅极端子；且第二输入端子耦合到所述第一N型耗尽MOSFET晶体管的栅极端子且耦合到所述第二P型耗尽MOSFET晶体管的栅极端子；正电压供应端子耦合到所述第一和第二N型耗尽MOSFET晶体管两者的源极端子且耦合到所述第一和第二P型耗尽MOSFET晶体管两者的衬底端子；接地端子耦合到所述第二P型耗尽MOSFET晶体管的源极端子且耦合到所述第一和第二N型耗尽MOSFET晶体管两者的衬底端子；且输出端子耦合到所述第一P型耗尽MOSFET晶体管的漏极端子且耦合到所述第一和第二N型耗尽MOSFET晶体管两者的漏极端子，进而创建“或”布尔逻辑电路。
15.根据权利要求12所述的逻辑电路，其包括N型耗尽MOSFET晶体管、P型耗尽MOSFET晶体管、N型增强MOSFET晶体管、P型增强MOSFET晶体管，且其中第一输入端子耦合到所述P型增强MOSFET晶体管的栅极端子且耦合到所述N型增强MOSFET晶体管的栅极端子；且第二输入端子耦合到所述N型耗尽MOSFET晶体管的栅极端子且耦合到所述P型耗尽MOSFET晶体管的栅极端子；正电压供应端子耦合到所述N型耗尽MOSFET晶体管的源极端子且耦合到所述P型增强MOSFET晶体管和所述P型耗尽MOSFET晶体管两者的衬底端子；接地端子耦合到所述P型耗尽MOSFET晶体管和所述N型增强MOSFET晶体管两者的源极端子且耦合到所述N型增强MOSFET晶体管和所述N型耗尽MOSFET两者的衬底端子；且输出端子耦合到所述P型耗尽MOSFET晶体管、所述P型增强MOSFET晶体管和所述N型增强MOSFET晶体管的漏极端子，进而创建混合式“与”布尔逻辑电路。
16.一种静电放电保护电路，其包括：
N型耗尽MOSFET晶体管；
P型耗尽MOSFET晶体管；
接地端子，其耦合到所述P型耗尽MOSFET晶体管的源极端子且耦合到所述N型耗尽MOSFET晶体管的栅极端子和衬底端子两者；
正功率端子，其耦合到所述N型耗尽MOSFET晶体管的源极端子且耦合到所述P型耗尽MOSFET晶体管的栅极端子和衬底端子两者；
输入端子，其耦合到所述N型耗尽MOSFET晶体管和所述P型耗尽MOSFET晶体管两者的漏极端子；以及
输出端子，其耦合到所述输入端子，进而提供静电放电保护电路。
CN200880005697A 2007-01-24 2008-01-24 耗尽模式mosfet电路和应用 Pending CN101632176A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US88636307P 2007-01-24 2007-01-24
US60/886,363 2007-01-24

Publications (1)

Publication Number Publication Date
CN101632176A true CN101632176A (zh) 2010-01-20

Family

ID=39645162

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880005697A Pending CN101632176A (zh) 2007-01-24 2008-01-24 耗尽模式mosfet电路和应用

Country Status (4)

Country Link
EP (3) EP2109890A4 (zh)
JP (1) JP2010517204A (zh)
CN (1) CN101632176A (zh)
WO (1) WO2008092004A2 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807905A (zh) * 2010-02-11 2010-08-18 西安能讯微电子有限公司 一种耗尽型半导体开关器件的驱动电路及其驱动方法
WO2013104227A1 (zh) * 2012-01-12 2013-07-18 京东方科技集团股份有限公司 一种静电释放保护电路及包括该电路的显示装置
CN113078888A (zh) * 2020-01-06 2021-07-06 达尔科技股份有限公司 栅极驱动设备和控制方法
CN117130423A (zh) * 2023-03-24 2023-11-28 安世半导体科技(上海)有限公司 参考电压电路
US11876511B2 (en) 2020-01-06 2024-01-16 Diodes Incorporated Gate drive apparatus control method

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5577082B2 (ja) * 2009-12-08 2014-08-20 ルネサスエレクトロニクス株式会社 半導体装置
TWI386109B (zh) * 2009-12-17 2013-02-11 Askey Computer Corp 產線之靜電防護方法及裝置
GB201102473D0 (en) 2011-02-11 2011-03-30 Esg Pool Ventilation Ltd Heating and cooling system and related methods
FI20150334A (fi) * 2015-01-14 2016-07-15 Artto Mikael Aurola Paranneltu puolijohdekokoonpano
FI20150294A (fi) * 2015-10-23 2017-04-24 Ari Paasio Matalan tehonkulutuksen logiikkaperhe
CN108806742B (zh) * 2017-05-04 2022-01-04 汤朝景 随机存取存储器并且具有与其相关的电路、方法以及设备
TWI688192B (zh) * 2018-11-06 2020-03-11 新唐科技股份有限公司 控制電路及其包含之半導體結構

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3967252A (en) * 1974-10-03 1976-06-29 Mostek Corporation Sense AMP for random access memory
TW382164B (en) * 1996-04-08 2000-02-11 Hitachi Ltd Semiconductor IC device with tunnel current free MOS transistors for power supply intercept of main logic
JP2976903B2 (ja) * 1996-10-08 1999-11-10 日本電気株式会社 半導体記憶装置
JPH10172287A (ja) 1996-12-05 1998-06-26 Mitsubishi Electric Corp スタティック型半導体記憶装置
US6639835B2 (en) * 2000-02-29 2003-10-28 Micron Technology, Inc. Static NVRAM with ultra thin tunnel oxides
US6363005B1 (en) * 2001-03-07 2002-03-26 United Microelectronics Corp. Method of increasing operating speed of SRAM
US6879199B2 (en) * 2002-02-15 2005-04-12 Valere Power, Inc. PWM control signal generation method and apparatus
AU2003223386A1 (en) * 2002-03-27 2003-10-13 The Regents Of The University Of California Low-power high-performance memory cell and related methods
US7345511B2 (en) * 2002-08-29 2008-03-18 Technion Research & Development Foundation Ltd. Logic circuit and method of logic circuit design
US6906962B2 (en) * 2002-09-30 2005-06-14 Agere Systems Inc. Method for defining the initial state of static random access memory

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807905A (zh) * 2010-02-11 2010-08-18 西安能讯微电子有限公司 一种耗尽型半导体开关器件的驱动电路及其驱动方法
CN101807905B (zh) * 2010-02-11 2012-05-23 西安捷威半导体有限公司 一种耗尽型半导体开关器件的驱动电路及其驱动方法
WO2013104227A1 (zh) * 2012-01-12 2013-07-18 京东方科技集团股份有限公司 一种静电释放保护电路及包括该电路的显示装置
CN113078888A (zh) * 2020-01-06 2021-07-06 达尔科技股份有限公司 栅极驱动设备和控制方法
US11876511B2 (en) 2020-01-06 2024-01-16 Diodes Incorporated Gate drive apparatus control method
CN113078888B (zh) * 2020-01-06 2024-04-19 达尔科技股份有限公司 栅极驱动设备和控制方法
CN117130423A (zh) * 2023-03-24 2023-11-28 安世半导体科技(上海)有限公司 参考电压电路

Also Published As

Publication number Publication date
EP2287908A2 (en) 2011-02-23
EP2287909A2 (en) 2011-02-23
JP2010517204A (ja) 2010-05-20
EP2109890A2 (en) 2009-10-21
WO2008092004A3 (en) 2008-10-16
WO2008092004A2 (en) 2008-07-31
EP2109890A4 (en) 2010-02-10

Similar Documents

Publication Publication Date Title
CN101632176A (zh) 耗尽模式mosfet电路和应用
US8116120B2 (en) Depletion-mode MOSFET circuit and applications
US7256621B2 (en) Keeper circuits having dynamic leakage compensation
US4797804A (en) High density, high performance, single event upset immune data storage cell
US9025404B1 (en) Semiconductor device with reduced leakage current and method for manufacture of the same
US7872894B2 (en) SRAM memory cell protected against current or voltage spikes
US8611137B2 (en) Memory elements with relay devices
US20200072901A1 (en) Fault diagnostics
CN101236969B (zh) 静态随机存取存储器元件
US9269428B2 (en) RRAM memory device and method thereof
Faraji et al. New SRAM design using body bias technique for low‐power and high‐speed applications
US6111422A (en) Method of testing susceptibility to failure of functional circuitry embodied in an integrated circuit
US9564208B2 (en) Low power radiation hardened memory cell
Abusultan et al. Exploring static and dynamic flash-based FPGA design topologies
Avedillo et al. Improving speed of tunnel FETs logic circuits
US6288586B1 (en) Circuit for standby current reduction
TW201735535A (zh) 新穎的位準位移器
EP3977325A1 (en) Systems and methods for asynchronous programmable gate array devices
Kato et al. SRAM cell stability under the influence of parasitic resistances and data holding voltage as a stability prober
Parvathi et al. Fault model analysis by parasitic extraction method for embedded SRAM
CN111125790B (zh) 一种sram puf集成电路
WO2014158200A1 (en) Semiconductor device with reduced leakage current and method for manufacture the same
US6590812B2 (en) Memory cells incorporating a buffer circuit and memory comprising such a memory cell
CN201562956U (zh) 一种静电保护电路及集成电路
Tak et al. Efficient Resistive Defect Detection Technique for Performance Enhancement of Static Random Access Memory

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20100120