KR100769785B1 - 마스터 칩, 반도체 메모리, 및 반도체 메모리의 제조 방법 - Google Patents

마스터 칩, 반도체 메모리, 및 반도체 메모리의 제조 방법 Download PDF

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Abstract

반도체 메모리는, 반도체 기판과, 상기 반도체 기판상에 배치되고 평면을 갖는 기판 절연층과, 반도체로 이루어지며, 상호 평행하고 또한 단면 높이가 동일하게 연장되는 적어도 제1 ~ 제6 리지를 포함하고, 적어도 상기 제1 및 제6 리지는 기판 절연층의 평면상에 배치되어 이루어지는 복수의 리지와, 상기 제1 ~ 제6 리지의 상부의 절연막과, 상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제1 ~ 제4 리지의 상방에 배치된 제1 게이트선과, 상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제3 ~ 제6 리지의 상방에 배치된 제2 게이트선을 포함하며, 상기 제1 및 제6 리지와, 상기 절연막과, 상기 제1 및 제2 게이트선으로 제1 및 제2 커패시터를 구현하고, 상기 제2 및 제3 리지와, 상기 제1 게이트선으로 제1 드라이버 트랜지스터 및 제1 부하 트랜지스터를 구현하고, 상기 제4 및 제5 리지와, 상기 제2 게이트선으로 제2 부하 트랜지스터 및 제2 드라이버 트랜지스터를 구현한다.
반도체 메모리, 리지, 절연층, 게이트선, 커패시터, 드라이버 트랜지스터, 부하 트랜지스터

Description

마스터 칩, 반도체 메모리, 및 반도체 메모리의 제조 방법{MASTER CHIP, SEMICONDUCTOR MEMORY, AND METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY}
도 1은 본 발명의 실시예에 따른, 반도체 집적 회로를 포함하는 마스터 칩을 도시하는 도면.
도 2는 본 발명의 실시예에 따른 유닛 셀의 상면도.
도 3a는 본 발명의 실시예에 따라, 도 2에 도시된 유닛 셀을 Ⅱ-Ⅱ선의 방향으로 절단한 단면도.
도 3b는 본 발명의 실시예에 따라, 도 2에 도시된 유닛 셀을 Ⅲ-Ⅲ선의 방향으로 절단한 단면도.
도 4는 본 발명의 실시예에 따른 반도체 메모리의 개략도.
도 5는 본 발명의 실시예에 따른 셀 어레이의 평면도.
도 6은 본 발명의 실시예에 따른 셀 어레이의 제1 단면도.
도 7은 본 발명의 실시예에 따른 셀 어레이의 제2 단면도.
도 8은 본 발명의 실시예에 따른 셀 어레이의 제3 단면도.
도 9는 본 발명의 실시예에 따른 셀 어레이의 제4 단면도.
도 10은 본 발명의 실시예에 따른 셀 어레이의 제5 단면도.
도 11은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제 1 평면도.
도 12는 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제1 단면도.
도 13은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제2 평면도.
도 14는 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제2 단면도.
도 15는 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제3 평면도.
도 16은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제3 단면도.
도 17은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제4 평면도.
도 18은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제4 단면도.
도 19는 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제5 단면도.
도 20은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제5 평면도.
도 21은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제 6 단면도.
도 22는 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제7 단면도.
도 23은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제8 단면도.
도 24는 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제9 단면도.
도 25는 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제6 평면도.
도 26은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제10 단면도.
도 27은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제7 평면도.
도 28은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제11 단면도.
도 29는 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제12 단면도.
도 30은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제13 단면도.
도 31은 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제 14 단면도.
도 32는 본 발명의 실시예에 따른 제조 프로세스를 도시하는 셀 어레이의 제15 단면도.
도 33은 본 발명의 또 다른 실시예에 따른 셀 어레이의 평면도.
도 34는 본 발명의 또 다른 실시예에 따른 셀 어레이의 제1 단면도.
도 35는 본 발명의 또 다른 실시예에 따른 셀 어레이의 제2 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
12A : 유닛 셀
30 : 매립 절연체
41a-46a : 제1 ~ 제6 리지
63a : 제1 게이트선
64a : 제2 게이트선
75a, 76a, 77a, 78a, 79a, 80a : 절연층
C1A : 제1 커패시터
C2A : 제2 커패시터
QL1A : 제1 부하 트랜지스터
QD1A : 제1 드라이버 트랜지스터
QL2A : 제2 부하 트랜지스터
QD2A : 제2 드라이버 트랜지스터
[특허 문헌 1] JP 2004-115405, 2004.04.09
[특허 문헌 2] 일본 공개 특허 공보 2003-297954
본 출원은 2004년 4월 9일자로 제출된 일본 특허 출원 P2004-115405에 근거한 것으로, 이로부터 우선권의 이득을 청구하며, 그 전체 내용은 여기 참고로서 포함된다.
본 발명은 마스터 칩, 반도체 메모리, 및 반도체 메모리의 제조 방법에 관한 것으로, 특히, SRAM(static RAM)에 관한 것이다.
일반적으로, SRAM 셀은 쌍안정 플립-플롭(bistable flip-flop) 및 2개의 전송 트랜지스터(transfer transistor)를 포함한다. 쌍안정 플립-플롭은 한 쌍의 CMOS 인버터를 포함하고 논리 상태(logic state)를 기억한다. 우주선(cosmic rays)에 포함되거나 LSI 패키지를 위한 재료에 포함된 방사성 원자로부터 방출된 알파 입자와 같은, 자연 환경으로부터의 활동적인 입자가 CMOS 인버터의 트랜지스터 내의 채널과 확산 영역 사이의 공핍 영역에 충돌한다면, 그 공핍 영역 내에 전 자와 정공이 생성될 수 있다. 생성된 전자는 공핍 영역의 경계를 따라 확산 영역 내에 모일 수 있다. 모인 전자들에 의해 야기된 전하 섭동이 충분히 커진다면, 기억된 논리 상태는 반전될 수 있다. 그러한 현상은 보통 "소프트 오류(soft error)"라 불린다. 소프트 오류는 SRAM 셀의 소형화 및 SRAM 셀의 동작 전압이 감소됨에 따라 증가된다. 여기서, 일본 특허 공개 공보 제2003-297954호는 SRAM 셀의 기억 노드에 커패시터를 추가하여 소프트 에러를 막는 방법을 기술하고 있다. 그러나 SRAM 셀의 기억 노드에 추가된 커패시터는 추가 공간을 차지하게 된다. 또한, 리소그라피 프로세스에 추가된 커패시터를 제조하기 위해 추가 마스크가 필요하게 된다. 결과적으로, SRAM 셀의 제조 프로세스에 있어서의 복잡성이 증가하게 된다. 최근에, 수직 트랜지스터가 많은 주의를 끌고 있는데, 이는, 수직 트랜지스터의 대형 게이트가 채널 전류를 증가시키고 디바이스 속도를 높이기 때문이다. 그러한 수직 트랜지스터 역시 소프트 오류 문제를 포함한다.
따라서, 본 발명의 목적은 추가 공간을 점유하지 않고, 제조 프로세스에 있어서 복잡성을 증가시키지 않으며, 리소그라피 프로세스에 추가 마스크를 필요로 하지 않음과 동시에, 소프트 오류에 대한 내성이 향상된 반도체 메모리를 제공하는 것이다.
본 발명의 일 양상은 본 발명의 실시예에 따른 마스터 칩에 관한 것이다. 마스터 칩은 복수의 유닛 셀을 행방향 및 열방향으로 배열하여 이루어진다. 상기 유닛 셀은, 반도체 기판과, 상기 반도체 기판상에 배치되고 평면을 갖는 기판 절연층과, 반도체로 이루어지며, 상호 평행하고 또한 단면 높이가 동일하게 연장되는 적어도 제1 ~ 제6 리지를 포함하고, 적어도 상기 제1 및 제6 리지는 상기 기판 절연층의 상기 평면상에 배치되어 이루어지는 복수의 리지(ridges)와, 상기 제1 ~ 제6 리지의 상부의 절연막과, 상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제1 ~ 제4 리지의 상방에 배치된 제1 게이트선과, 상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제3 ~ 제6 리지의 상방에 배치된 제2 게이트선을 포함하며, 상기 제1 및 제6 리지와, 상기 절연막과, 상기 제1 및 제2 게이트선으로 제1 및 제2 커패시터를 구현하고, 상기 제2 및 제3 리지와, 상기 제1 게이트선으로 제1 드라이버 트랜지스터 및 제1 부하 트랜지스터를 구현하고, 상기 제4 및 제5 리지와, 상기 제2 게이트선으로 제2 부하 트랜지스터 및 제2 드라이버 트랜지스터를 구현한다.
본 발명의 또 다른 양상은 본 발명의 실시예에 따른 반도체 메모리에 관한 것이다. 반도체 메모리는 단일 평면의 반도체 기판과, 상기 반도체 기판상에 배치되고 평면을 갖는 기판 절연층과, 반도체로 이루어지며, 상호 평행하고 또한 단면 높이가 동일하게 연장되는 적어도 제1 ~ 제6 리지를 포함하고, 적어도 상기 제1 및 제6 리지는 상기 기판 절연층의 상기 평면상에 배치되어 이루어지는 복수의 리지와, 상기 제1 ~ 제6 리지의 상부의 절연막과, 상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제1 ~ 제4 리지의 상방에 배치된 제1 게이트선과, 상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제3 ~ 제6 리지의 상방에 배치된 제2 게이트선을 포함하며, 상기 제1 및 제6 리지와, 상기 절연막과, 상기 제1 및 제2 게이트선으로 제1 및 제2 커패시터를 구현하고, 상기 제2 및 제3 리지와, 상기 제1 게이트선으로 제1 드라이버 트랜지스터 및 제1 부하 트랜지스터를 구현하고, 상기 제4 및 제5 리지와, 상기 제2 게이트선으로 제2 부하 트랜지스터 및 제2 드라이버 트랜지스터를 구현한다.
본 발명의 또 다른 양상은 본 발명의 실시예에 따른 반도체 메모리를 제조하는 방법에 관한 것이다. 반도체 메모리를 제조하는 방법은, 반도체 기판상에 평면을 갖는 기판 절연층을 배치하는 단계, 상기 기판 절연층의 상기 평면 상에는, 반도체로 이루어지며, 상호 평행하고 또한 단면 높이가 동일하게 연장되는 적어도 제1 ~ 제6 리지를 포함하고, 적어도 상기 제1 및 제6 리지는 기판 절연층의 상기 평면상에 배치되어 이루어지는 복수의 리지를 형성하는 단계, 상기 제1 ~ 제6 리지의 상부의 절연막을 형성하는 단계, 상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제1 ~ 제4 리지의 상방에 배치된 제1 게이트선을 형성하는 단계, 및 상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제3 ~ 제6 리지의 상방에 배치된 제2 게이트선을 형성하는 단계를 포함하며, 상기 제1 및 제6 리지와, 상기 절연막과, 상기 제1 및 제2의 게이트선으로 제1 및 제2 커패시터를 구현하고, 상기 제2 및 제3 리지와, 상기 제1 게이트선으로 제1 드라이버 트랜지스터 및 제1 부하 트랜지스터를 구현하고, 상기 제4 및 제5 리지와, 상기 제2 게이트선으로 제2 부하 트랜지스터 및 제2 드라이버 트랜지스터를 구현한다.
본 발명의 여러 실시예가 첨부 도면을 참조하여 설명될 것이다. 도면 전체에 걸쳐 동일하거나 유사한 부분 및 요소에 대해서는 동일하거나 유사한 참조 번호를 부여할 것이고, 동일하거나 유사한 부분 및 요소의 설명은 생략되거나 간략화된다는 것에 유의해야 한다.
도 1에 도시된 실시예에 따른 마스터 칩에 있어서, 유닛 셀(12A, 12B, 12C, 12D, 12E, 12F, ..., 112A, 112B, 112C, 112D, 112E, 112F, ..., 113A, 113B, 113C, 113D, 113E, 113F, ..., 114A, 114B, 114C, 114D, 114E, 114F 등)은 각각 게이트 어레이를 구성하도록 배치된다. 마스터 칩의 주변 부분에서, I/O 셀(73A, 73B, 73C, ..., 74A, 74B, 74C, ..., 83A, 83B, 83C, ..., 84A, 84B, 84C 등)이 각각 배치되고, I/O 셀은 배선 마스크를 사용하여, 개개의 단말에 의존하는 입력 버 퍼, 출력 버퍼, 양방향 버퍼 등을 구성할 수 있다.
더욱이, 도 2, 도 2에서 Ⅱ-Ⅱ선을 따라 절취한 단면도인 도 3a, 및 도 2에서 Ⅲ-Ⅲ선을 따라 절취한 단면도인 도 3b에 도시된 바와 같이, 유닛 셀(12A)은 반도체 기판(10), 상기 반도체 기판(10)에 배치된 매립 절연체(30), 상기 매립 절연체(30) 상에 배치되고 상호 평행하게 연장된 제1 리지(41a), 제2 리지(42a), 제3 리지(43a), 제4 리지(44a), 제5 리지(45a), 및 제6 리지(46a)를 포함한다. 제1 ~ 제6 리지(41a-46a) 각각은 반도체로 이루어진다. 또한, 유닛 셀(12A)은 제1 ~ 제6 리지(41a-46a) 상에 각각 배치된 절연층(75a, 76a, 77a, 78a, 79a, 80a), 상기 제1 ~ 제6 리지(41a-46a)에 수직인 방향으로 연장되고 상기 제1 ~ 제4 리지(41a-44a) 위에 배치된 제1 게이트선(63a), 및 상기 제1 ~ 제6 리지(41a-46a)에 수직인 방향으로 연장되고 상기 제3 ~ 제6 리지(43a-46a) 위에 배치된 제2 게이트선(64a)을 포함한다. 여기서, "리지(ridge)"는 핀(fin) 또는 플레이트(plate) 반도체 영역을 의미한다.
유닛 셀(12A)에서, 제1 리지(41a), 절연층(75a), 및 제1 게이트선(63a)은 모여서 제1 커패시터(C1A)를 구현한다. 유사하게, 제6 리지(46a), 절연층(80a), 및 제2 게이트선(64a)은 모여서 제2 커패시터(C2A)를 구현한다. 또한, 제2 및 제3 리지(42a, 43a), 절연층(76a, 77a), 및 제1 게이트선(63a)은 제1 드라이버 트랜지스터(QD1A)와 제1 부하 트랜지스터(QL1A)를 구현한다. 또한, 제4 및 제5 리지(44a, 45a), 절연층(78a, 79a), 및 제2 게이트선(64a)은 제2 부하 트랜지스터(QL2A)와 제2 드라이버 트랜지스터(QD2A)를 구현한다.
제2 리지(42a)에 분리 도핑 영역(isolated dopped regions)이 제공된다. 분리 도핑 영역은 p-형 제2 리지(42a)의 도전성과 반대의 도전성을 갖는다. 분리 도핑 영역들은 제1 드라이버 트랜지스터(QD1A)의 n+ 소스 영역(152a)과 n+ 드레인 영역(151a)을 각각 구현한다. 따라서, 제1 드라이버 트랜지스터(QD1A)는 제1 게이트선(63a)에 의해 자기 정렬된 n+ 소스 영역(152a)과 n+ 드레인 영역(151a)을 포함하는 n-채널 MOS 트랜지스터이다.
제3 리지(43a)에 분리 도핑 영역이 제공된다. 분리 도핑 영역은 n-형 제3 리지(43a)의 도전성과 반대의 도전성을 갖는다. 분리 도핑 영역들은 제1 부하 트랜지스터(QL1A)의 p+ 소스 영역(201a)과 p+ 드레인 영역(202a)을 각각 구현한다. 따라서, 제1 부하 트랜지스터(QL1A)는 제1 게이트선(63a)에 의해 자기 정렬되는, 제3 리지(43a)에 제공된 n-형 불순물 영역(65a), p+ 소스 영역(201a), 및 p+ 드레인 영역(202a)을 포함하는 p-채널 MOS 트랜지스터이다.
제5 리지(45a)에 분리 도핑 영역이 제공된다. 분리 도핑 영역은 p-형 제5 리지(45a)의 도전성과 반대의 도전성을 갖는다. 분리 도핑 영역들은 제2 드라이브 트랜지스터(QD2A)의 n+ 소스 영역(58a)과 n+ 드레인 영역(57a)을 각각 구현한다. 따 라서, 제2 드라이버 트랜지스터(QD2A)는 제2 게이트선(64a)에 의해 자기 정렬된 n+ 소스 영역(58a)과 n+ 드레인 영역(57a)을 포함하는 n-채널 MOS 트랜지스터이다.
제4 리지(44a)에 분리 도핑 영역이 제공된다. 분리 도핑 영역은 n-형 제4 리지(44a)의 도전성과 반대의 도전성을 갖는다. 분리 도핑 영역들은 제2 부하 트랜지스터(QL2A)의 p+ 소스 영역(210a)과 p+ 드레인 영역(203a)을 각각 구현한다. 따라서, 제2 부하 트랜지스터(QL2A)는 제2 게이트선(64a)에 의해 자기 정렬되는, 제4 리지(44a)에 제공된 n-형 불순물 영역(66a), p+ 소스 영역(210a), 및 p+ 드레인 영역(203a)을 포함하는 p-채널 MOS 트랜지스터이다.
제1 드라이버 트랜지스터(QD1A)의 n+ 드레인 영역(151a), 제1 부하 트랜지스터(QL1A)의 p+ 드레인 영역(202a), 및 제2 게이트선(64a)은 제2 리지(42a) 상 및 제3 리지(43a) 상에 배치된 드레인선(25a)에 의해 전기적으로 상호 접속된다.
제2 드라이버 트랜지스터(QD2A)의 n+ 드레인 영역(57a), 제2 부하 트랜지스터(QL2A)의 p+ 드레인 영역(203a), 및 제1 게이트선(63a)은 제4 리지(44a) 상 및 제5 리지(45a) 상에 배치된 드레인선(26a)에 의해 전기적으로 상호 접속된다.
또한, 제1 전송 트랜지스터(QT1A)는 제2 리지(42a)에서 제1 드라이버 트랜지 스터(QD1A)에 인접하여 제공된다. 제1 전송 트랜지스터(QT1A)는 n+ 소스 영역(150a), n+ 드레인 영역(151a), 및 게이트 전극(81)을 포함하는 n-채널 MOS 트랜지스터이다. n+ 소스 영역(150a) 및 n+ 드레인 영역(151a)은 제2 리지(42a)에 제공되고 게이트 전극(81)에 의해 자기 정렬된다. 게이트 전극(81)은 절연층(76a) 상에 배치된다.
제2 전송 트랜지스터(QT2A)는 제5 리지(45a)에서 제2 드라이버 트랜지스터(QD2A)에 인접하여 제공된다. 제2 전송 트랜지스터(QT2A)는 n+ 소스 영역(56a), n+ 드레인 영역(57a), 및 게이트 전극(71a)을 포함하는 n-채널 MOS 트랜지스터이다. n+ 소스 영역(56a) 및 n+ 드레인 영역(57a)은 제5 리지(45a)에 제공되고 게이트 전극(71a)에 의해 자기 정렬된다. 게이트 전극(71a)은 절연층(79a) 상에 배치된다.
또한, n+ 반도체 영역(59a)은 제1 리지(41a)에서 제1 커패시터(C1A)에 인접하여 제공된다. n+ 반도체 영역(55a)은 제6 리지(46a)에서 제2 커패시터(C2A)에 인접하여 제공된다.
도 4는 실시예에 따른 SRAM 셀 어레이의 일부를 도시하는 회로도이고, 도 5는 도 4에 도시된 회로도에 대응하는 SRAM 셀 어레이의 평면도이다. 도 5에서, 점선으로 둘러싸인 부분은 도 2에 도시된 유닛 셀(12A)에 대응한다. 도 5에서, 유닛셀(12A), 및 유닛 셀(12A)과 각각 동등물인 유닛 셀(12B, 12C, 12D)은 행렬로 배열 되어 금속 배선에 의해 상호 접속된다. 게다가, 도 5에서 Ⅵ-Ⅵ선, Ⅶ-Ⅶ선, Ⅷ-Ⅷ선, Ⅸ-Ⅸ선, 및 Ⅹ-Ⅹ선을 따라 절취한 단면도를 각각 나타내는 도 6, 도 7, 도 8, 도 9 및 도 10에 도시된 바와 같이, 제1 인터레벨 절연체(interlevel insulator; 101)는 매립 절연체(30) 상에 배치된다. 또한, 제2 인터레벨 절연체(102)는 제1 인터레벨 절연체(101) 상에 배치되고, 제3 인터레벨 절연체(103)는 제2 인터레벨 절연체(102) 상에 배치된다. 도 5는 제1 ~ 제3 인터레벨 절연체(101~103)를 관찰함으로써 얻어진 투시도이다.
여기서, 셀 유닛(12A)에서, 제1 커패시터(C1A)에 인접한 n+ 반도체 영역(59a)은 제1 리지(41a)와 제2 리지(42a)를 상호 접속하는 단말 구역(terminal area; 185a)에 의해 제1 드라이버 트랜지스터(QD1A)의 n+ 소스 영역(152a)에 전기적으로 접속된다. 저전압 레벨 전원(VSS)에 전기적으로 접속될 콘택트 스터드(contact stud; 170a)는 단말 구역(185a)에 배치된다. 더욱이, 도 10에 도시된 바와 같이, 제1 인터레벨 절연체(101)를 관통하는 콘택트 스터드(283a), 상기 콘택트 스터드(283a)에 전기적으로 접속되고 제2 인터레벨 절연체(102)를 관통하는 콘택트 스터드(281a), 및 상기 콘택트 스터드(281a)에 전기적으로 접속되고 제3 인터레벨 절연체(103)를 관통하는 콘택트 스터드(171a)는 제1 부하 트랜지스터(QL1A)의 p+ 소스 영역(201a) 위에 배치되고, p+ 소스 영역(201a)은 콘택트 스터드(283a, 281a, 171a)를 통해 고전압 레벨 전원(VDD)에 전기적으로 접속된다. 상술된 레이아웃을 채택함으로써, 도 5 및 8에 도시된 제1 커패시터(C1A)에 인접한 n+ 반도체 영역(59a)은 저전압 레벨 전원(VSS)에 전기적으로 접속되고, 제1 드라이버 트랜지스터(QD1A) 및 제1 부하 트랜지스터(QL1A)는 모여서 CMOS 인버터를 구성한다.
한편, 도 5에 도시된 바와 같이, 제2 커패시터(C2A)에 인접한 n+ 반도체 영역(55a)은 제6 리지(46a)를 제5 리지(45a)에 접속하는 단말 구역(186a)에 의해 제2 드라이버 트랜지스터(QD2A)의 n+ 소스 영역(58a)에 전기적으로 접속된다. 저전압 레벨 전원(VSS)에 전기적으로 접속될 콘택트 스터드(173a)는 단말 구역(186a)에 배치된다. 고전압 레벨 전원(VDD)에 전기적으로 접속될 콘택트 스터드(172a)는 제2 부하 트랜지스터(QL2A)의 p+ 소스 영역(210a)에 배치된다. 상술한 레이아웃을 채택함으로써, 제2 커패시터(C2A)에 인접한 n+ 반도체 영역(55a)은 저전압 레벨 전원(VSS)에 전기적으로 접속되고, 제2 드라이버 트랜지스터(QD2A)와 제2 부하 트랜지스터(QL2A)가 모여서 CMOS 인버터를 구성한다.
또한, 도 9에 도시된 바와 같이, 제1 인터레벨 절연체(101)를 관통하는 콘택트 스터드(302a)는 제1 드라이버 트랜지스터(QD1A)와 n+ 드레인 영역(151a)을 공유하 는 제1 전송 트랜지스터(QT1A)의 n+ 소스 영역(150a)에 배치되며, 상기 콘택트 스터드(302a)에 전기적으로 접속되고, 도 5에 도시된 바와 같이, 제1 ~ 제6 리지(41a ~ 46a)에 수직인 방향으로 연장되는 비트선(124)은 제1 인터레벨 절연체(101) 위에 배치된다. 한편, 제1 전송 트랜지스터(QT1A)의 게이트 전극(81)은 콘택트 스터드(321)를 통해 워드선(144)에 전기적으로 접속된다. 여기서, 도 8에 도시된 바와 같이, 게이트 전극(81)과 제1 리지(41a)는 제1 리지(41a) 상에 배치된 절연층(75a)으로 인해 전기적으로 절연된다.
한편, 도 5에 도시된 바와 같이, 콘택트 스터드(301a)는 제2 드라이버 트랜지스터(QD2A)와 n+ 드레인 영역(57a)을 공유하는 제2 전송 트랜지스터(QT2A)의 n+ 소스 영역(56a)에 배치되고, n+ 소스 영역(56a)은 제1 ~ 제6 리지(41a ~ 46a)에 수직인 방향으로 연장된 비트선(122)에 전기적으로 접속된다. 또한, 도 6에 도시된 바와 같이, 제1 인터레벨 절연체(101)를 관통하는 콘택트 스터드(261a)와, 이 콘택트 스터드(261a)에 전기적으로 접속되고 제2 인터레벨 절연체(102)를 관통하는 콘택트 스터드(311a)는 제2 전송 트랜지스터(QT2A)의 게이트 전극(71a) 위에 배치된다. 제1 ~ 제6 리지(41a ~ 46a)에 평행인 방향으로 연장되는 워드선(146)은 제2 인터레벨 절연체(102) 상에 배치되고 콘택트 스터드(261a ~ 311a)를 통해 게이트 전극(71a)에 전기적으로 접속된다.
상술한 레이아웃을 채택함으로써, 제1 드라이버 트랜지스터(QD1A)와 제1 부하 트랜지스터(QL1A)를 포함하는 CMOS 인버터, 및 제2 드라이버 트랜지스터(QD2A)와 제2 부하 트랜지스터(QL2A)를 포함하는 CMOS 인버터가 모여서 쌍안정 플립-플롭을 구성한다. 여기서, 제1 게이트선(63a), 드레인선(26a), 및 n+ 드레인 영역(57a)이 모여서 유닛 셀(12A)의 하나의 기억 노드를 구성한다. 한편, 제2 게이트선(64a), 드레인선(25a), 및 n+ 드레인 영역(151a)이 모여서 유닛 셀(12A)의 또 다른 기억 노드를 구성한다.
도 5 ~ 7에 도시된 바와 같이, 유닛 셀(12B)은, 반도체로 이루어지고 서로 평행하게 연장되는 제1 리지(41b), 제2 리지(42b), 제3 리지(43b), 제4 리지(44b), 제5 리지(45b), 및 제6 리지(46b)와; 상기 제1 ~ 제6 리지(41b~46b) 상에 각각 배치된 절연층(75b, 76b, 77b, 78b, 79b, 80b)과; 상기 제1 ~ 제6 리지(41b-46b)에 수직인 방향으로 연장되고 상기 제1 ~ 제4 리지(41b-44b) 위에 배치된 제1 게이트선(63b)과; 상기 제1 ~ 제6 리지(41b-46b)에 수직인 방향으로 연장되고 상기 제3 ~ 제6 리지(43b-46b) 위에 배치된 제2 게이트선(64b)을 포함한다.
유닛 셀(12B)에서, 제1 리지(41b), 절연층(75b), 및 제1 게이트선(63b)은 모여서 제1 커패시터(C1B)를 구현한다. 유사하게, 제6 리지(46b), 절연층(80b), 및 제2 게이트선(64b)은 모여서 제2 커패시터(C2B)를 구현한다. 또한, 제2 및 제3 리지(42b, 43b), 절연층(76b, 77b), 및 제1 게이트선(63b)은 제1 드라이버 트랜지스 터(QD1B)와 제1 부하 트랜지스터(QL1B)를 구현한다. 또한, 제4 및 제5 리지(44b, 45b), 절연층(78b, 79b), 및 제2 게이트선(64b)은 제2 부하 트랜지스터(QL2B)와 제2 드라이버 트랜지스터(QD2B)를 구현한다.
n+ 반도체 영역(59b)은 제1 리지(41b)에서 제1 커패시터(C1B)가 제공된 영역에 인접하여 제공된다. 제1 드라이버 트랜지스터(QD1B)는 n+ 드레인 영역(151b), n+ 소스 영역(152b), 및 절연층(76b)을 포함하는 n-채널 MOS 트랜지스터이다. n+ 드레인 영역(151b) 및 n+ 소스 영역(152b)은 p-형 제2 리지(42b)에 제공된다. 도 5에 도시된 바와 같이, n+ 반도체 영역(59b)은 단말 구역(185b)을 통해 n+ 소스 영역(152b)에 전기적으로 접속된다. 저전압 레벨 전원(VSS)에 전기적으로 접속될 콘택트 스터드(170b)는 단말 구역(185b)에 배치된다.
도 5 및 도 6에 도시된 제1 부하 트랜지스터(QL1B)는 n-형 불순물 영역(65b), p+ 드레인 영역(202b), p+ 소스 영역(201b), 및 절연층(77b)을 포함하는 p-채널 MOS 트랜지스터이다. n-형 불순물 영역(65b), p+ 드레인 영역(202b), 및 p+ 소스 영역(201b)은 제3 리지(43b)에 제공된다. 고전압 레벨 전원(VDD)에 전기적으로 접속될 콘택트 스터드(171b)는 p+ 소스 영역(201b)에 배치된다. 또한, 도 5 및 7에 도시된 바와 같이, 제1 부하 트랜지스터(QL1B)의 p+ 드레인 영역(202b)은 드레인선(25b)에 의해 제1 드라이버 트랜지스터(QD1B)의 n+ 드레인 영역(151b)에 전기적으로 접속된다. 상술한 레이아웃을 채택함으로써, 제1 드라이버 트랜지스터(QD1B)와 제1 부하 트랜지스터(QL1B)가 모여서 CMOS 인버터를 구성한다.
한편, n+ 반도체 영역(55b)은 제6 리지(46b)에서 제2 커패시터(C2B)가 제공된 영역에 인접하여 제공된다. 제2 드라이버 트랜지스터(QD2B)는 p-형 제5 리지(45b)에 제공된 n+ 드레인 영역(57b)과 n+ 소스 영역(58b)을 포함하는 n-채널 MOS 트랜지스터이다. n+ 반도체 영역(55b)은 단말 구역(186b)을 통해 n+ 소스 영역(58b)에 전기적으로 접속된다. 저전압 레벨 전원(VSS)에 전기적으로 접속될 콘택트 스터드(173b)는 단말 구역(186b)에 배치된다.
제2 부하 트랜지스터(QL2B)는 제4 리지(44b)에 제공된 p+ 드레인 영역(203b)과 p+ 소스 영역(210b)을 포함하는 p-채널 MOS 트랜지스터이다. 고전압 레벨 전원(VDD)에 전기적으로 접속될 콘택트 스터드(172b)는 p+ 소스 영역(210b)에 배치된다. 제2 부하 트랜지스터(QL2B)의 p+ 드레인 영역(203b)은 드레인선(26b)에 의해 제2 드 라이버 트랜지스터(QD2B)의 n+ 드레인 영역(57b)에 전기적으로 접속된다. 상술한 레이아웃을 채택함으로써, 제2 드라이버 트랜지스터(QD2B)와 제2 부하 트랜지스터(QL2B)가 모여서 CMOS 인버터를 구성한다.
또한, n+ 소스 영역(150b), n+ 드레인 영역(151b), 및 게이트 전극(81)을 포함하는 n-채널 MOS 트랜지스터인 제1 전송 트랜지스터(QT1B)는 제2 리지(42b)에 제공된다. 콘택트 스터드(302b)는 제1 전송 트랜지스터(QT1B)의 소스 영역(150b)에 배치되고, 이로써, 소스 영역(150b)이 비트선(124)에 전기적으로 접속된다. 여기서, 제1 전송 트랜지스터(QT1B)는 유닛 셀(12A)의 제1 전송 트랜지스터(QT1A)와 게이트 전극(81)을 공유하고, 워드선(144)에 전기적으로 접속된다.
한편, 도 5 및 6에 도시된 바와 같이, n+ 소스 영역(56b), n+ 드레인 영역(57b), 및 게이트 전극(71b)을 포함하는 n-채널 MOS 트랜지스터인 제2 전송 트랜지스터(QT2B)는 p-형 제5 리지(42b)에 제공된다. 도 5에 도시된 바와 같이, 콘택트 스터드(301b)는 제2 전송 트랜지스터(QT2B)의 소스 영역(56b)에 배치되고, 이로써, 소스 영역(56b)이 비트선(122)에 전기적으로 접속된다. 또한, 도 5 및 6에 도시된 바와 같이, 제1 인터레벨 절연체(101)를 관통하는 콘택트 스터드(261b), 및 상기 콘택트 스터드(261b)에 전기적으로 접속되고 제2 인터레벨 절연체(102)를 관통하는 콘택트 스터드(311b)는 제2 전송 트랜지스터(QT2B)의 게이트 전극(71b) 위에 배치된다. 게이트 전극(71b)은 콘택트 스터드(261b, 311b)를 통해 워드선(142)에 전기적으로 접속된다.
또한, 제1 드라이버 트랜지스터(QD1B)의 n+ 드레인 영역(151b), 제1 부하 트랜지스터(QL1B)의 p+ 드레인 영역(202b), 및 제2 게이트선(64b)은 제2 리지(42b)의 위 및 제3 리지(43b)의 위에 배치된 드레인선(25b)에 의해 전기적으로 상호 접속된다.
한편, 제2 드라이버 트랜지스터(QD2B)의 n+ 드레인 영역(57b), 제2 부하 트랜지스터(QL2B)의 p+ 드레인 영역(203b), 및 제1 게이트선(63b)은 제4 리지(44b)의 위 및 제5 리지(45b)의 위에 배치된 드레인선(26b)에 의해 전기적으로 상호 접속된다.
상술한 레이아웃을 채택함으로써, 제1 드라이버 트랜지스터(QD1B)와 제1 부하 트랜지스터(QL1B)를 포함하는 CMOS 인버터와, 제2 드라이버 트랜지스터(QD2B)와 제2 부하 트랜지스터(QL2B)를 포함하는 CMOS 인버터가 모여서 쌍안정 플립-플롭을 구성한다. 여기서, 제1 게이트선(63b), 드레인선(26b), 및 n+ 드레인 영역(57b)이 모여서 유닛 셀(12B)의 하나의 기억 노드를 구성한다. 한편, 제2 게이트선(64b), 드레인선(25b), 및 n+ 드레인 영역(151b)이 모여서 유닛 셀(12B)의 또 다른 기억 노드 를 구성한다.
도 5, 8, 9 및 10에 도시된 유닛 셀(12C)은, 제1 리지(41a), 제2 리지(42a), 제3 리지(43a), 제4 리지(44a), 제5 리지(45a), 제6 리지(46a)와; 상기 제1 리지(41a)에 제공된 제1 커패시터(C1C)와; 제2 리지(42a)에 제공된 제1 전송 트랜지스터(QT1C) 및 제1 드라이버 트랜지스터(QD1C)와; 제3 리지(43a)에 제공된 제1 부하 트랜지스터(QL1C)와; 제4 리지(44a)에 제공된 제2 부하 트랜지스터(QL2C)와; 제5 리지(45a)에 제공된 제2 전송 트랜지스터(QT2C) 및 제2 드라이버 트랜지스터(QD2C)와; 제6 리지(46a)에 제공된 제2 커패시터(C2C)를 포함한다.
도 5 및 8에 도시된 바와 같은 제1 리지(41a)에 제공된 제1 커패시터(C1C)는 절연층(75a)과 제1 게이트선(63c)을 포함한다. 한편, n+ 반도체 영역(59c)은 제1 리지(41a)에서 제1 커패시터(C1C)가 제공된 영역에 인접하여 배치된다. 도 5 및 9에 도시된 바와 같은 제2 리지(42a)에 제공된 제1 드라이버 트랜지스터(QD1C)는 n+ 드레인 영역(151c), n+ 소스 영역(152c), 절연층(76a), 및 제1 게이트선(63c)을 포함하는 n-채널 MOS 트랜지스터이다. n+ 소스 영역(152c)은 단말 구역(185c)을 통해 n+ 반도체 영역(59c)에 전기적으로 접속된다. 저전압 레벨 전원(VSS)에 전기적으로 접속될 콘택트 스터드(170c)는 단말 구역(185c)에 배치된다.
도 5 및 10에 도시된 바와 같은 제3 리지(43a)에 제공된 제1 부하 트랜지스터(QL1C)는 n-형 불순물 영역(65a), p+ 드레인 영역(202c), p+ 소스 영역(201c), 절연층(77a), 및 제1 게이트선(63c)을 포함하는 p-채널 MOS 트랜지스터이다. 제1 인터레벨 절연체(101)를 관통하는 콘택트 스터드(283a), 상기 콘택트 스터드(283a)에 전기적으로 접속되고 제2 인터레벨 절연체(102)를 관통하는 콘택트 스터드(281a), 및 상기 콘택트 스터드(281a)에 전기적으로 접속되고 제3 인터레벨 절연체(103)를 관통하는 콘택트 스터드(171c)는 p+ 소스 영역(201c) 위에 배치되고, p+ 소스 영역(201c)은 고전압 레벨 전원(VDD)에 전기적으로 접속된다. 제1 부하 트랜지스터(QL1C)의 p+ 드레인 영역(202c)은 드레인선(25c)에 의해 제1 드라이버 트랜지스터(QD1C)의 n+ 드레인 영역(151c)에 전기적으로 접속된다.
도 5 및 9에 도시된 바와 같은 제2 리지(42a)에 제공된 제1 전송 트랜지스터(QT1C)는 n+ 소스 영역(150a), n+ 드레인 영역(151c), 절연층(76a), 및 게이트 전극(82)을 포함하는 n-채널 MOS 트랜지스터이다. 콘택트 스터드(322)는 게이트 전극(82)에 배치되고, 게이트 전극(82)은 워드선(144)에 전기적으로 접속된다.
한편, 도 5에 도시된 바와 같은 제6 리지(46a)에 제공된 제2 커패시터(C2C)는 제2 게이트선(64c)을 포함한다. 또한, n+ 반도체 영역(55a)은 제6 리지(46a)에 서 제2 커패시터(C2C)가 제공된 영역에 인접하여 제공된다. 제5 리지(45a)에 제공된 제2 드라이버 트랜지스터(QD2C)는 n+ 드레인 영역(57c), n+ 소스 영역(58a), 및 제2 게이트선(64c)을 포함하는 n-채널 MOS 트랜지스터이다.
제4 리지(44a)에 제공된 제2 부하 트랜지스터(QL2C)는 p+ 드레인 영역(203c), p+ 소스 영역(210a), 및 제2 게이트선(64c)을 포함하는 p-채널 MOS 트랜지스터이다. 제2 부하 트랜지스터(QL2C)의 p+ 드레인 영역(203c)은 드레인선(26c)에 의해 제2 드라이버 트랜지스터(QD2C)의 n+ 드레인 영역(57c)에 전기적으로 접속된다.
또한, 제5 리지(45a)에 제공된 제2 전송 트랜지스터(QT2C)는 n+ 소스 영역(56a), n+ 드레인 영역(57c), 및 게이트 전극(71c)을 포함하는 n-채널 MOS 트랜지스터이다. 콘택트 스터드(301c)는 n+ 소스 영역(56c)에 배치되고, 이로써 n+ 소스 영역(56c)은 비트선(126)에 전기적으로 접속된다. 콘택트 스터드(311c)는 게이트 전극(71c)에 배치되고, 이로써 게이트 전극(71c)은 워드선(146)에 전기적으로 접속된다.
도 5에 도시된 유닛 셀(12D)은, 제1 리지(41b), 제2 리지(42b), 제3 리지(43b), 제4 리지(44b), 제5 리지(45b), 제6 리지(46b)와; 상기 제1 리지(41b)에 제 공된 제1 커패시터(C1D)와; 제2 리지(42b)에 제공된 제1 전송 트랜지스터(QT1D) 및 제1 드라이버 트랜지스터(QD1D)와; 제3 리지(43b)에 제공된 제1 부하 트랜지스터(QL1D)와; 제4 리지(44b)에 제공된 제2 부하 트랜지스터(QL2D)와; 제5 리지(45b)에 제공된 제2 전송 트랜지스터(QT2D) 및 제2 드라이버 트랜지스터(QD2D)와; 제6 리지(46b)에 제공된 제2 커패시터(C2D)를 포함한다.
제1 리지(41b)에 제공된 제1 커패시터(C1D)는 제1 게이트선(63d)을 포함한다. 한편, n+ 반도체 영역(59d)은 제1 리지(41b)에서 제1 커패시터(C1D)가 제공된 영역에 인접하여 제공된다. 제2 리지(42b)에 제공된 제1 드라이버 트랜지스터(QD1D)는 n+ 드레인 영역(151d), n+ 소스 영역(152d), 및 제1 게이트선(63d)을 포함하는 n-채널 MOS 트랜지스터이다. n+ 반도체 영역(59d)은 단말 구역(185d)을 통해 n+ 소스 영역(152d)에 전기적으로 접속된다.
제3 리지(43d)에 제공된 제1 부하 트랜지스터(QL1D)는 p+ 드레인 영역(202d), p+ 소스 영역(201d), 및 제1 게이트선(63d)을 포함하는 p-채널 MOS 트랜지스터이다. 제1 부하 트랜지스터(QL1D)의 p+ 드레인 영역(202d)은 드레인선(25d)에 의해 제1 드 라이버 트랜지스터(QD1D)의 n+ 드레인 영역(151d)에 전기적으로 접속된다.
제2 리지(42b)에 제공된 제1 전송 트랜지스터(QT1D)는 n+ 소스 영역(150b), n+ 드레인 영역(151b), 및 게이트 전극(82)을 포함하는 n-채널 MOS 트랜지스터이다.
한편, 제6 리지(46b)에 제공된 제2 커패시터(C2D)는 제2 게이트선(64d)을 포함한다. 또한, n+ 반도체 영역(55b)은 제6 리지(46b)에서 제2 커패시터(C2D)가 배치된 영역에 인접하여 제공된다. 제5 리지(45b)에 제공된 제2 드라이버 트랜지스터(QD2D)는 n+ 드레인 영역(57d), n+ 소스 영역(58d), 및 제2 게이트선(64d)을 포함하는 n-채널 MOS 트랜지스터이다.
제4 리지(44b)에 제공된 제2 부하 트랜지스터(QL2D)는 p+ 드레인 영역(203d), p+ 소스 영역(210d), 및 제2 게이트선(64d)을 포함하는 p-채널 MOS 트랜지스터이다. 제2 부하 트랜지스터(QL2D)의 p+ 드레인 영역(203d)은 드레인선(26d)에 의해 제2 드라이버 트랜지스터(QD2D)의 n+ 드레인 영역(57d)에 전기적으로 접속된다.
제2 전송 트랜지스터(QT2C)는 제5 리지(45b), n+ 소스 영역(56d), n+ 드레인 영역(57d), 및 게이트 전극(71d)을 포함하는 n-채널 MOS 트랜지스터이다. 콘택트 스터드(301d)는 소스 영역(56d)에 배치되고, 이로써 n+ 소스 영역(56d)은 비트선(126)에 전기적으로 접속된다. 한편, 콘택트 스터드(311d)는 게이트 전극(71d)에 배치되고, 이로써 게이트 전극(71d)은 워드선(142)에 전기적으로 접속된다.
도 5 ~ 10에 도시된 반도체 메모리에 있어서, 반도체 기판(10)을 위한 재료로서 단결정 실리콘(Si) 등을 사용할 수 있다. 콘택트 스터드(170a, 170b, 170c, 170d, 171a, 171b, 171c, 171d, 261a, 261b, 281a, 281c, 283a, 283b, 301a, 301b, 301c, 301d, 302a, 302b, 311a, 311b, 311c, 311d, 321, 322), 비트선(122, 124, 126), 및 워드선(142, 144, 146) 각각을 위해 사용되는 재료로서, 알루미늄(Al) 및 구리(Cu)와 같은 금속, 알루미늄 합금(Ai-Si 및 Al-Cu-Si 등), 몰리브덴(Mo) 및 텅스텐(W)과 같은 내열성 금속, 내열성 금속의 규화물(MoSi2 및 WSi2 등) 등을 사용할 수 있다. 한편, 다결정 실리콘으로 이루어지는 단일층 혹은 다결정 실리콘층 상에 규화물층을 퇴적함으로써 형성된 이중층은, 예를 들어, 제1 게이트선(63a, 63b, 63c, 63d), 제2 게이트선(64a, 64b, 64c, 64d), 및 게이트 전극(71a, 71b, 71c, 71d, 81, 82)을 위해 각각 사용될 수 있다. 제1 인터레벨 절연체(101), 제2 인터레벨 절연층(102), 및 제3 인터레벨 절연층(103) 각각을 위한 재료로서, 이산화 실리콘(SiO2), 탄소가 포함된 실리콘 산화물(SiOC), 불소가 포함된 실리콘 산화물(SiOF)과 같은 무기 절연 재료, HSQ(silicon dioxide hydrogen silsesquioxane)와 같은 소위 저 유전체(low-k) 재료, 및 그 외의 유기 폴리머 등을 사용할 수 있다.
도 4 및 5에 도시된 바와 같이, 실시예에 따른 상술한 반도체 메모리에 있어 서, 제2 드라이버 트랜지스터(QD2A)의 n+ 드레인 영역(57a)을 갖는 유닛 셀(12A) 내의 하나의 기억 노드는 제1 커패시터(C1A)를 포함한다. 또한, 제1 커패시터(C1A)는 n+ 반도체 영역(59a)을 통해 저전압 레벨 전원(VSS)에 전기적으로 접속된다. 따라서, 반도체 메모리로의 알파 입자 등의 충돌로 인해 n+ 드레인 영역(57a)에 전자가 생성되더라도, 생성된 전자들을 제1 커패시터(C1A)에 의해 효과적으로 흡수하는 것이 가능하다. 결과적으로, 소프트 오류를 효과적으로 막는 것이 가능하다. 제1 드라이버 트랜지스터(QD1A)의 n+ 드레인 영역(151a)을 갖는 또 다른 기억 노드에서도 제2 커패시터(C2A)에 의한 유사한 효과가 달성될 수 있다. 또한, 각각의 유닛 셀(12B, 12C, 13D)의 관점에서 보면, 제1 커패시터(C1B, C1C, C1D) 및 제2 커패시터(C2B, C2C, C2D)에 의해, 소프트 오류를 막는 것이 가능하다.
또한, 제1 커패시터(C1A, C1B, C1C, C1D) 및 제2 커패시터(C1B, C2B, C2C, C2D)가 제공된 제1 리지(41a, 41b) 및 제6 리지(46a, 46b)는 반도체 메모리의 제조 프로세스에 있어서 리소그라피 오류를 취급하기 위한 것을 목적으로 제공된다. 따라서, 실시예에서의 반도체 메모리에 따르면, 종래의 반도체 메모리와 비교할 때, 셀 구역의 증가를 야기하지 않고, 제1 커패시터(C1A, C1B, C1C, C1D) 및 제2 커패시터(C1B, C2B, C2C, C2D)에 의해 소프트 오류를 억제하는 것이 가능하다.
도 2 및 도 5 ~ 7에 도시된 예에서, 각각의 유닛 셀(12A ~ 12C)은 6개의 리지, 즉, 제1 ~ 제6 리지(41a~46a 혹은 41b~46b)를 포함한다. 그러나 본 발명의 실시예는 6개의 리지를 포함하는 유닛 셀로 한정되지 않는다. 리소그라피 오류를 취급하기 위한 것을 목적으로 배치된 유닛 셀 내측의 양쪽 단부 상의 리지의 효과적인 이용을 고려할 때, 본 발명은 6개 이상의 리지를 포함하는 셀 유닛도 적용 가능하다.
다음으로, 도 11 ~ 32를 참조하여, 반도체 메모리를 제조하는 방법이 설명된다.
도 11, 및 도 11에서 선 ⅩⅡ-ⅩⅡ을 따라 절취한 단면도인 도 12에 도시된 바와 같이, 매립 절연체(30)와 그 매립 절연체(30) 상의 p-형 반도체층(20)은, 예를 들어 산소 이온이 p-형 반도체 기판(10)으로 도핑된 이후에, 열적 산화 혹은 노 처리(furnace processing)를 사용하여 형성된다. 반도체층(20)은 예를 들어, Si로 구성된다.
p-형 반도체층(20)의 표면에 포토레지스트가 공급되어, 광학적 리소그라피의 사용을 통해 패턴을 규정하고, 화학적 에칭 마스크(chemical etchant mask; 91a, 91b, 91c, 91d, 93a, 93b, 93c, 93d)를 생성한다. 화학적 에칭 마스크(91a-93d)가 규정된 이후에, 에칭 프로세스가 실시되어 매립 절연체(30) 상에서 에칭 중지(etching stop)에 의해 반도체층(20)을 선택적으로 제거한다.
화학적 에칭 마스크(91a-93d)가 제거된 이후에, 도 13 및 도 13에서 선 ⅩⅣ-ⅩⅣ을 따라 절취한 단면도인 도 14에 도시된 바와 같이, 제1 리지(41a, 41b), 제 2 리지(42a, 42b), 제3 리지(43a, 43b), 제5 리지(45a, 45b), 제4 리지(44a, 44b), 제6 리지(46a, 46b), 및 단말 구역(185a-185d, 186a, 186b)이 형성된다.
제1 리지(41a, 41b), 제2 리지(42a, 42b), 제6 리지(46a, 46b), 및 제5 리지(45a, 45b)를 덮는 제1 마스크 레지스트는 광학적 리소그라피를 사용하여 형성된다. 이후에, 제3 리지(43a, 43b) 및 제4 리지(44a, 44b)는 제1 도펀트로서의 N-형 도펀트에 의해 선택적으로 도핑된다. 제1 도펀트로서, 예를 들어, 인 이온(P+) 및 비소 이온(As+)이 사용될 수 있다. 애시 프로세스(ash process)에 의해 제1 마스크 레지스트가 제거된 이후에, 도핑된 제1 도펀트는 어닐링되고, 제1 ~ 제6 리지(41a-46a 및 41b-46b) 및 단말 구역(185a-185d, 186a, 186b) 위에는 제1 실리콘 산화물층들이 형성된다. 도 15 및 도 15에서 선 ⅩⅥ-ⅩⅥ을 따라 절취한 단면도인 도 16에 도시된 바와 같이, n-형 불순물 영역(65a, 65b, 66a, 66b)이 제3 리지(43a, 43b) 및 제4 리지(44a, 44b)에 형성된다.
제1 리지(41a, 41b), 제2 리지(42a, 42b), 제3 리지(43a, 43b), 제5 리지(45a, 45b), 제4 리지(44a, 44b), 제6 리지(46a, 46b), 및 단말 구역(185a-185d, 186a, 186b) 위에는 열적 산화에 의해 절연층(75a-80b)이 성장된다. 그 다음, CVD(Chemical Vapor Deposition) 프로세스에 의해 매립 절연체(30) 상에 제1 다결정 실리콘층이 퇴적된다. 그 이후에, 광학적 리소그라피 및 이방성 에칭 프로세스를 사용하여 제1 다결정 실리콘층이 선택적으로 제거된다. 따라서, 도 17, 도 17에서 선 ⅩⅧ-ⅩⅧ을 따라 절취한 단면도인 도 18, 및 도 17에서 선 ⅩⅨ-ⅩⅨ를 따라 절취한 단면도인 도 19에 도시된 바와 같이, 제1 게이트선(63a-63d), 제2 게이트선(64a-64d), 및 게이트 전극(71a-71d, 81, 82)이 형성된다. 결과적으로, 제1 커패시터(C1A, C1B, C1C, C1D) 및 제2 커패시터(C2A, C2B, C2C, C2D)가 제1 리지(41a, 41b) 및 제6 리지(46a, 46b)에 제공된다. 도 17은 절연층(75a-80a, 75b-80b)을 통한 투시도라는 것에 주의해야 한다.
제2 마스크 레지스트가 형성되고, 제1 리지(41a, 41b), 제2 리지(42a, 42b), 제5 리지(45a, 45b), 및 제6 리지(46a, 46b)의 일부는 도핑 마스크로서 제1 게이트선(63a-63d), 제2 게이트선(64a-64d), 및 게이트 전극(71a-71d, 81, 82)을 사용하여 제1 도펀트로 도핑된다. 제2 마스크 레지스트는 애시 프로세스에 의해 제거된다.
제3 마스크 레지스트가 형성되고, 제3 리지(43a, 43b) 및 제4 리지(44a, 44b)는 도핑 마스크로서 제1 게이트선(63a-63d), 제2 게이트선(64a-64d), 및 게이트 전극(71a-71d, 81, 82)을 사용하여 제2 도펀트로서 P-형 도펀트에 의해 선택적으로 도핑된다. 붕소 이온(B+)이 제2 도펀트로서 사용될 수 있다. 이후에, 절연층(75a-80a, 75b-80b)이 선택적으로 제거되고, 제3 마스크 레지스트는 애시 프로세스에 의해 제거된다.
도 20, 도 20에서 선 ⅩⅩⅡ-ⅩⅩⅡ을 따라 절취한 단면도인 도 21, 도 20에서 ⅩⅩⅢ-ⅩⅩⅢ을 따라 절취한 단면도인 도 22, 도 20에서 선 ⅩⅩⅣ-ⅩⅩⅣ을 따라 절취한 단면도인 도 23, 및 도 20에서 선 ⅩⅩⅤ-ⅩⅩⅤ을 따라 절취한 단면 도인 도 24에 도시된 바와 같이, 어닐링 프로세스가 실시되어 도핑된 제1 및 제2 도펀트를 활성화하고, 제1 ~ 제6 리지(41a-46a, 41b-46b) 내에서 도핑된 제1 및 제2 도펀트를 확산시킨다. 결과적으로, n+ 반도체 영역(55a, 55b, 59a-59d)은 제1 리지(41a, 41b) 및 제6 리지(46a, 46b)에 형성된다. 또한, n+ 소스 영역(56a-56d, 58a, 58b, 150a, 150b, 152a-152d), n+ 드레인 영역(57a-57d, 151a-151d), p+ 소스 영역(201a-201d, 210a, 210b), 및 p+ 드레인 영역(202a-202d, 203a-203d)은 제2 ~ 제5 리지(42a-45a, 42b-45b)에 형성되고, 제1 게이트선(63a-63d), 제2 게이트선(64a-64d), 게이트 전극(71a-71d, 81, 82)에 의해 자기 정렬된다. 결과적으로, 제1 전송 트랜지스터(QT1A-QT1D), 제2 전송 트랜지스터(QT2A-QT2D), 제1 드라이버 트랜지스터(QD1A-QD1C), 제2 드라이버 트랜지스터(QD2A-QD2D), 제1 부하 트랜지스터(QL1A-QL1D), 제2 부하 트랜지스터(QL2A-QL2D)가 제공된다. 여기서, 도 20에서 선 ⅩⅩⅠ-ⅩⅩⅠ을 따라 절취한 단면도는 도 18과 동일하다.
제1 리지(41a, 41b), 제2 리지(42a, 42b), 제3 리지(43a, 43b), 및 제5 리지(45a, 45b), 제4 리지(44a, 44b) 및 단말 구역(185a-185d, 186a, 186b)을 덮고, 어닐링 프로세스에 의해 성장된 제2 실리콘 산화물층이 제거된다. 이후에, 제4 마스크 레지스트가 형성된다. 제2 다결정 실리콘층은 제4 마스크 레지스트를 사용하여 매립 절연체(30) 상에 선택적으로 퇴적된다. 제4 마스크 레지스트가 애시 프로세 스에 의해 제거된 이후에, 도 25 및 도 25에서 선 ⅩⅩⅥ-ⅩⅩⅥ을 따라 절취한 단면도인 도 26에 도시된 바와 같이, 드레인선(25a-25d, 26a-26d)이 형성된다. 여기서, 도 25에서 선 ⅩⅧ-ⅩⅧ을 따라 절취한 단면도는 도 18과 동일하다.
제1 인터레벨 절연체(101)는 CVD 프로세스에 의해 매립 절연체(30) 상에 퇴적된다. 그 다음, CMP(chemical mechanical planarization) 프로세스가 실시되어 제1 인터레벨 절연체(101)의 평면 표면을 생성한다. 그 이후에, 광학적 포토리소그라피 및 이방성 에칭 프로세스를 사용하여 제1 인터레벨 절연체(101)에 비어 홀들이 생성된다. 비어 홀들은 스퍼터링 혹은 증발 프로세스(vaporization process)에 의해 Mo 및 W와 같은 내열성 금속으로 채워진다. 제1 인터레벨 절연체(101) 상에 남아있는 과잉 내열성 금속(excess refractory metal)은 CMP 프로세스에 의해 제거된다. 결과적으로, 콘택트 스터드(169a-169d, 172a, 172b, 173a, 173b, 261a-261d, 283a-283d, 301a-301d, 302a, 302b, 361, 362)가 제1 인터레벨 절연체(101)에 형성된다. 그 이후에, Al, Al-Si 및 Al-Cu-Si와 같은 전기적 도체가 스퍼터링 혹은 증발 프로세스에 의해 제1 인터레벨 절연체(101)에 퇴적된다. 도 27, 도 27에서 선 ⅩⅩⅧ-ⅩⅩⅧ을 따라 절취한 단면도인 도 28, 도 27에서 선 ⅩⅩⅨ-ⅩⅩⅨ을 따라 절취한 단면도인 도 29, 도 27에서 선 ⅩⅩⅩ-ⅩⅩⅩ을 따라 절취한 단면도인 도 30, 도 27에서 선 ⅩⅩⅩⅠ-ⅩⅩⅩⅠ을 따라 절취한 단면도인 도 31, 및 도 27에서 선 ⅩⅩⅩⅡ-ⅩⅩⅩⅡ을 따라 절취한 단면도인 도 32에 도시된 바와 같이, 광학적 리소그라피 및 이방성 에칭 프로세스를 사용하여 퇴적된 전기적 도체를 선택적으로 제거하여, 비트선(122, 124, 126)을 형성한다.
비트선(122, 124, 126) 위에 놓인 제2 인터레벨 절연체(102)는 CVD 프로세스에 의해 제1 인터레벨 절연체(101) 상에 퇴적되고, CMP 프로세스가 실시되어 제2 인터레벨 절연체(102)의 평면 표면을 생성한다. 그 다음, 광학적 리소그라피 및 이방성 에칭 프로세스를 사용하여 제2 인터레벨 절연체(102)에 비어 홀들이 생성된다. 비어 홀들은 스퍼터링 혹은 증발 프로세스에 의해 내열성 금속으로 채워진다. 제2 인터레벨 절연체(102) 상에 남아있는 과잉 내열성 금속은 CMP 프로세스에 의해 제거된다. 결과적으로, 콘택트 스터드(170a-170d, 283a-283d, 311a-311d, 321, 322)가 제2 인터레벨 절연체(102)에 형성된다. 그 이후에, 전기적 도체가 스퍼터링 혹은 증발 프로세스에 의해 제2 인터레벨 절연체(102)에 퇴적된다. 광학적 리소그라피 및 이방성 에칭 프로세스를 사용하여 퇴적된 전기적 도체를 선택적으로 제거하여, 워드선(142, 144, 146)을 형성한다. 그 이후에, 워드선(142, 144, 146) 위에 놓인 제3 인터레벨 절연체(103)는 CVD 프로세스에 의해 제2 인터레벨 절연체(102) 상에 퇴적되고, CMP 프로세스가 실시되어 제3 인터레벨 절연체(103)의 평면 표면을 생성하여, 결과적으로 실시예에 따른 도 5에 도시된 반도체 메모리가 얻어진다.
상술한 방법에 있어서, 도 27에 도시된 비트선(122, 124, 126)과 같은 금속 배선은 스퍼터링이나 증발 프로세스 및 이방성 에칭 프로세스에 의해 형성된다. 그러나 다마신 프로세스로도 대체될 수 있다. 구체적으로, 인터레벨 절연체(101)에서 리소그라피 프로세스에 의해 금속 배선의 패턴에 대응하는 트렌치를 형성하는 단계, 전기 도금에 의해 구리(Cu)층을 퇴적하는 단계, 및 퇴적된 Cu층을 폴리싱하 는 단계로도 대체될 수 있다.
실시예에 따른 방법은, 제1 및 제2 게이트선(63a-63d 및 64a-64d)이 형성될 때 동시에 제1 커패시터(C1A-C1D) 및 제2 커패시터(C2A-C2D)를 생성하는 것도 가능하게 할 수 있다. 또한, 제1 커패시터(C1A-C1D) 및 제2 커패시터(C2A-C2D)를 제조하기 위한 마스크는 특히 필요하지 않다. 따라서, 실시예에 따른 방법은, 제조 프로세스에 있어서의 복잡성을 증가시키지 않고, 리소그라피 프로세스에서 요구되는 추가 마스크 없이, 커패시터를 포함하는 반도체 메모리를 제조할 수 있게 한다.
(그 외의 실시예들)
본원은 본 발명의 실시예들을 참조하여 위에서와 같이 설명되었지만, 본 발명은 상술한 실시예에 한정되는 것은 아니다. 당업자라면 상기 내용들에 비추어, 상술한 실시예의 수정 및 변경도 실시할 수 있을 것이다.
예를 들어, 도 5 ~ 10에 도시된 유닛 셀(12A-12D)은 매립 절연체(30) 상에 제공된다. 그러나 도 33, 도 33에서 선 ⅩⅩⅩⅣ-ⅩⅩⅩⅣ을 따라 절취한 단면도인 도 34, 및 도 33에서 선 ⅩⅩⅩⅤ-ⅩⅩⅩⅤ을 따라 절취한 단면도인 도 35에 도시된 바와 같이, STI(shallow trench isolation; 70)를 포함하는 반도체 기판(50) 상에 유닛 셀(12A-12D)을 제공하는 단계로 대체될 수 있다. STI(70)는 예를 들어, SiO2로 이루어진다. 여기서, 제1 리지(41a, 41b) 및 제6 리지(46a, 46b)는 STI(70)에 배치된다. 제2 리지(42a, 42b), 제3 리지(43a, 43b), 제4 리지(44a, 44b), 및 제5 리지(45a, 45b)는 반도체 기판(50)에 배치된다. 반도체 메모리에 있어서 그 외의 요소들의 배열은 도 5 ~ 10에 도시된 반도체 메모리의 배열과 유사하다.
도 33 ~ 35에 도시된 반도체 메모리를 제조하는 방법은 다음과 같다. STI(770)는 반도체 기판(50)에 형성된다. 그 다음, 반도체 기판(50)에 실리콘층이 퇴적되고, 그 퇴적된 실리콘층은 어닐링 프로세스에 의해 결정화된다. 그 이후에, 도 11 및 12에서 설명된 바와 같은 방법에 의해, 제1 리지(41a, 41b), 제6 리지(46a, 46b), 제2 리지(42a, 42b), 제3 리지(43a, 43b), 제5 리지(45a, 45b), 및 제4 리지(44a, 44b)가 형성된다. 이어지는 프로세스는 도 13 ~ 32와 유사하다. 도 33 ~ 35에 도시된 반도체 메모리에서는, 제1 리지(41a, 41b)와 제6 리지(46a, 46b)가 STI(70)에 배치되기 때문에, 반도체 기판(50)을 통한 지연 소프트 오류를 막을 수 있다.
또한, 도 5 ~ 10 및 도 33 ~ 35에 도시된 반도체 메모리에 있어서, 제2 리지(42a, 42b), 제3 리지(43a, 43b), 제5 리지(45a, 45b), 및 제4 리지(44a, 44b)는 제1 리지(41a, 41b)와 제6 리지(46a, 46b) 사이에 배치된다. 그러나 이는, 드라이버 트랜지스터 혹은 부하 트랜지스터를 구비한 리지들 사이에 커패시터를 구비한 리지들을 배치하는 것으로 대체될 수도 있다.
상술한 바와 같이, 본 발명은 여러 많은 실시예를 포함한다. 따라서, 본원의 범주는 다음 청구항을 참조하여 규정된다.
상술한 바와 같은 본원 발명에 따르면, 추가 공간을 점유하지 않고, 제조 프로세스에 있어서 복잡성을 증가시키지 않으며, 리소그라피 프로세스에 추가 마스크 를 필요로 하지 않음과 동시에, 소프트 오류에 대한 내성이 향상된 반도체 메모리를 제공할 수 있게 됩니다.

Claims (18)

  1. 복수의 유닛 셀을 행방향 및 열방향으로 배열하여 이루어진 마스터 칩에 있어서,
    상기 유닛 셀은,
    반도체 기판과,
    상기 반도체 기판상에 배치되고 평면을 갖는 기판 절연층과,
    반도체로 이루어지며, 상호 평행하고 또한 단면 높이가 동일하게 연장되는 적어도 제1 ~ 제6 리지를 포함하고, 적어도 상기 제1 및 제6 리지는 상기 기판 절연층의 상기 평면상에 배치되어 이루어지는 복수의 리지(ridges)와,
    상기 제1 ~ 제6 리지의 상부의 절연막과,
    상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제1 ~ 제4 리지의 상방에 배치된 제1 게이트선과,
    상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제3 ~ 제6 리지의 상방에 배치된 제2 게이트선
    을 포함하며,
    상기 제1 및 제6 리지와, 상기 절연막과, 상기 제1 및 제2 게이트선으로 제1 및 제2 커패시터를 구현하고,
    상기 제2 및 제3 리지와, 상기 제1 게이트선으로 제1 드라이버 트랜지스터 및 제1 부하 트랜지스터를 구현하고,
    상기 제4 및 제5 리지와, 상기 제2 게이트선으로 제2 부하 트랜지스터 및 제2 드라이버 트랜지스터를 구현하는 마스터 칩.
  2. 단일 평면의 반도체 기판과,
    상기 반도체 기판상에 배치되고 평면을 갖는 기판 절연층과,
    반도체로 이루어지며, 상호 평행하고 또한 단면 높이가 동일하게 연장되는 적어도 제1 ~ 제6 리지를 포함하고, 적어도 상기 제1 및 제6 리지는 상기 기판 절연층의 상기 평면상에 배치되어 이루어지는 복수의 리지와,
    상기 제1 ~ 제6 리지의 상부의 절연막과,
    상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제1 ~ 제4 리지의 상방에 배치된 제1 게이트선과,
    상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제3 ~ 제6 리지의 상방에 배치된 제2 게이트선
    을 포함하며,
    상기 제1 및 제6 리지와, 상기 절연막과, 상기 제1 및 제2 게이트선으로 제1 및 제2 커패시터를 구현하고,
    상기 제2 및 제3 리지와, 상기 제1 게이트선으로 제1 드라이버 트랜지스터 및 제1 부하 트랜지스터를 구현하고,
    상기 제4 및 제5 리지와, 상기 제2 게이트선으로 제2 부하 트랜지스터 및 제2 드라이버 트랜지스터를 구현하는 반도체 메모리.
  3. 제2항에 있어서, 상기 제2 리지의 도전성과 반대의 도전성을 갖고, 상기 제2 리지에 제공된 분리 도핑 영역들(isolated doped regions)을 더 포함하고, 상기 분리 도핑 영역들은 상기 제1 드라이버 트랜지스터의 소스 및 드레인 영역을 각각 구현하는 반도체 메모리.
  4. 제3항에 있어서, 상기 제3 리지의 도전성과 반대의 도전성을 갖고, 상기 제3 리지에 제공된 분리 도핑 영역들을 더 포함하고, 상기 분리 도핑 영역들은 상기 제 1 부하 트랜지스터의 소스 및 드레인 영역을 각각 구현하는 반도체 메모리.
  5. 제4항에 있어서, 상기 제1 드라이버 트랜지스터의 상기 드레인 영역, 상기 제1 부하 트랜지스터의 상기 드레인 영역, 및 상기 제2 게이트선을 전기적으로 접속하는 드레인선을 더 포함하는 반도체 메모리.
  6. 제2항에 있어서, 상기 제4 리지의 도전성과 반대의 도전성을 갖고, 상기 제4 리지에 제공된 분리 도핑 영역들을 더 포함하고, 상기 분리 도핑 영역들은 상기 제2 부하 트랜지스터의 소스 및 드레인 영역을 각각 구현하는 반도체 메모리.
  7. 제6항에 있어서, 상기 제5 리지의 도전성과 반대의 도전성을 갖고, 상기 제5 리지에 제공된 분리 도핑 영역들을 더 포함하고, 상기 분리 도핑 영역들은 상기 제2 드라이버 트랜지스터의 소스 및 드레인 영역을 각각 구현하는 반도체 메모리.
  8. 제7항에 있어서, 상기 제2 드라이버 트랜지스터의 상기 드레인 영역, 상기 제2 부하 트랜지스터의 상기 드레인 영역, 및 상기 제1 게이트선을 전기적으로 접속하는 드레인선을 더 포함하는 반도체 메모리.
  9. 제2항에 있어서, 상기 제2 리지 위에 배치된 게이트 전극을 더 포함하고, 상기 제2 리지, 상기 절연층, 및 상기 게이트 전극이 제1 전송 트랜지스터(transfer transistor)를 구현하는 반도체 메모리.
  10. 제2항에 있어서, 상기 제5 리지 위에 배치된 게이트 전극을 더 포함하고, 상기 제5 리지, 상기 절연층, 및 상기 게이트 전극이 제2 전송 트랜지스터를 구현하는 반도체 메모리.
  11. 제2항에 있어서, 상기 제2 ~ 제5 리지는 상기 제1 및 제6 리지 사이에 배치되는 반도체 메모리.
  12. 제2항에 있어서, 반도체 기판과 절연 기판이 동일 평면을 갖도록 형성되고, 상기 제2 ~ 제5 리지는 상기 반도체 기판의 평면상에 배치되고, 상기 제1 ~ 제6 리지는 상기 반도체 기판에 설치된 상기 기판 절연층의 평면상에 배치되는 반도체 메모리.
  13. 제2항에 있어서, 상기 제2 ~ 제5 리지는 반도체 기판 상에 배치되고, 상기 제1 및 제6 리지는 STI(shallow trench isolation) 상에 배치되는 반도체 메모리.
  14. 반도체 기판상에 평면을 갖는 기판 절연층을 배치하는 단계,
    상기 기판 절연층의 상기 평면 상에는, 반도체로 이루어지며, 상호 평행하고 또한 단면 높이가 동일하게 연장되는 적어도 제1 ~ 제6 리지를 포함하고, 적어도 상기 제1 및 제6 리지는 기판 절연층의 상기 평면상에 배치되어 이루어지는 복수의 리지를 형성하는 단계,
    상기 제1 ~ 제6 리지의 상부의 절연막을 형성하는 단계,
    상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제1 ~ 제4 리지의 상방에 배치된 제1 게이트선을 형성하는 단계, 및
    상기 제1 ~ 제6 리지에 수직인 방향으로 연장되고, 상기 제3 ~ 제6 리지의 상방에 배치된 제2 게이트선을 형성하는 단계
    를 포함하며,
    상기 제1 및 제6 리지와, 상기 절연막과, 상기 제1 및 제2의 게이트선으로 제1 및 제2 커패시터를 구현하고,
    상기 제2 및 제3 리지와, 상기 제1 게이트선으로 제1 드라이버 트랜지스터 및 제1 부하 트랜지스터를 구현하고,
    상기 제4 및 제5 리지와, 상기 제2 게이트선으로 제2 부하 트랜지스터 및 제2 드라이버 트랜지스터를 구현하는 반도체 메모리의 제조 방법.
  15. 제14항에 있어서, 상기 반도체층을 매립 절연체 상에 형성하는 단계를 더 포함하는 반도체 메모리의 제조 방법.
  16. 제14항에 있어서, 상기 다결정 실리콘층을 선택적으로 제거하여, 상기 제2 리지 상에 게이트 전극을 형성하는 단계를 더 포함하는 반도체 메모리의 제조 방법.
  17. 제14항에 있어서, 상기 다결정 실리콘층을 선택적으로 제거하여, 상기 제5 리지 상에 게이트 전극을 형성하는 단계를 더 포함하는 반도체 메모리의 제조 방법.
  18. 제1항에 있어서, 반도체 기판과 절연 기판이 동일 평면을 갖도록 형성되고, 상기 제2 ~ 제5 리지는 상기 반도체 기판의 평면상에 배치되고, 상기 제1 ~ 제6 리지는 상기 반도체 기판에 설치된 상기 기판 절연층의 평면상에 배치되는 마스터 칩.
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