CN1681127A - 主芯片、半导体存储器、以及用于制造半导体存储器的方法 - Google Patents

主芯片、半导体存储器、以及用于制造半导体存储器的方法 Download PDF

Info

Publication number
CN1681127A
CN1681127A CNA2005100641317A CN200510064131A CN1681127A CN 1681127 A CN1681127 A CN 1681127A CN A2005100641317 A CNA2005100641317 A CN A2005100641317A CN 200510064131 A CN200510064131 A CN 200510064131A CN 1681127 A CN1681127 A CN 1681127A
Authority
CN
China
Prior art keywords
ridge
semiconductor memory
drain region
driving transistors
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100641317A
Other languages
English (en)
Other versions
CN100438043C (zh
Inventor
松泽一也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1681127A publication Critical patent/CN1681127A/zh
Application granted granted Critical
Publication of CN100438043C publication Critical patent/CN100438043C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B07—SEPARATING SOLIDS FROM SOLIDS; SORTING
    • B07B—SEPARATING SOLIDS FROM SOLIDS BY SIEVING, SCREENING, SIFTING OR BY USING GAS CURRENTS; SEPARATING BY OTHER DRY METHODS APPLICABLE TO BULK MATERIAL, e.g. LOOSE ARTICLES FIT TO BE HANDLED LIKE BULK MATERIAL
    • B07B1/00—Sieving, screening, sifting, or sorting solid materials using networks, gratings, grids, or the like
    • B07B1/28—Moving screens not otherwise provided for, e.g. swinging, reciprocating, rocking, tilting or wobbling screens
    • B07B1/34—Moving screens not otherwise provided for, e.g. swinging, reciprocating, rocking, tilting or wobbling screens jigging or moving to-and-fro perpendicularly or approximately perpendiculary to the plane of the screen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B07—SEPARATING SOLIDS FROM SOLIDS; SORTING
    • B07B—SEPARATING SOLIDS FROM SOLIDS BY SIEVING, SCREENING, SIFTING OR BY USING GAS CURRENTS; SEPARATING BY OTHER DRY METHODS APPLICABLE TO BULK MATERIAL, e.g. LOOSE ARTICLES FIT TO BE HANDLED LIKE BULK MATERIAL
    • B07B1/00—Sieving, screening, sifting, or sorting solid materials using networks, gratings, grids, or the like
    • B07B1/42—Drive mechanisms, regulating or controlling devices, or balancing devices, specially adapted for screens
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体存储器，包括第一至第六脊、第一至第六脊上的绝缘层、第一至第四脊上的第一栅极线、以及第三至第六脊上的第二栅极线，其中所述第一和第六脊、所述绝缘层、以及所述第一和第二栅极线实现第一和第二电容器，所述第二和第三脊与所述第一栅极线实现第一驱动和负载晶体管，而所述第四和第五脊与所述第二栅极线实现第二负载和驱动晶体管。

Description

主芯片、半导体存储器、以及用于制造半导体存储器的方法
相关申请
本申请以2004年4月9日提交的在先的日本专利申请P2004-115405为基础并要求其优先权，这里将其全部内容作为参考引入。
发明背景
1、发明领域
本发明涉及主芯片、半导体存储器、以及用于制造半导体存储器的方法，并且特别涉及静态RAM(SRAM)。
2、现有技术
通常，SRAM单元包括双稳态触发器和两个传输(transfer)晶体管。双稳态触发器包括一对CMOS倒相器，并且储存逻辑态。如果来自外界的高能粒子，诸如包含于宇宙射线中或者从LSI封装材料中包含的放射性原子发射的α粒子，冲击CMOS倒相器的晶体管中的沟道与扩散区之间的耗尽区，那么在耗尽区中可以产生电子和空穴。所产生的电子可以沿着耗尽区的边界被收集在扩散区中。如果由所收集的电子导致的电荷扰动足够大，则所存储的逻辑态可能会被反相。这种现象通常被称为“软误差”。小型化和降低SRAM单元的操作电压会增加软误差。这里，日本专利特开平公开No.2003-297954描述了一种用于向SRAM单元的存储节点添加电容器来防止软误差的方法。然而，添加到SRAM单元的存储节点的电容器占用额外的空间。而且，在光刻工艺中需要额外的掩模来制造所添加的电容器。因此，增加了SRAM单元的制造工艺的复杂性。近年来，由于垂直晶体管的大栅极增加沟道电流并且提高器件速度，所以垂直晶体管受到更多的关注。这种垂直晶体管同样也存在软误差问题。
发明内容
因此，本发明的目的是提供一种半导体存储器，该半导体存储器对于软误差具备改善的抗扰性，而不占用额外的空间、不增加制造工艺的复杂性，并且在光刻工艺中不需要额外的掩模。
本发明的一个方案体现在根据本发明实施例的主芯片中。该主芯片包括按照行和列布置的多个单位单元。每一个单位单元包括：包含第一至第六脊的多个平行半导体脊、设置在第一至第六脊中的每一个脊上的绝缘层、在垂直于第一至第六脊的方向上延伸并且设置在第一至第四脊之上的第一栅极线、以及在垂直于第一至第六脊的方向上延伸并且设置在第三至第六脊之上的第二栅极线，其中第一脊、绝缘层和第一栅极线实现第一电容器、第二和第三脊与第一栅极线实现第一驱动晶体管和第一负载晶体管，第四和第五脊与第二栅极线实现第二负载晶体管和第二驱动晶体管，而第六脊、绝缘层和第二栅极线实现第二电容器。
本发明的另一个方案体现在根据本发明实施例的半导体存储器中。该半导体存储器包括：包含平行的第一至第六脊的多个半导体脊、设置在第一至第六脊中的每一个脊上的绝缘层、在垂直于第一至第六脊的方向上延伸并且设置在第一至第四脊之上的第一栅极线、以及在垂直于第一至第六脊方向上延伸并且设置在第三至第六脊之上的第二栅极线，其中第一脊、绝缘层和第一栅极线实现第一电容器、第二和第三脊与第一栅极线实现第一驱动晶体管和第一负载晶体管，第四和第五脊与第二栅极线实现第二负载晶体管和第二驱动晶体管，而第六脊、绝缘层和第二栅极线实现第二电容器。
本发明的再一个方案体现在根据本发明实施例的用于制造半导体存储器的方法。用于制造半导体存储器的该方法包括：通过选择性地除去半导体层来形成平行的第一至第六脊；将第一掺杂剂选择性地掺杂到第三和第四脊中；在第一至第六脊中的每一个脊上沉积绝缘层；在该绝缘层上沉积多晶硅层；通过选择性地除去该多晶硅层，在第一至第四脊之上形成在垂直于第一至第四脊的方向上延伸的第一栅极线；通过选择性地除去该多晶硅层，在第三至第六脊之上形成在垂直于第三至第六脊的方向上延伸的第二栅极线；和将第二掺杂剂和第一掺杂剂掺杂进第二至第五脊，以形成通过第一和第二栅极线自对准的多个源极和漏极区。
附图简述
图1示出根据本发明实施例的构成半导体集成电路的主芯片；
图2是根据本发明实施例的单位单元的顶视图；
图3A是根据本发明实施例的图2中示出的单位单元从II-II线方向切断的剖面图；
图3B是根据本发明实施例的图2中示出的单位单元从III-III线方向切断的剖面图；
图4是根据本发明实施例的半导体存储器的示意图；
图5是根据本发明实施例的单元阵列的平面图；
图6是根据本发明实施例的单元阵列的第一剖面图；
图7是根据本发明实施例的单元阵列的第二剖面图；
图8是根据本发明实施例的单元阵列的第三剖面图；
图9是根据本发明实施例的单元阵列的第四剖面图；
图10是根据本发明实施例的单元阵列的第五剖面图；
图11是描绘出根据本发明实施例的制造工艺的单元阵列的第一平面图；
图12是描绘出根据本发明实施例的制造工艺的单元阵列的第一剖面图；
图13是描绘出根据本发明实施例的制造工艺的单元阵列的第二平面图；
图14是描绘出根据本发明实施例的制造工艺的单元阵列的第二剖面图；
图15是描绘出根据本发明实施例的制造工艺的单元阵列的第三平面图；
图16是描绘出根据本发明实施例的制造工艺的单元阵列的第三剖面图；
图17是描绘出根据本发明实施例的制造工艺的单元阵列的第四平面图；
图18是描绘出根据本发明实施例的制造工艺的单元阵列的第四剖面图；
图19是描绘出根据本发明实施例的制造工艺的单元阵列的第五剖面图；
图20是描绘出根据本发明实施例的制造工艺的单元阵列的第五平面图；
图21是描绘出根据本发明实施例的制造工艺的单元阵列的第六剖面图；
图22是描绘出根据本发明实施例的制造工艺的单元阵列的第七剖面图；
图23是描绘出根据本发明实施例的制造工艺的单元阵列的第八剖面图；
图24是描绘出根据本发明实施例的制造工艺的单元阵列的第九剖面图；
图25是描绘出根据本发明实施例的制造工艺的单元阵列的第六平面图；
图26是描绘出根据本发明实施例的制造工艺的单元阵列的第十剖面图；
图27是描绘出根据本发明实施例的制造工艺的单元阵列的第七平面图；
图28是描绘出根据本发明实施例的制造工艺的单元阵列的第十一剖面图；
图29是描绘出根据本发明实施例的制造工艺的单元阵列的第十二剖面图；
图30是描绘出根据本发明实施例的制造工艺的单元阵列的第十三剖面图；
图31是描绘出根据本发明实施例的制造工艺的单元阵列的第十四剖面图；
图32是描绘出根据本发明实施例的制造工艺的单元阵列的第十五剖面图；
图33是根据本发明其它实施例的单元阵列的平面图；
图34是根据本发明其它实施例的单元阵列的第一剖面图；
图35是根据本发明其它实施例的单元阵列的第二剖面图。
发明详述
将参考附图来描述本发明的各个实施例。应该注意的是，在全部附图中，相同或相似的参考标记用于相同或相似的部分和元件，并且省略或者简化相同或相似部分和元件的说明。
在图1中示出的根据实施例的主芯片中，分别布置单位单元12A、12B、12C、12D、12E、12F、……、112A、112B、112C、112D、112E、112F、……、113A、113B、113C、113D、113E、113F、……、114A、114B、114C、114D、114E、114F等等，以构成栅极阵列。在主芯片的外围部分，分别布置I/O单元73A、73B、73C、……、74A、74B、74C、……、83A、83B、83C、……、84A、84B、84C等等，并且取决于各自的端子，通过使用布线掩模，所述I/O单元可以构成输入缓冲器、输出缓冲器、双向缓冲器等。
此外，如图2、图3A和图3B所示，其中图3A是沿图2中的线II-II截取的剖面图，而图3B是沿图2中的线III-III截取的剖面图，单位单元12A包括：半导体衬底10、设置在半导体衬底10上的掩埋绝缘体30、设置在掩埋绝缘体30上且相互平行延伸的第一脊41a、第二脊42a、第三脊43a、第四脊44a、第五脊45a和第六脊46a。第一至第六脊41a-46a中的每一个由半导体制成。同样，单位单元12A包括：分别设置在第一至第六脊41a至46a上的绝缘层75a、76a、77a、78a、79a和80a；在垂直于第一至第六脊41a至46a的方向上延伸、并且设置在第一至第四脊41a至44a上的第一栅极线63a；以及在垂直于第一至第六脊41a至46a的方向上延伸、并且设置在第三至第六脊43a至46a上的第二栅极线64a。这里，“脊”意味着鳍状或板状半导体区。
在单位单元12A中，第一脊41a、绝缘层75a和第一栅极线63a共同实现第一电容器C1A。类似地，第六脊46a、绝缘层80a和第二栅极线64a共同实现第二电容器C2A。此外，第二和第三脊42a和43a、绝缘层76a和77a、以及第一栅极线63a实现第一驱动晶体管QD1A和第一负载晶体管QL1A。而第四和第五脊44a和45a、绝缘层78a和79a、以及第二栅极线64a实现第二负载晶体管QL2A和第二驱动晶体管QD2A。
在第二脊42a中设置隔离掺杂区。该隔离掺杂区的导电类型与p型第二脊42a的导电类型相反。隔离掺杂区分别实现第一驱动晶体管QD1A的n+源极区152a和n+漏极区151a。因此，第一驱动晶体管QD1A为n沟道MOS晶体管，其包括通过第一栅极线63a来自对准的n+源极区152a和n+漏极区151a。
在第三脊43a中设置隔离掺杂区。该隔离掺杂区的导电类型与n型第三脊43a的导电类型相反。隔离掺杂区分别实现第一负载晶体管QL1A的p+源极区201a和p+漏极区202a。因此，第一负载晶体管QL1A为p沟道MOS晶体管，其包括设置在第三脊43a中的n型杂质区65a、通过第一栅极线63a来自对准的p+源极区201a和p+漏极区202a。
在第五脊45a中设置隔离掺杂区。该隔离掺杂区的导电类型与p型第五脊45a的导电类型相反。隔离掺杂区分别实现第二驱动晶体管QD2A的n+源极区58a和n+漏极区57a。因此，第二驱动晶体管QD2A为n沟道MOS晶体管，其包括通过第二栅极线64a来自对准的n+源极区58a和n+漏极区57a。
在第四脊44a中设置隔离掺杂区。该隔离掺杂区的导电类型与n型第四脊44a的导电类型相反。隔离掺杂区分别实现第二负载晶体管QL2A的p+源极区210a和p+漏极区203a。因此，第二负载晶体管QL2A为p沟道MOS晶体管，其包括设置在第四脊44a中的n型杂质区66a、通过第二栅极线64a来自对准的p+源极区210a和p+漏极区203a。
通过设置在第二脊42a和第三脊43a上的漏极线25a来使第一驱动晶体管QD1A的n+漏极区151a、第一负载晶体管QL1A的P+漏极区202a以及第二栅极线64a相互电学地连接。
通过设置在第四脊44a和第五脊45a上的漏极线26a来使第二驱动晶体管QD2A的n+漏极区57a、第二负载晶体管QL2A的P+漏极区203a以及第一栅极线63a相互电学地连接。
此外，将第一传输晶体管QT1A设置在第二脊42a处，与第一驱动晶体管QD1A相邻。第一传输晶体管QT1A为n沟道MOS晶体管，其包括：n+源极区150a、n+漏极区151a和栅电极81。n+源极区150a和n+漏极区151a设置在第二脊42a中，并且通过栅电极81来自对准。栅电极81设置在绝缘层76a上。
将第二传输晶体管QT2A设置在第五脊45a处，与第二驱动晶体管QD2A相邻。第二传输晶体管QT2A为n沟道MOS晶体管，其包括：n+源极区56a、n+漏极区57a和栅电极71a。n+源极区56a和n+漏极区57a设置在第五脊45a中，并且通过栅电极71a来自对准。栅电极71a设置在绝缘层79a上。
此外，在第一脊41a中设置n+半导体区59a，与第一电容器C1A相邻。在第六脊46a中设置n+半导体区55a，与第二电容器C2A相邻。
图4是示出根据实施例的SRAM单元阵列的一部分的电路图，而图5是对应于图4中示出的电路图的SRAM单元阵列的平面图。在图5中，由虚线矩形包围的部分对应于图2中示出的单位单元12A。在图5中，按照行和列来布置单位单元12A和分别与单位单元12A等同的单位单元12B、12C和12D，并通过金属布线来使它们相互连接。此外，如分别表示沿着图5中的VI-VI线、VII-VII线、VIII-VIII线、IX-IX线和X-X线截取的剖面图的图6、图7、图8、图9和图10中所示，在掩埋绝缘体30上设置第一层间绝缘体101。同样，在第一层间绝缘体101上设置第二层间绝缘体102，在第二层间绝缘体102上设置第三层间绝缘体103。应该注意的是，图5是通过看穿第一至第三层间绝缘体101至103所获得的透视图。
这里，在单位单元12A中，与第一电容器C1A相邻的n+半导体区59a通过将第一脊41a和第二脊42a互连的端子区域185a来电连接到第一驱动晶体管QD1A的n+源极区152a。在端子区域185a上设置将要电连接到低压电平电源(VSS)的接触头(contact stud)170a。而且，如图10中所示，在第一负载晶体管QL1A的p+源极区201a之上设置贯穿第一层间绝缘体101的接触头283a、电连接到接触头283a并且贯穿第二层间绝缘体102的接触头281a、和电连接到接触头281a并且贯穿第三层间绝缘体103的接触头171a，而p+源极区201a通过接触头283a、281a和171a电连接到高压电平电源(VDD)。通过采用上述布图，图5和8中示出的与第一电容器C1A相邻的n+半导体区59a电连接到低压电平电源(VSS)，并且第一驱动晶体管QD1A和第一负载晶体管QL1A共同构成CMOS倒相器。
同时，如图5所示，与第二电容器C2A相邻的n+半导体区55a通过将第六脊46a连接至第五脊45a的端子区域186a来电连接到第二驱动晶体管QD2A的n+源极区58a。在端子区域186a上设置将要电连接到低压电平电源(VSS)的接触头173a。在第二负载晶体管QL2A的p+源极区210a上设置将要电连接到高压电平电源(VDD)的接触头172a。通过采用上述布图，与第二电容器C2A相邻的n+半导体区55a电连接到低压电平电源(VSS)，并且第二驱动晶体管QD2A和第二负载晶体管QL2A共同构成CMOS倒相器。
此外，如图9所示，在第一传输晶体管QT1A的n+源极区150a上设置贯穿第一层间绝缘体101的接触头302a，该第一传输晶体管QT1A与第一驱动晶体管QD1A共用n+漏极区151a，并且，在第一层间绝缘体101之上设置如图5中所示电连接到接触头302a并在垂直于第一至第六脊41a至46a的方向上延伸的位线124。同时，第一传输晶体管QT1A的栅电极81通过接触头321电连接到字线144。这里，如图8所示，由于设置在第一脊41a上的绝缘层75a，所以栅电极81与第一脊41a电隔离。
同时，如图5所示，接触头301a设置在第二传输晶体管QT2A的n+源极区56a上，该第二传输晶体管QT2A与第二驱动晶体管QD2A共用n+漏极区57a，并且n+源极区56a电连接到在垂直于第一至第六脊41a至46a的方向上延伸的位线122。而且，如图6所示，在第二传输晶体管QT2A的栅电极71a之上设置贯穿第一层间绝缘体101的接触头261a，以及电连接到接触头261a并贯穿第二层间绝缘体102的接触头311a。在平行于第一至第六脊41a至46a的方向上延伸的字线146设置在第二层间绝缘体102上，并通过接触头261a和311a电连接到栅电极71a。
通过采用上述布图，包括第一驱动晶体管QD1A和第一负载晶体管QL1A的CMOS倒相器和包括第二驱动晶体管QD2A和第二负载晶体管QL2A的CMOS倒相器共同构成双稳态触发器。这里，第一栅极线63a、漏极线26a和n+漏极区57a共同构成单位单元12A的一个存储节点。同时，第二栅极线64a、漏极线25a和n+漏极区151a共同构成单位单元12A的另一个存储节点。
如图5至7所示，单位单元12B包括：由半导体制成且相互平行延伸的第一脊41b、第二脊42b、第三脊43b、第四脊44b、第五脊45b和第六脊46b；分别设置在第一至第六脊41b至46b上的绝缘层75b、76b、77b、78b、79b和80b；在垂直于第一至第六脊41b至46b的方向上延伸、并且设置在第一至第四脊41b至44b上的第一栅极线63b；以及在垂直于第一至第六脊41b至46b的方向上延伸、并且设置在第三至第六脊43b至46b上的第二栅极线64b。
在单位单元12B中，第一脊41b、绝缘层75b和第一栅极线63b共同实现第一电容器C1B。类似地，第六脊46b、绝缘层80b和第二栅极线64b共同实现第二电容器C2B。此外，第二和第三脊42b和43b、绝缘层76b和77b、以及第一栅极线63b实现第一驱动晶体管QD1B和第一负载晶体管QL1B。同时，第四和第五脊44b和45b、绝缘层78b和79b、以及第二栅极线64b实现第二负载晶体管QL2B和第二驱动晶体管QD2B。
在第一脊41b中设置n+半导体区59b，与设置第一电容器C1B的区域相邻。第一驱动晶体管QD1B为n沟道MOS晶体管，其包括n+漏极区151b、n+源极区152b和绝缘层76b。n+漏极区151b和n+源极区152b设置在p型第二脊42b中。如图5所示，n+半导体区59b通过端子区域185b电连接到n+源极区152b。在端子区域185b上设置将要电连接到低压电平电源(VSS)的接触头170b。
图5和6中示出的第一负载晶体管QL1B是包括n型杂质区65b、p+漏极区202b、p+源极区201b和绝缘层77b的p沟道MOS晶体管。n型杂质区65b、p+漏极区202b和p+源极区201b设置在第三脊43b中。在p+源极区201b上设置将要电连接到高压电平电源(VDD)的接触头171b。而且，如图5和7中所示，第一负载晶体管QL1B的p+漏极区202b通过漏极线25b电连接到第一驱动晶体管QD1B的n+漏极区151b。通过采用上述布图，第一驱动晶体管QD1B和第一负载晶体管QL1B共同构成CMOS倒相器。
同时，在第六脊46b中设置n+半导体区55b，与设置第二电容器C2B的区域相邻。第二驱动晶体管QD2B为n沟道MOS晶体管，其包括设置在p型第五脊45b中的n+漏极区57b和n+源极区58b。n+半导体区55b通过端子区域186b电连接到n+源极区58b。在端子区域186b上设置将要电连接到低压电平电源(VSS)的接触头173b。
第二负载晶体管QL2B是包括设置在第四脊44b中的p+漏极区203b和p+源极区210b的p沟道MOS晶体管。在p+源极区210b上设置将要电连接到高压电平电源(VDD)的接触头172b。第二负载晶体管QL2B的p+漏极区203b通过漏极线26b电连接到第二驱动晶体管QD2B的n+漏极区57b。通过采用上述布图，第二驱动晶体管QD2B和第二负载晶体管QL2B共同构成CMOS倒相器。
此外，作为包括n+源极区150b、n+漏极区151b和栅电极81的n沟道MOS晶体管的第一传输晶体管QT1B设置在第二脊42b处。在第一传输晶体管QT1B的源极区150b上设置接触头302b，由此将源极区150b电连接到位线124。这里，第一传输晶体管QT1B与单位单元12A的第一传输晶体管QT1A共用栅电极81，并且电连接到字线144。
同时，如图5和6中所示，作为包括n+源极区56b、n+漏极区57b和栅电极71b的n沟道MOS晶体管的第二传输晶体管QT2B设置在p型第五脊45b处。如图5所示，在第二传输晶体管QT2B的源极区56b上设置接触头301b，由此将源极区56b电连接到位线122。而且，如图5和6中所示，在第二传输晶体管QT2B的栅电极71b之上设置贯穿第一层间绝缘体101的接触头261b，以及电连接到接触头261b并且贯穿第二层间绝缘体102的接触头311b。栅电极71b通过接触头261b和311b电连接到字线142。
此外，通过设置在第二脊42b之上和第三脊43b之上的漏极线25b来使第一驱动晶体管QD1B的n+漏极区151b、第一负载晶体管QL1B的p+漏极区202b和第二栅极线64b相互电学地连接。
同时，通过设置在第四脊44b之上和第五脊45b之上的漏极线26b来使第二驱动晶体管QD2B的n+漏极区57b、第二负载晶体管QL2B的p+漏极区203b和第一栅极线63b相互电学地连接。
通过采用上述布图，包括第一驱动晶体管QD1B和第一负载晶体管QL1B的CMOS倒相器和包括第二驱动晶体管QD2B和第二负载晶体管QL2B的CMOS倒相器共同构成双稳态触发器。这里，第一栅极线63b、漏极线26b和n+漏极区57b共同构成单位单元12B的一个存储节点。同时，第二栅极线64b、漏极线25b和n+漏极区151b共同构成单位单元12B的另一个存储节点。
图5、8、9和10中示出的单位单元12C包括：第一脊41a、第二脊42a、第三脊43a、第四脊44a、第五脊45a、第六脊46a、设置在第一脊41a处的第一电容器C1C、设置在第二脊42a处的第一传输晶体管QT1C和第一驱动晶体管QD1C、设置在第三脊43a处的第一负载晶体管QL1C、设置在第四脊44a处的第二负载晶体管QL2C、设置在第五脊45a处的第二传输晶体管QT2C和第二驱动晶体管QD2C、以及设置在第六脊46a处的第二电容器C2C。
如图5和8中所示，设置在第一脊41a处的第一电容器C1C包括绝缘层75a和第一栅极线63c。同时，在第一脊41a中设置n+半导体区59c，与设置第一电容器C1C的区域相邻。如图5和9中所示，设置在第二脊42a处的第一驱动晶体管QD1C为n沟道MOS晶体管，其包括n+漏极区151c、n+源极区152c、绝缘层76a和第一栅极线63c。n+源极区152c通过端子区域185c电连接到n+半导体区59c。在端子区域185c上设置将要电连接到低压电平电源(VSS)的接触头170c。
如图5和10中所示，设置在第三脊43a处的第一负载晶体管QL1C为包括n型杂质区65a、p+漏极区202c、p+源极区201c、绝缘层77a和第一栅极线63c的p沟道MOS晶体管。在p+源极区201c之上设置贯穿第一层间绝缘体101的接触头283a、电连接到接触头283a并且贯穿第二层间绝缘体102的接触头281a、以及电连接到接触头281a并且贯穿第三层间绝缘体103的接触头171c，而p+源极区201c电连接到高压电平电源(VDD)。第一负载晶体管QL1C的p+漏极区202c通过漏极线25c电连接到第一驱动晶体管QD1C的n+漏极区151c。
如图5和9中所示，设置在第二脊42a处的第一传输晶体管QT1C为n沟道MOS晶体管，其包括n+源极区150a、n+漏极区151c、绝缘层76a和栅电极82。在栅电极82上设置接触头322，并且该栅电极82电连接到字线144。
同时，如图5中所示，设置在第六脊46a处的第二电容器C2C包括第二栅极线64c。而且，在第六脊46a中设置n+半导体区55a，与设置第二电容器C2C的区域相邻。设置在第五脊45a处的第二驱动晶体管QD2C为n沟道MOS晶体管，其包括n+漏极区57c、n+源极区58a、和第二栅极线64c。
设置在第四脊44a处的第二负载晶体管QL2C为p沟道MOS晶体管，其包括p+漏极区203c、p+源极区210c和第二栅极线64c。第二负载晶体管QL2C的p+漏极区203c通过漏极线26c电连接到第二驱动晶体管QD2C的n+漏极区57c。
此外，设置在第五脊45a处的第二传输晶体管QT2C为n沟道MOS晶体管，其包括n+源极区56c、n+漏极区57c和栅电极71c。在n+源极区56c上设置接触头301c，由此将n+源极区56c电连接到位线126。在栅电极71c上设置接触头311c，由此将栅电极71c电连接到字线146。
图5中示出的单位单元12D包括：第一脊41b、第二脊42b、第三脊43b、第四脊44b、第五脊45b、第六脊46b、设置在第一脊41b处的第一电容器C1D、设置在第二脊42b处的第一传输晶体管QT1D和第一驱动晶体管QD1D、设置在第三脊43b处的第一负载晶体管QL1D、设置在第四脊44b处的第二负载晶体管QL2D、设置在第五脊45b处的第二传输晶体管QT2D和第二驱动晶体管QD2D、以及设置在第六脊46b处的第二电容器C2D。
设置在第一脊41b处的第一电容器C1D包括第一栅极线63d。同时，在第一脊41b中设置n+半导体区59d，与设置第一电容器C1D的区域相邻。设置在第二脊42b处的第一驱动晶体管QD1D为n沟道MOS晶体管，其包括n+漏极区151d、n+源极区152d和第一栅极线63d。n+半导体区59d通过端子区域185d电连接到n+源极区152d。
设置在第三脊43b处的第一负载晶体管QL1D为包括p+漏极区202d、p+源极区201d和第一栅极线63d的p沟道MOS晶体管。第一负载晶体管QL1D的p+漏极区202d通过漏极线25d电连接到第一驱动晶体管QD1D的n+漏极区151d。
设置在第二脊42b处的第一传输晶体管QT1D为n沟道MOS晶体管，其包括n+源极区150b、n+漏极区151d和栅电极82。
同时，设置在第六脊46b处的第二电容器C2D包括第二栅极线64d。而且，在第六脊46b中设置n+半导体区55b，与设置第二电容器C2D的区域相邻。设置在第五脊45b处的第二驱动晶体管QD2D为n沟道MOS晶体管，其包括n+漏极区57d、n+源极区58b、和第二栅极线64d。
设置在第四脊44b处的第二负载晶体管QL2D为p沟道MOS晶体管，其包括p+漏极区203d、p+源极区210d和第二栅极线64d。第二负载晶体管QL2D的p+漏极区203d通过漏极线26d电连接到第二驱动晶体管QD2D的n+漏极区57d。
第二传输晶体管QT2D为n沟道MOS晶体管，其包括第五脊45b、n+源极区56d、n+漏极区57d和栅电极71d。在源极区56d上设置接触头301d，由此将n+源极区56d电连接到位线126。同时，在栅电极71d上设置接触头311d，由此将栅电极71d电连接到字线142。
在图5至10中示出的半导体存储器中，能够使用单晶硅(Si)或类似物来作为用于半导体衬底10的材料。作为分别用于接触头170a、170b、170c、170d、171a、171b、171c、171d、261a、261b、281a、281c、283a、283b、301a、301b、301c、301d、302a、302b、311a、311b、311c、311d、321和322、位线122、124和126、以及字线142、144和146的材料，能够使用诸如铝(Al)和铜(Cu)的金属、铝合金(诸如Al-Si和Al-Cu-Si)、诸如钼(Mo)和钨(W)的难熔金属、难熔金属的硅化物(诸如MoSi2和WSi2)或类似物。同时，例如，由多晶硅构成的单层或通过在多晶硅层上沉积硅化物层而形成的双层可以分别用于第一栅极线63a、63b、63c和63d、第二栅极线64a、64b、64c和64d、以及栅电极71a、71b、71c、71d、81和82。能够使用诸如二氧化硅(SiO2)、含碳的氧化硅(SiOC)、含氟的氧化硅(SiOF)的无机绝缘材料、诸如二氧化硅含氢硅酸盐(HSQ)以及其它有机聚合物的所谓的低介电(low-k)材料、或类似物，来作为用于第一层间绝缘体101、第二层间绝缘体102和第三层间绝缘体103中的每一个的材料。
在上述根据实施例的半导体存储器中，如图4和5中所示，单位单元12A中具有第二驱动晶体管QD2A的n+漏极区57a的一个存储节点包括第一电容器C1A。此外，第一电容器C1A通过n+半导体区59a电连接到低压电平电源(VSS)。因此，即使由于α粒子或类似物冲击进入半导体存储器中而导致在n+漏极区57a中产生电子，也能够通过第一电容器C1A来有效地吸收所产生的电子。结果，能够有效地防止软误差。由于第二电容器C2A，在具有第一驱动晶体管QD1A的n+漏极区151a的另一个存储节点中获得类似的效果。而且，在各个单位单元12B、12C和12D中，由于第一电容器C1B、C1C和C1D与第二电容器C2B、C2C和C2D，因而能够防止软误差。
而且，为了解决在半导体存储器的制造工艺中的光刻误差，已经提供了在其中设置第一电容器C1A、C1B、C1C和C1D与第二电容器C2A、C2B、C2C和C2D的第一脊41a和41b与第六脊46a和46b。因此，根据本实施例的半导体存储器，与较早的半导体存储器相比，能够通过第一电容器C1A、C1B、C1C和C1D与第二电容器C2A、C2B、C2C和C2D来抑制软误差，而不会导致单元面积的增加。
这里，在图2和图5至7中示出的实例中，各个单位单元12A至12C包括第一至第六脊41a至46a或者41b至46b的六个脊。然而，本发明的实施例并不限于包括六个脊的单位单元。关于为了解决光刻误差的目的而在单位单元内侧的两端上设置的脊的有效利用，本发明还可适用于包括六个或者更多脊的单位单元。
接着参考图11至32，描述制造半导体存储器的方法。
如图11和图12中所示，图12是沿图11中的线XII-XII截取的剖面图，在将氧离子掺杂进p型半导体衬底10之后例如利用热氧化或者熔炉加工，来形成掩埋绝缘体30和掩埋绝缘体30上的p型半导体层20。
将光刻胶涂敷到p型半导体层20的表面上，以通过使用光刻来限定出图形，从而产生化学蚀刻剂掩模91a、91b、91c、91d、93a、93b、93c、93d。在限定出化学蚀刻剂掩模91a-93d之后，采用蚀刻工艺来选择性地除去半导体层20，并且蚀刻停止在掩埋绝缘体30上。
在除去化学蚀刻剂掩模91a-93d之后，如图13和图14中所示，图14是沿图13中的线XIV-XIV截取的剖面图，形成了第一脊41a和41b、第二脊42a和42b、第三脊43a和43b、第五脊45a和45b、第四脊44a和44b、第六脊46a和46b、以及端子区域185a-185d、186a和186b。
通过利用光刻来形成覆盖第一脊41a和41b、第二脊42a和42b、第六脊46a和46b以及第五脊45a和45b的第一掩模抗蚀剂。其后，使用N型掺杂剂作为第一掺杂剂来对第三脊43a和43b与第四脊44a和44b进行选择性掺杂。例如，磷离子(P+)和砷离子(As+)可以用于第一掺杂剂。通过灰化工艺除去第一掩模抗蚀剂之后，对所掺杂的第一掺杂剂进行退火，并且形成覆盖第一至第六脊41a-46a和41b-46b和端子区域185a-185d、186a和186b的第一氧化硅层。在除去第一氧化硅层之后，如图15和图16中所示，图16是沿图15中的线XVI-XVI截取的剖面图，在第三脊43a、43b与第四脊44a、44b中形成n型杂质区65a、65b、66a、66b。
通过热氧化来生长覆盖第一脊41a、41b、第二脊42a、42b、第三脊43a、43b、第五脊45a、45b、第四脊44a、44b、第六脊46a、46b、以及端子区域185a-185d、186a、186b的绝缘层75a-80b。然后，通过化学气相沉积(CVD)工艺在掩埋绝缘体30上沉积第一多晶硅层。其后，通过利用光刻和各向异性蚀刻工艺来选择性地除去所述第一多晶硅层。因此，如图17、图18和图19中所示，图18是沿图17中的线XVIII-XVIII截取的剖面图，而图19是沿图17中的线XIX-XIX截取的剖面图，形成了第一栅极线63a-63d、第二栅极线64a-64d、栅电极71a-71d、81、82。结果，将第一电容器C1A、C1B、C1C和C1D与第二电容器C2A、C2B、C2C和C2D设置在第一脊41a、41b和第六脊46a、46b处。应该注意的是，图17是贯穿绝缘层75a-80a、75b-80b的透视图。
形成第二掩模抗蚀剂，并且利用第一栅极线63a-63d、第二栅极线64a-64d和栅电极71a-71d、81、82作为掺杂掩模、使用第一掺杂剂来对第一脊41a、41b、第二脊42a、42b、第五脊45a、45b和第六脊46a、46b的部分进行掺杂。通过灰化工艺来除去第二掩模抗蚀剂。
形成第三掩模抗蚀剂，并且使用P型掺杂剂作为第二掺杂剂，利用第一栅极线63a-63d、第二栅极线64a-64d和栅电极71a-71d、81、82作为掺杂掩模，对第三脊43a、43b和第四脊44a、44b进行选择性掺杂。硼离子(B+)可以用于第二掺杂剂。其后，选择性除去绝缘层75a-80a、75b-80b，并且通过灰化工艺除去第三掩模抗蚀剂。
在图20、图21、图22、图23和图24中，图21是沿图20中的线XXII-XXII截取的剖面图，图22是沿图20中的线XXIII-XXIII截取的剖面图，图23是沿图20中的线XXIV-XXIV截取的剖面图，而图24是沿图20中的线XXV-XXV截取的剖面图，采用退火工艺来激活所掺杂的第一和第二掺杂剂，并使第一至第六脊41a-46a、41b-46b中掺杂的第一和第二掺杂剂扩散。结果，在第一脊41a、41b和第六脊46a、46b中形成n+半导体区55a、55b、59a-59d。同样，n+源极区56a-56d、58a、58b、150a、150b、152a-152d、n+漏极区57a-57d、151a-151d、p+源极区201a-201d、210a、210b、以及p+漏极区202a-202d、203a-203d形成在第二至第五脊42a-45a、42b-45b中，并通过第一栅极线63a-63d、第二栅极线64a-64d和栅电极71a-71d、81、82来自对准。结果，提供了第一传输晶体管QT1A-QT1D、第二传输晶体管QT2A-QT2D、第一驱动晶体管QD1A-QD1D、第二驱动晶体管QD2A-QD2D、第一负载晶体管QL1A-QL1D、第二负载晶体管QL2A-QL2D。这里，沿图20中的线XXI-XXI截取的剖面图与图18相同。
除去通过退火工艺生长的、并且覆盖第一脊41a、41b、第二脊42a、42b、第三脊43a、43b、第五脊45a、45b、第四脊44a、44b、以及端子区域185a-185d、186a、186b的第二氧化硅层。其后，形成第四掩模抗蚀剂。通过利用第四掩模抗蚀剂在掩埋绝缘体30上选择性沉积第二多晶硅层。在通过灰化工艺除去第四掩模抗蚀剂之后，如图25和图26中所示，图26是沿图25中的线XXVI-XXVI截取的剖面图，形成了漏极线25a-25d、26a-26d。这里，沿图25中的线XVIII-XVIII截取的剖面图与图18相同。
通过CVD工艺在掩埋绝缘体30上沉积第一层间绝缘体101。然后，采用化学机械平坦化(CMP)工艺来产生第一层间绝缘体101的平坦表面。其后，通过使用光刻和各向异性蚀刻工艺在第一层间绝缘体101中描绘出通路孔。通过溅射或者蒸镀工艺、使用诸如Mo和W的难熔金属来填充所述通路孔。通过CMP工艺除去残留在第一层间绝缘体101上的过量难熔金属。结果，在第一层间绝缘体101中形成接触头169a-169d、172a、172b、173a、173b、261a-261d、283a-283d、301a-301d、302a、302b、361、362。其后，通过溅射或蒸镀工艺在第一层间绝缘体101上沉积诸如Al、Al-Si和Al-Cu-Si的电导体。通过使用光刻和各向异性蚀刻工艺来选择性除去所沉积的电导体，以形成位线122、124和126，如图27、图28、图29、图30、图31和图32中所示，图28是沿图27中的线XXVIII-XXVIII截取的剖面图，图29是沿图27中的线XXIX-XXIX截取的剖面图，图30是沿图27中的线XXX-XXX截取的剖面图，图31是沿图27中的线XXXI-XXXI截取的剖面图，而图32是沿图27中的线XXXII-XXXII截取的剖面图。
通过CVD工艺在第一层间绝缘体101上沉积覆盖位线122、124、126的第二层间绝缘体102，并且采用CMP工艺来产生第二层间绝缘体102的平坦表面。然后，通过使用光刻和各向异性蚀刻工艺在第二层间绝缘体102中描绘出通路孔。通过溅射或者蒸镀工艺、使用难熔金属来填充所述通路孔。通过CMP工艺除去残留在第二层间绝缘体102上的过量难熔金属。结果，在第二层间绝缘体102中形成接触头170a-170d、283a-283d、311a-311d、321、322。其后，通过溅射或者蒸镀工艺在第二层间绝缘体102上沉积电导体。通过使用光刻和各向异性蚀刻工艺来选择性除去所沉积的电导体，以形成字线142、144和146。其后，通过CVD工艺在第二层间绝缘体102上沉积覆盖字线142、144和146的第三层间绝缘体103，并且采用CMP工艺来产生第三层间绝缘体103的平坦表面，结果，获得了根据该实施例、并且示于图5中的半导体存储器。
在上述方法中，通过溅射或者蒸镀工艺以及各向异性蚀刻工艺来形成诸如图27中示出的位线122、124和126的金属布线。然而，镶嵌工艺也是可选择的。具体而言，通过光刻工艺在层间绝缘体101中描绘与金属布线的图形相对应的沟槽、通过电镀沉积铜(Cu)层、以及抛光所沉积的Cu层也是可以选择的。
根据该实施例的方法使得在形成第一和第二栅极线63a-63d和64a-64d的同时能够形成第一电容器C1A-C1D和第二电容器C2A-C2D。同样，不需要特别用于制造第一电容器C1A-C1D和第二电容器C2A-C2D的掩模。因此，根据该实施例的方法使得能够制造含有电容器的半导体存储器，而不增加制造工艺的复杂性，并且在光刻工艺中不需要额外的掩模。
其它实施例
虽然通过参考本发明的实施例上面已经对本发明进行了介绍，但是本发明并不限于上述实施例。根据上述教导，本领域技术人员会想到上述实施例的修改和变化。
例如，图5至10中示出的单位单元12A-12D设置在掩埋绝缘体30上。然而，如图33、图34和图35中所示，其中图34是沿图33中的线XXXIV-XXXIV截取的剖面图，而图35是沿图33中的线XXXV-XXXV截取的剖面图，在包括浅槽隔离70的半导体衬底50上设置单位单元12A-12D也是一种选择。例如，浅槽隔离70由SiO2构成。这里，第一脊41a、41b和第六脊46a、46b设置在浅槽隔离70上。第二脊42a、42b、第三脊43a、43b、第四脊44a、44b、以及第五脊45a、45b设置在半导体衬底50上。半导体存储器中其它元件的布置与图5至10中示出的半导体存储器的布置类似。
图33至35中示出的用于制造半导体存储器的方法如下所述。在半导体衬底50中形成浅槽隔离70。然后，在半导体衬底50上沉积一个硅层，并且通过退火工艺使所沉积的硅层结晶。其后，通过利用图11和12介绍的方法来形成第一脊41a、41b、第六脊46a、46b、第二脊42a、42b、第三脊43a、43b、第五脊45a、45b、以及第四脊44a、44b。下面的工艺与图13至32的类似。由于第一脊41a、41b和第六脊46a、46b设置在浅槽隔离70上，所以图33至35中示出的半导体存储器防止了通过半导体衬底50产生的延迟软误差。
此外，在图5至10以及图33至35中示出的半导体存储器中，第二脊42a、42b、第三脊43a、43b、第五脊45a、45b、以及第四脊44a、44b布置在第一脊41a、41b与第六脊46a、46b之间。然而，将设置有电容器的脊布置在设置有驱动晶体管或负载晶体管的脊之间，这也是可以选择的。
如上所述，本发明包括实施例的许多变形。因此，参考下面的权利要求来限定本发明的范围。

Claims (17)

1、一种主芯片，包括：
按照行和列布置的多个单位单元，每一个所述单位单元包括：
包含第一至第六脊的多个平行半导体脊；
设置在所述第一至第六脊中的每一个脊上的绝缘层；
在垂直于所述第一至第六脊的方向上延伸、并且设置在所述第一至第四脊之上的第一栅极线；和
在垂直于所述第一至第六脊方向上延伸、并且设置在所述第三至第六脊之上的第二栅极线，
其中所述第一脊、所述绝缘层和所述第一栅极线实现第一电容器，所述第二和第三脊与所述第一栅极线实现第一驱动晶体管和第一负载晶体管，所述第四和第五脊与所述第二栅极线实现第二负载晶体管和第二驱动晶体管，而所述第六脊、所述绝缘层和所述第二栅极线实现第二电容器。
2、一种半导体存储器，包括：
包含第一至第六脊的多个平行半导体脊；
设置在所述第一至第六脊中的每一个脊上的绝缘层；
在垂直于所述第一至第六脊的方向上延伸、并且设置在所述第一至第四脊之上的第一栅极线；和
在垂直于所述第一至第六脊的方向上延伸、并且设置在所述第三至第六脊之上的第二栅极线，
其中所述第一脊、所述绝缘层和所述第一栅极线实现第一电容器、所述第二和第三脊与所述第一栅极线实现第一驱动晶体管和第一负载晶体管，所述第四和第五脊与所述第二栅极线实现第二负载晶体管和第二驱动晶体管，而所述第六脊、所述绝缘层和所述第二栅极线实现第二电容器。
3、如权利要求2所述的半导体存储器，还包括设置在所述第二脊中的隔离的掺杂区，所述隔离的掺杂区的导电类型与所述第二脊的导电类型相反，所述隔离的掺杂区分别实现所述第一驱动晶体管的源极和漏极区。
4、如权利要求3所述的半导体存储器，还包括设置在所述第三脊中的隔离的掺杂区，所述隔离的掺杂区的导电类型与所述第三脊的导电类型相反，所述隔离的掺杂区分别实现所述第一负载晶体管的源极和漏极区。
5、如权利要求4所述的半导体存储器，还包括电连接所述第一驱动晶体管的漏极区、所述第一负载晶体管的漏极区和所述第二栅极线的漏极线。
6、如权利要求1所述的半导体存储器，还包括设置在所述第四脊中的隔离的掺杂区，所述隔离的掺杂区的导电类型与所述第四脊的导电类型相反，所述隔离的掺杂区分别实现所述第二负载晶体管的源极和漏极区。
7、如权利要求6所述的半导体存储器，还包括设置在所述第五脊中的隔离的掺杂区，所述隔离的掺杂区的导电类型与所述第五脊的导电类型相反，所述隔离的掺杂区分别实现所述第二驱动晶体管的源极和漏极区。
8、如权利要求7所述的半导体存储器，还包括电连接所述第二驱动晶体管的漏极区、所述第二负载晶体管的漏极区和所述第一栅极线的漏极线。
9、如权利要求1所述的半导体存储器，还包括设置在所述第二脊之上的栅电极，其中所述第二脊、所述绝缘层和所述栅电极实现第一传输晶体管。
10、如权利要求1所述的半导体存储器，还包括设置在所述第五脊之上的栅电极，其中所述第五脊、所述绝缘层和所述栅电极实现第二传输晶体管。
11、如权利要求1所述的半导体存储器，其中所述第二至第五脊布置在所述第一与第六脊之间。
12、如权利要求1所述的半导体存储器，其中所述第一至第六脊设置在掩埋绝缘体上。
13、如权利要求1所述的半导体存储器，其中所述第二至第五脊设置在半导体衬底上，而所述第一和第六脊设置在浅槽隔离上。
14、一种用于制造半导体存储器的方法，包括：
通过选择性地除去半导体层来形成平行的第一至第六脊；
将第一掺杂剂选择性地掺杂到所述第三和第四脊中；
在所述第一至第六脊中的每一个脊上沉积一层绝缘层；
在所述绝缘层上沉积一层多晶硅层；
通过选择性地除去所述多晶硅层，在所述第一至第四脊之上形成在垂直于所述第一至第四脊的方向上延伸的第一栅极线；
通过选择性地除去所述多晶硅层，在所述第三至第六脊之上形成在垂直于所述第三至第六脊的方向上延伸的第二栅极线；并且
利用所述第一和第二栅极线作为掺杂掩模，将第二掺杂剂和所述第一掺杂剂掺杂到所述第二至第五脊中，以形成多个源极和漏极区。
15、如权利要求14所述的方法，还包括在掩埋绝缘体上形成所述半导体层。
16、如权利要求14所述的方法，还包括通过选择性地除去所述多晶硅层来在所述第二脊上形成栅电极。
17、如权利要求14所述的方法，还包括通过选择性地除去所述多晶硅层来在所述第五脊上形成栅电极。
CNB2005100641317A 2004-04-09 2005-04-11 主芯片、半导体存储器、以及用于制造半导体存储器的方法 Expired - Fee Related CN100438043C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP115405/2004 2004-04-09
JP2004115405A JP4195409B2 (ja) 2004-04-09 2004-04-09 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN1681127A true CN1681127A (zh) 2005-10-12
CN100438043C CN100438043C (zh) 2008-11-26

Family

ID=34909539

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100641317A Expired - Fee Related CN100438043C (zh) 2004-04-09 2005-04-11 主芯片、半导体存储器、以及用于制造半导体存储器的方法

Country Status (5)

Country Link
US (1) US7199428B2 (zh)
EP (1) EP1585177A3 (zh)
JP (1) JP4195409B2 (zh)
KR (1) KR100769785B1 (zh)
CN (1) CN100438043C (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7655989B2 (en) * 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
KR101225641B1 (ko) * 2006-12-27 2013-01-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5159289B2 (ja) 2007-12-20 2013-03-06 株式会社東芝 不揮発性半導体記憶装置
US8258572B2 (en) * 2009-12-07 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with FinFETs having multiple fins

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3472590B2 (ja) 1993-04-05 2003-12-02 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP2601176B2 (ja) * 1993-12-22 1997-04-16 日本電気株式会社 半導体記憶装置
US5700707A (en) * 1996-06-13 1997-12-23 Chartered Semiconductor Manufacturing Pte Ltd. Method of manufacturing SRAM cell structure having a tunnel oxide capacitor
JP2003297954A (ja) 2002-01-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
US6664582B2 (en) * 2002-04-12 2003-12-16 International Business Machines Corporation Fin memory cell and method of fabrication
JP4753534B2 (ja) * 2003-12-26 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置

Also Published As

Publication number Publication date
JP4195409B2 (ja) 2008-12-10
CN100438043C (zh) 2008-11-26
KR20060046656A (ko) 2006-05-17
US20050226075A1 (en) 2005-10-13
US7199428B2 (en) 2007-04-03
EP1585177A2 (en) 2005-10-12
KR100769785B1 (ko) 2007-10-24
JP2005302934A (ja) 2005-10-27
EP1585177A3 (en) 2008-11-26

Similar Documents

Publication Publication Date Title
CN100350613C (zh) 具有垂直超薄体晶体管的可编程存储器的寻址和译码器电路
CN1521840A (zh) 绝缘体上硅衬底和半导体集成电路器件
US20080290407A1 (en) Semiconductor device
CN1414639A (zh) 设于硅覆绝缘中的硅控整流器及其应用电路
CN1244731A (zh) 半导体集成电路及其制造方法
CN1674254A (zh) 专用半导体电路及半导体电路驱动器的资源配置方法
CN1641878A (zh) 具有层叠的节点接触结构的半导体集成电路及其制造方法
CN1641882A (zh) 半导体器件中的节点接触结构及其制造方法
CN1678952A (zh) 包括薄膜电路元件的电子器件的制造
CN1819297A (zh) 侧壁有源接脚存储器及其制造方法
CN1449034A (zh) 具有铜布线的半导体器件
CN1877834A (zh) 半导体集成电路器件及其制造方法
CN1218291C (zh) 半导体显示装置及其制造方法和有源矩阵型显示装置
CN1034896C (zh) 半导体存储器及其制造方法
CN1681127A (zh) 主芯片、半导体存储器、以及用于制造半导体存储器的方法
CN1841778A (zh) 半导体器件中的场效应晶体管及其制造方法
CN1152425C (zh) 制作具有垂直的mos晶体管的集成电路的方法
US20150295045A1 (en) Semiconductor device and manufacturing method thereof
CN1613151A (zh) 半导体器件及其制造方法
CN1107980C (zh) 数据线与电源线平行的静态半导体存储器件
CN1574293A (zh) 半导体集成电路器件的制造方法和半导体集成电路器件
CN1213858A (zh) 半导体装置
CN1411060A (zh) 半导体装置及其制造方法
CN1097311C (zh) 半导体装置的制造方法和半导体装置
CN1287454C (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081126

Termination date: 20110411