TW202407967A - 半導體元件 - Google Patents

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尹錫玄
李敎旭
李承勳
朴乘漢
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體元件，包含：第一胞元區及第二胞元區；基底，包含第一表面及第二表面；第一主動圖案至第三主動圖案，在第一胞元區中在第一水平方向上延伸，第一主動圖案至第三主動圖案在第二水平方向上彼此間隔開；第四主動圖案，在第二胞元區中在第一水平方向上延伸，第四主動圖案在第一水平方向上與第二主動圖案對準；主動切口，將第二主動圖案與第四主動圖案分離；源極/汲極區，位於第二主動圖案上；埋入式軌，在基底的第二表面上在第一水平方向上延伸，第一埋入式軌在豎直方向上與第二主動圖案及第四主動圖案中的各者交疊；以及源極/汲極接點，穿透基底及第二主動圖案且將源極/汲極區連接至埋入式軌。

Description

半導體元件
本揭露內容是關於一種半導體元件。更特定而言，本揭露是關於一種包含多橋通道場效電晶體（MBCFET™）的半導體元件。
相關申請案的交叉參考
本申請案主張2022年8月12日在韓國智慧財產局申請的韓國專利申請案第10-2022-0101150號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
積體電路為一小塊扁平半導體材料（通常矽）上之一組電子電路。積體電路可基於標準胞元而設計。舉例而言，可藉由根據界定積體電路的資料置放標準胞元且對標準胞元進行佈線來產生積體電路的佈局。標準胞元經預先設計且儲存於胞元庫中。
隨著半導體製造製程產生具有較高整合層級的積體電路，標準胞元中的圖案的大小可減小，且標準胞元的大小亦可減小。
本揭露內容的實施例提供一種半導體元件，其藉由在一個胞元區中的一個主動圖案上形成兩個上拉電晶體以減少一個胞元區中的主動圖案的數目而具有提高的整合程度。
本揭露內容的實施例亦提供一種半導體元件，其藉由將主動切口安置於第一胞元區中的兩個上拉電晶體與鄰近於第一胞元區的第二胞元區中的兩個上拉電晶體之間且將第一胞元區中的兩個上拉電晶體及第二胞元區中的兩個上拉電晶體配置成在水平方向上對準而具有提高的整合程度。
本揭露內容的實施例亦提供一種半導體元件，其藉由將主動切口安置於第一胞元區中的兩個下拉電晶體與鄰近於第一胞元區的第二胞元區中的兩個下拉電晶體之間且將第一胞元區中的兩個下拉電晶體及第二胞元區中的兩個下拉電晶體配置成在水平方向上對準而具有提高的整合程度。
根據本揭露內容的一些實施例，提供一種半導體元件，包含：第一胞元區及在第一水平方向上鄰近於第一胞元區的第二胞元區；基底，包含第一表面及與第一表面相對的第二表面；第一主動圖案、第二主動圖案以及第三主動圖案，在第一胞元區中在基底的第一表面上在第一水平方向上延伸，第一主動圖案、第二主動圖案以及第三主動圖案在不同於第一水平方向的第二水平方向上彼此依序間隔開；第四主動圖案，在第二胞元區中在基底的第一表面上在第一水平方向上延伸，第四主動圖案在第一水平方向上與第二主動圖案對準；第一主動切口，將第二主動圖案與第四主動圖案分離，第一主動切口與第二主動圖案及第四主動圖案中的各者接觸；第一源極/汲極區，安置於第二主動圖案上；第一埋入式軌，在基底的第二表面上在第一水平方向上延伸，第一埋入式軌，在豎直方向上與第二主動圖案及第四主動圖案中的各者交疊；以及第一下部源極/汲極接點，在豎直方向上穿透基底及第二主動圖案，第一下部源極/汲極接點將第一源極/汲極區電連接至第一埋入式軌。
根據本揭露內容的一些實施例，提供一種半導體元件，包含：第一胞元區及在第一水平方向上鄰近於第一胞元區的第二胞元區；基底，包含第一表面及與第一表面相對的第二表面；第一主動圖案、第二主動圖案以及第三主動圖案，在第一胞元區中在基底的第一表面上在第一水平方向上延伸，第一主動圖案、第二主動圖案以及第三主動圖案在不同於第一水平方向的第二水平方向上彼此依序間隔開；第四主動圖案，在第二胞元區中在基底的第一表面上在第一水平方向上延伸，第四主動圖案在第一水平方向上與第二主動圖案對準；主動切口，將第二主動圖案與第四主動圖案分離，主動切口與第二主動圖案及第四主動圖案中的各者接觸；第一源極/汲極區，安置於第一主動圖案上；第二源極/汲極區，安置於第二主動圖案上；第三源極/汲極區，安置於第三主動圖案上；第一埋入式軌，在基底的第二表面上在第一水平方向上延伸，第一埋入式軌在豎直方向上與第一主動圖案交疊；第二埋入式軌，在基底的第二表面上在第一水平方向上延伸，第二埋入式軌在豎直方向上與第二主動圖案及第四主動圖案交疊；第三埋入式軌，在基底的第二表面上在第一水平方向上延伸，第三埋入式軌在豎直方向上與第三主動圖案交疊；第一下部源極/汲極接點，在豎直方向上穿透基底及第一主動圖案，第一下部源極/汲極接點將第一源極/汲極區電連接至第一埋入式軌；第二下部源極/汲極接點，在豎直方向上穿透基底及第二主動圖案，第二下部源極/汲極接點將第二源極/汲極區電連接至第二埋入式軌；以及第三下部源極/汲極接點，在豎直方向上穿透基底及第三主動圖案，第三下部源極/汲極接點將第三源極/汲極區電連接至第三埋入式軌。
根據本揭露內容的一些實施例，提供一種半導體元件，包含：第一胞元區及在第一水平方向上鄰近於第一胞元區的第二胞元區；基底，包含第一表面及與第一表面相對的第二表面；第一主動圖案、第二主動圖案以及第三主動圖案在第一胞元區中在基底的第一表面上在第一水平方向上延伸，第一主動圖案、第二主動圖案以及第三主動圖案在不同於第一水平方向的第二水平方向上彼此依序間隔開；第四主動圖案，在第二胞元區中在基底的第一表面上在第一水平方向上延伸，第四主動圖案在第一水平方向上與第二主動圖案對準；第一閘極電極，在第二主動圖案上在第二水平方向上延伸；第二閘極電極，在第二主動圖案上在第二水平方向上延伸，第二閘極電極在第一水平方向上與第一閘極電間隔開；第三閘極電極，在第四主動圖案上在第二水平方向上延伸，第三閘極電極在第一水平方向上與第二閘極電極間隔開；第四閘極電極，在第四主動圖案上在第二水平方向上延伸，第四閘極電極在第一水平方向上與第三閘極電極間隔開；第一上拉電晶體，形成於第二主動圖案與第一閘極電極相交之處；第二上拉電晶體，形成於第二主動圖案及第二閘極電極相交之處；第三上拉電晶體，形成於第四主動圖案與第三閘極電極相交之處；以及第四上拉電晶體，形成於第四主動圖案與第四閘極電極相交之處，其中第一上拉電晶體至第四上拉電晶體中的各者在第一水平方向上對準。
儘管根據本揭露內容的一些實施例的半導體元件的圖式示出例如包含奈米片的多橋通道場效電晶體（MBCFET™）及包含鰭型圖案塑形的通道區的鰭型電晶體（FinFET），但本揭露內容不限於此。舉例而言，根據本揭露內容的一些其他實施例的半導體元件可包含穿隧場效電晶體（tunneling field effect transistor；TFET）或三維（3D）電晶體。另外，根據本揭露內容的一些其他實施例的半導體元件可包含雙極接面電晶體、橫向雙擴散MOS（lateral double diffusion MOS；LDMOS）電晶體或類似物。
下文中，將參考圖1至圖7描述根據本揭露內容的一些實施例的半導體元件。
圖1為示出根據本揭露內容的一些實施例的半導體元件的佈局圖。圖2為示出圖1中的多個電晶體的配置的佈局圖。圖3為示出圖1中的埋入式軌之間的連接關係的佈局圖。圖4為示出圖1中的閘極接點與上部源極/汲極接點之間的連接關係的佈局圖。圖5為沿著圖1至圖4中的各者中的線A-A'截取的橫截面圖。圖6為沿著圖1到圖4中的各者中的線B-B'截取的橫截面圖。圖7為沿著圖1至圖4中的各者中的線C-C'截取的橫截面圖。
參考圖1至圖7，根據本揭露內容的一些實施例的半導體元件包含：第一胞元區R1；第二胞元區R2；基底100；場絕緣層105；第一主動圖案F1、第二主動圖案F2、第三主動圖案F3、第四主動圖案F4、第五主動圖案F5以及第六主動圖案F6；第一埋入式軌VSS1；第二埋入式軌VDD；第三埋入式軌VSS2；下部層間絕緣層110；第一多個奈米片至第六多個奈米片；第一閘極電極G1、第二閘極電極G2、第三閘極電極G3、第四閘極電極G4、第五閘極電極G5、第六閘極電極G6、第七閘極電極G7以及第八閘極電極G8；閘極間隔件121；閘極絕緣層122；罩蓋圖案123；第一源極/汲極區至第六源極/汲極區；第一閘極切口GC1、第二閘極切口GC2、第三閘極切口GC3以及第四閘極切口GC4；第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3；虛設閘極電極DG；虛設閘極間隔件131；虛設閘極絕緣層132；虛設罩蓋圖案133；多個虛設奈米片DNW；第一下拉電晶體PD1、第二下拉電晶體PD2、第三下拉電晶體PD3以及第四下拉電晶體PD4；第一上拉電晶體PU1、第二上拉電晶體PU2、第三上拉電晶體PU3以及第四上拉電晶體PU4；第一通道電晶體PG1、第二通道電晶體PG2、第三通道電晶體PG3以及第四通道電晶體PG4；第一上部層間絕緣層140；第一閘極接點CB1、第二閘極接點CB2、第三閘極接點CB3、第四閘極接點CB4、第五閘極接點CB5、第六閘極接點CB6、第七閘極接點CB7以及第八閘極接點CB8；第一上部源極/汲極接點UCA1、第二上部源極/汲極接點UCA2、第三上部源極/汲極接點UCA3、第四上部源極/汲極接點UCA4、第五上部源極/汲極接點UCA5、第六上部源極/汲極接點UCA6、第七上部源極/汲極接點UCA7、第八上部源極/汲極接點UCA8、第九上部源極/汲極接點UCA9、第十上部源極/汲極接點UCA10、第十一上部源極/汲極接點UCA11以及第十二上部源極/汲極接點UCA12；第一下部源極/汲極接點BCA1、第二下部源極/汲極接點BCA2、第三下部源極/汲極接點BCA3、第四下部源極/汲極接點BCA4、第五下部源極/汲極接點BCA5以及第六下部源極/汲極接點BCA6；蝕刻終止層150；以及第二上部層間絕緣層160。
下文中，第一水平方向DR1及第二水平方向DR2中的各者為平行於第一表面100a的方向，所述第一表面100a為基底100的頂表面，且第二水平方向DR2為垂直於第一水平方向DR1的方向。另外，豎直方向DR3為垂直於第一水平方向DR1及第二水平方向DR2中的各者的方向，且為垂直於基底100的第一表面100a的方向。
第二胞元區R2可形成為在第一水平方向DR1上直接鄰近於第一胞元區R1。第一胞元區R1及第二胞元區R2可為儲存區。換言之，儲存元件可形成於第一胞元區R1及第二胞元區R2中的各者中。在此情況下，儲存元件可為靜態隨機存取記憶體（static random access memory；SRAM）。
基底100可包含第一表面100a及面向第一表面100a的第二表面100b。舉例而言，在圖5至圖7中，第一基底100的第一表面100a可為基底100的頂表面，且基底100的第二表面100b可為第一基底100的底表面。
基底100可為塊狀矽基底或絕緣層上矽（silicon-on-insulator；SOI）基底。替代地，基底100可為矽基底或可包含其他材料，諸如矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵。然而，本揭露內容不限於此。
第一主動圖案F1、第二主動圖案F2以及第三主動圖案F3可安置於第一胞元區R1中。第一主動圖案F1、第二主動圖案F2以及第三主動圖案F3中的各者可在第一水平方向DR1上延伸。第一主動圖案F1、第二主動圖案F2以及第三主動圖案F3可在第二水平方向DR2上彼此依序間隔開。換言之，第二主動圖案F2可在第二水平方向DR2上與第一主動圖案F1間隔開。另外，第三主動圖案F3可在第二水平方向DR2上與第二主動圖案F2間隔開。更特定言之，第二主動圖案F2可安置於第一主動圖案F1與第三主動圖案F3之間。
第四主動圖案F4、第五主動圖案F5以及第六主動圖案F6可安置於第二胞元區R2中。第四主動圖案F4、第五主動圖案F5以及第六主動圖案F6中的各者可在第一水平方向DR1上延伸。第四主動圖案F4、第五主動圖案F5以及第六主動圖案F6可在第二水平方向DR2上彼此依序間隔開。換言之，第五主動圖案F5可在第二水平方向DR2上與第四主動圖案F4間隔開。另外，第六主動圖案F6可在第二水平方向DR2上與第五主動圖案F5間隔開。
第四主動圖案F4可在第一水平方向DR1上與第一主動圖案F1對準。舉例而言，第四主動圖案F4可面向第一主動圖案F1。第四主動圖案F4可在第一水平方向DR1上與第一主動圖案F1間隔開。第五主動圖案F5可在第一水平方向DR1上與第二主動圖案F2對準。第五主動圖案F5可在第一水平方向DR1上與第二主動圖案F2間隔開。第六主動圖案F6可在第一水平方向DR1上與第三主動圖案F3對準。第六主動圖案F6可在第一水平方向DR1上與第三主動圖案F3間隔開。第一主動圖案F1至第六主動圖案F6中的各者可在豎直方向DR3上自基底100的第一表面100a突出。
場絕緣層105可安置於基底100的第一表面100a上。場絕緣層105可包圍第一主動圖案F1至第六主動圖案F6的側壁。舉例而言，第一主動圖案F1至第六主動圖案F6中的各者的至少一部分可在豎直方向DR3上突出超過場絕緣層105的頂表面，但本揭露內容不限於此。場絕緣層105可包含例如氧化物層、氮化物層、氮氧化物層或其組合層。
下部層間絕緣層110可安置於基底100的第二表面100b上。下部層間絕緣層110可包含例如氧化矽、氮化矽、碳氧化矽、氮氧化矽、碳氮氧化矽或低k材料中的至少一者。
第一埋入式軌VSS1、第二埋入式軌VDD以及第三埋入式軌VSS2中的各者可安置於基底100的第二表面100b上。第一埋入式軌VSS1、第二埋入式軌VDD以及第三埋入式軌VSS2中的各者可安置於下部層間絕緣層110內部。第一埋入式軌VSS1、第二埋入式軌VDD以及第三埋入式軌VSS2中的各者可包含導電材料。
舉例而言，第一埋入式軌VSS1可跨越第一胞元區R1及第二胞元區R2在第一水平方向DR1上延伸。第一埋入式軌VSS1可在豎直方向DR3上與第一主動圖案F1及第四主動圖案F4中的各者交疊。舉例而言，第一埋入式軌VSS1可為第一接地軌。
舉例而言，第二埋入式軌VDD可跨越第一胞元區R1及第二胞元區R2在第一水平方向DR1上延伸。第二埋入式軌VDD可在第二水平方向DR2上與第一埋入式軌VSS1間隔開。第二埋入式軌VDD可在豎直方向DR3上與第二主動圖案F2及第五主動圖案F5中的各者交疊。舉例而言，第二埋入式軌VDD可為電源軌。
舉例而言，第三埋入式軌VSS2可跨越第一胞元區R1及第二胞元區R2在第一水平方向DR1上延伸。第三埋入式軌VSS2可在第二水平方向DR2上與第二埋入式軌VDD間隔開。第三埋入式軌VSS2可在豎直方向DR3上與第三主動圖案F3及第六主動圖案F6中的各者交疊。舉例而言，第三埋入式軌VSS2可為第二接地軌。
第一閘極電極G1至第四閘極電極G4中的各者可安置於第一胞元區R1中。舉例而言，第一閘極電極G1可在第一主動圖案F1及第二主動圖案F2上在第二水平方向DR2上延伸。第二閘極電極G2可在第三主動圖案F3上在第二水平方向DR2上延伸。第二閘極電極G2可在第二水平方向DR2上與第一閘極電極G1間隔開。
舉例而言，第三閘極電極G3可在第一主動圖案F1上在第二水平方向DR2上延伸。第三閘極電極G3可在第一水平方向DR1上與第一閘極電極G1間隔開。第四閘極電極G4可在第二主動圖案F2及第三主動圖案F3上在第二水平方向DR2上延伸。第四閘極電極G4可在第二水平方向DR2上與第三閘極電極G3間隔開。第四閘極電極G4可在第一水平方向DR1上與第一閘極電極G1及第二閘極電極G2中的各者間隔開。
第五閘極電極G5至第八閘極電極G8中的各者可安置於第二胞元區R2中。舉例而言，第五閘極電極G5可在第四主動圖案F4上在第二水平方向DR2上延伸。第五閘極電極G5可在第一水平方向DR1上與第三閘極電極G3間隔開。第六閘極電極G6可在第五主動圖案F5及第六主動圖案F6上在第二水平方向DR2上延伸。第六閘極電極G6可在第二水平方向DR2上與第五閘極電極G5間隔開。第六閘極電極G6可在第一水平方向DR1上與第四閘極電極G4間隔開。
舉例而言，第七閘極電極G7可在第四主動圖案F4及第五主動圖案F5上在第二水平方向DR2上延伸。第七閘極電極G7可在第一水平方向DR1上與第五閘極電極G5及第六閘極電極G6中的各者間隔開。第八閘極電極G8可在第六主動圖案F6上在第二水平方向DR2上延伸。第八閘極電極G8可在第二水平方向DR2上與第七閘極電極G7間隔開。第八閘極電極G8可在第一水平方向DR1上與第六閘極電極G6間隔開。
第一閘極電極G1至第八閘極電極G8中的各者可包含例如至少一個氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）以及其組合。第一閘極電極G1至第八閘極電極G8中的各者可包含導電金屬氧化物、導電金屬氮氧化物或類似物，且可包含前述材料的氧化形式。
第一多個奈米片NW1可安置於第一主動圖案F1上。第一多個奈米片NW1可安置於第一主動圖案F1與第一閘極電極G1相交的部分處。另外，第一多個奈米片NW1可安置於第一主動圖案F1與第三閘極電極G3相交的部分處。第一多個奈米片NW1可包含經堆疊同時在第一主動圖案F1上在豎直方向DR3上彼此間隔開的多個奈米片。第一多個奈米片NW1可由第一閘極電極G1及第三閘極電極G3中的各者包圍。
第二多個奈米片NW2可安置於第二主動圖案F2上。第二多個奈米片NW2可安置於第二主動圖案F2與第一閘極電極G1相交的部分處。另外，第二多個奈米片NW2可安置於第二主動圖案F2與第四閘極電極G4相交的部分處。第二多個奈米片NW2可包含經堆疊同時在第二主動圖案F2上在豎直方向DR3上彼此間隔開的多個奈米片。第二多個奈米片NW2可由第一閘極電極G1及第四閘極電極G4中的各者包圍。
第三多個奈米片NW3可安置於第三主動圖案F3上。第三多個奈米片NW3可安置於第三主動圖案F3與第二閘極電極G2相交的部分處。另外，第三多個奈米片NW3可安置於第三主動圖案F3與第四閘極電極G4相交的部分處。第三多個奈米片NW3可包含經堆疊同時在第三主動圖案F3上在豎直方向DR3上彼此間隔開的多個奈米片。第三多個奈米片NW3可由第二閘極電極G2及第四閘極電極G4中的各者包圍。
第四多個奈米片可安置於第四主動圖案F4上。第四多個奈米片可安置於第四主動圖案F4與第五閘極電極G5相交的部分處。另外，第四多個奈米片可安置於第四主動圖案F4與第七閘極電極G7相交的部分處。第四多個奈米片可包含經堆疊同時在第四主動圖案F4上在豎直方向DR3上彼此間隔開的多個奈米片。第四多個奈米片可由第五閘極電極G5及第七閘極電極G7中的各者包圍。
第五多個奈米片NW5可安置於第五主動圖案F5上。第五多個奈米片NW5可安置於第五主動圖案F5與第六閘極電極G6相交的部分處。另外，第五多個奈米片NW5可安置於第五主動圖案F5與第七閘極電極G7相交的部分處。第五多個奈米片NW5可包含經堆疊同時在第五主動圖案F5上在豎直方向DR3上彼此間隔開的多個奈米片。第五多個奈米片NW5可由第六閘極電極G6及第七閘極電極G7中的各者包圍。
第六多個奈米片可安置於第六主動圖案F6上。第六多個奈米片可安置於第六主動圖案F6與第六閘極電極G6相交的部分處。另外，第六多個奈米片可安置於第六主動圖案F6與第八閘極電極G8相交的部分處。第六多個奈米片可包含經堆疊同時在第六主動圖案F6上在豎直方向DR3上彼此間隔開的多個奈米片。第六多個奈米片可由第六閘極電極G6及第八閘極電極G8中的各者包圍。
圖5至圖7示出第一多個奈米片NW1、第二多個奈米片NW2、第三多個奈米片NW3以及第五多個奈米片NW5中的各者包含經堆疊同時在豎直方向DR3上彼此間隔開的三個奈米片，但此為實例且本揭露內容不限於此。在本揭露內容的一些其他實施例中，第一多個奈米片至第六多個奈米片中的各者可包含經堆疊同時在豎直方向DR3上彼此間隔開的四個或更多個奈米片。第一多個奈米片至第六多個奈米片中的各者可包含例如矽（Si）或矽鍺（SiGe）。
多個虛設奈米片DNW可安置於第一胞元區R1在第二水平方向DR2上延伸的邊界線上。另外，多個虛設奈米片DNW可安置於第二胞元區R2在第二水平方向DR2上延伸的邊界線上。舉例而言，多個虛設奈米片DNW可安置於第一胞元區R1與第二胞元區R2之間的邊界線上。多個虛設奈米片DNW可包含經堆疊同時在豎直方向DR3上彼此間隔開的多個虛設奈米片。舉例而言，多個虛設奈米片DNW可安置於與上面安置有第一多個奈米片至第六多個奈米片的層級相同的層級上。
舉例而言，多個虛設奈米片DNW可在第三方向DR3上與第一主動圖案F1的鄰近於稍後將描述的第二主動切口FC2的部分及第四主動圖案F4的部分中的各者交疊。另外，多個虛設奈米片DNW可在第三方向DR3上與第二主動圖案F2的鄰近於稍後將描述的第二主動切口FC2的部分及第五主動圖案F5的部分中的各者交疊。另外，多個虛設奈米片DNW可在第三方向DR3上與第三主動圖案F3的鄰近於稍後將描述的第二主動切口FC2的部分及第六主動圖案F6的部分中的各者交疊。多個虛設奈米片DNW可包含例如矽（Si）或矽鍺（SiGe）。
舉例而言，虛設閘極電極DG可在稍後將描述的第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3中的各者的兩個側壁上在第二水平方向DR2上延伸。舉例而言，虛設閘極電極DG可不安置於多個虛設奈米片DNW當中的最上部虛設奈米片上，但本揭露內容不限於此。舉例而言，虛設閘極電極DG可含有與第一閘極電極G1至第八閘極電極G8中的各者的材料相同的材料。
閘極間隔件121可在第一閘極電極G1至第八閘極電極G8中的各者的兩個側壁上在第二水平方向DR2上延伸。閘極間隔件121可安置於第一多個奈米片至第六多個奈米片中的各者的最上部奈米片上的第一閘極電極G1至第八閘極電極G8中的各者的兩個側壁上。閘極間隔件121可安置於場絕緣層105上的第一閘極電極G1至第八閘極電極G8中的各者的兩個側壁上。
虛設閘極間隔件131可在多個虛設奈米片DNW當中的最上部虛設奈米片上的稍後將描述的第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3中的各者的兩個側壁上在第二水平方向DR2上延伸。虛設閘極間隔件131可在場絕緣層105上的虛設閘極電極DG的兩個側壁上在第二水平方向DR2上延伸。
閘極間隔件121及虛設閘極間隔件131中的各者可包含例如氮化矽（SiN）、氮氧化矽（SiON）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、硼氧氮化矽（SiOBN）、碳氧化矽（SiOC）以及其組合中的至少一者。
閘極絕緣層122可安置於第一閘極電極G1至第八閘極電極G8中的各者與第一多個奈米片至第六多個奈米片中的各者之間。閘極絕緣層122可安置於第一閘極電極G1至第八閘極電極G8中的各者與第一主動圖案F1至第六主動圖案F6中的各者之間。閘極絕緣層122可安置於第一閘極電極G1至第八閘極電極G8中的各者與閘極間隔件121之間。閘極絕緣層122可安置於第一閘極電極G1至第八閘極電極G8中的各者與場絕緣層105之間。閘極絕緣層122可安置於第一閘極電極G1至第八閘極電極G8中的各者與稍後將描述的第一源極/汲極區至第六源極/汲極區中的各者之間。
虛設閘極絕緣層132可安置於虛設閘極電極DG與多個虛設奈米片DNW之間。虛設閘極絕緣層132可安置於虛設閘極電極DG與第一主動圖案F1至第六主動圖案F6中的各者之間。虛設閘極絕緣層132可安置於場絕緣層105上的虛設閘極電極DG與虛設閘極間隔件131之間。然而，舉例而言，虛設閘極絕緣層132可不安置於多個虛設奈米片DNW當中的最上部虛設奈米片上的虛設閘極電極DG與虛設閘極間隔件131之間，但本揭露內容不限於此。虛設閘極絕緣層132可安置於虛設閘極電極DG與場絕緣層105之間。虛設閘極絕緣層132可安置於虛設閘極電極DG與稍後將描述的第一源極/汲極區至第六源極/汲極區中的各者之間。
閘極絕緣層122及虛設閘極絕緣層132中的各者可包含氧化矽、氮氧化矽、氮化矽或具有比氧化矽的介電常數大的介電常數的高k材料中的至少一者。高k材料可包含例如至少一個氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭以及鈮酸鉛鋅。
罩蓋圖案123可在第一閘極電極G1至第八閘極電極G8中的各者上在第二水平方向DR2上延伸。舉例而言，罩蓋圖案123可與閘極間隔件121的最上部表面及閘極絕緣層122的最上部表面中的各者接觸，但本揭露內容不限於此。在一些其他實施例中，罩蓋圖案123可安置於閘極間隔件121之間。
虛設罩蓋圖案133可在虛設閘極電極DG上在第二水平方向DR2上延伸。舉例而言，虛設罩蓋圖案133可與虛設閘極間隔件131的最上部表面接觸，但本揭露內容不限於此。
罩蓋圖案123及虛設罩蓋圖案133中的各者可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）或其組合中的至少一者。
第一閘極切口GC1可安置於第二主動圖案F2與第三主動圖案F3之間。第一閘極切口GC1可設置於第一胞元區R1中。第一閘極切口GC1可將第一閘極電極G1與第二閘極電極G2分離。第一閘極切口GC1在第一水平方向DR1上可寬於第一閘極電極G1及第二閘極電極GC2。第二閘極切口GC2可安置於第一主動圖案F1與第二主動圖案F2之間。第二閘極切口GC2可將第三閘極電極G3與第四閘極電極G4分離。第三閘極切口GC3可安置於第四主動圖案F4與第五主動圖案F5之間。第三閘極切口GC3可將第五閘極電極G5與第六閘極電極G6分離。第四閘極切口GC4可安置於第五主動圖案F5與第六主動圖案F6之間。第四閘極切口GC4可將第七閘極電極G7與第八閘極電極G8分離。
第一閘極切口GC1至第四閘極切口GC4中的各者可延伸至場絕緣層105中。舉例而言，第一閘極切口GC1至第四閘極切口GC4可形成於與罩蓋圖案123的頂表面相同的平面上。然而，本揭露內容不限於此。第一閘極切口GC1至第四閘極切口GC4中的各者可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、氮氧化矽（SiOCN）以及其組合中的一者。然而，本揭露內容不限於此。
第一主動切口FC1及第二主動切口FC2中的各者可安置於第一胞元區R1在第二水平方向DR2上延伸的邊界線上。舉例而言，第一主動切口FC1可安置於第一胞元區R1的第一邊界線上，且第二主動切口FC2可安置於第一胞元區R1的與第一邊界線相對的第二邊界線上。第二主動切口FC2及第三主動切口FC3中的各者可安置於第二胞元區R2在第二水平方向DR2上延伸的邊界線上。第二主動切口FC2可安置於第一胞元區R1與第二胞元區R2之間的邊界線上。
第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3中的各者可在第二水平方向DR2上延伸。舉例而言，第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3中的各者可延伸至基底100中同時在虛設閘極間隔件131之間在豎直方向DR3上穿透虛設罩蓋圖案133、虛設閘極電極DG以及多個虛設奈米片DNW。換言之，第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3中的各者的底表面可形成於基底100內部。
舉例而言，第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3的側壁可與多個虛設奈米片DNW接觸。舉例而言，在多個虛設奈米片DNW之間，第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3的側壁可與虛設閘極絕緣層132及虛設閘極電極DG中的各者接觸。舉例而言，在多個虛設奈米片DNW當中的最上部虛設奈米片上，第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3的側壁可與虛設閘極間隔件131接觸。舉例而言，第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3的頂表面可形成於與虛設罩蓋圖案133的頂表面相同的平面上，但本揭露內容不限於此。
第一主動切口FC1可安置於第一主動圖案F1、第二主動圖案F2以及第三主動圖案F3的第一側壁上。第二主動切口FC2可安置於第一主動圖案F1、第二主動圖案F2及第三主動圖案F3的第二側壁與第四主動圖案F4、第五主動圖案F5以及第六主動圖案F6的第一側壁之間。此處，第一主動圖案F1、第二主動圖案F2以及第三主動圖案F3的第二側壁可為在第一水平方向DR1上面向第一主動圖案F1、第二主動圖案F2以及第三主動圖案F3的第一側壁的側壁。第三主動切口FC3可安置於第四主動圖案F4、第五主動圖案F5以及第六主動圖案F6的第二側壁上。此處，第四主動圖案F4、第五主動圖案F5以及第六主動圖案F6的第二側壁可為在第一水平方向DR1上面向第四主動圖案F4、第五主動圖案F5以及第六主動圖案F6的第一側壁的側壁。
舉例而言，第二主動切口FC2可將第一主動圖案F1與第四主動圖案F4分離。第二主動切口FC2可將第二主動圖案F2與第五主動圖案F5分離。第二主動切口FC2可將第三主動圖案F3與第六主動圖案F6分離。第二主動切口FC2可與第一主動圖案F1至第六主動圖案F6中的各者接觸。
舉例而言，第一主動切口FC1的中心與第一閘極電極G1的中心之間在第一水平方向DR1上的間距、第一閘極電極G1的中心與第三閘極電極G3的中心之間在第一水平方向DR1上的間距、第三閘極電極G3的中心與第二主動切口FC2的中心之間在第一水平方向DR1上的間距、第二主動切口FC2的中心與第五閘極電極G5的中心之間在第一水平方向DR1上的間距、第五閘極電極G5的中心與第七閘極電極G7的中心之間在第一水平方向DR1上的間距以及第七閘極電極G7的中心與第三主動切口FC3的中心之間在第一水平方向DR1上的間距可相同。然而，本揭露內容不限於此。
第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3中的各者可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、氮氧化矽（SiOCN）以及其組合中的一者。然而，本揭露內容不限於此。
第一源極/汲極區SD1可安置於第一主動圖案F1上的第一閘極電極G1及第三閘極電極G3中的各者的兩側上。第一源極/汲極區SD1可與第一主動圖案F1直接接觸。第二源極/汲極區SD2可安置於第二主動圖案F2上的第一閘極電極G1及第四閘極電極G4中的各者的兩側上。第三源極/汲極區SD3可安置於第三主動圖案F3上的第二閘極電極G2及第四閘極電極G4中的各者的兩側上。
第四源極/汲極區可安置於第四主動圖案F4上的第五閘極電極G5及第七閘極電極G7中的各者的兩側上。第五源極/汲極區SD5可安置於第五主動圖案F5上的第六閘極電極G6及第七閘極電極G7中的各者的兩側上。第六源極/汲極區可安置於第六主動圖案F6上的第七閘極電極G7及第八閘極電極G8中的各者的兩側上。
第一源極/汲極區至第六源極/汲極區可分別與第一多個奈米片至第六多個奈米片接觸。第一源極/汲極區至第六源極/汲極區中的各者可與多個虛設奈米片接觸。第一源極/汲極區至第六源極/汲極區中的各者可與閘極絕緣層122接觸。然而，本揭露內容不限於此。在本揭露內容的一些其他實施例中，內部間隔件可安置於第一源極/汲極區至第六源極/汲極區中的各者與閘極絕緣層122之間。第一源極/汲極區至第六源極/汲極區中的各者可與虛設閘極絕緣層132接觸。
第一下拉電晶體PD1可形成於第一主動圖案F1與第一閘極電極G1相交的部分處。第一上拉電晶體PU1可形成於第二主動圖案F2與第一閘極電極G1相交的部分處。第一通道電晶體PG1可形成於第一主動圖案F1與第三閘極電極G3相交的部分處。第二下拉電晶體PD2可形成於第三主動圖案F3與第四閘極電極G4相交的部分處。第二上拉電晶體PU2可形成於第二主動圖案F2與第四閘極電極G4相交的部分處。第二通道電晶體PG2可形成於第三主動圖案F3與第二閘極電極G2相交的部分處。
第三下拉電晶體PD3可形成於第四主動圖案F4與第七閘極電極G7相交的部分處。第三上拉電晶體PU3可形成於第五主動圖案F5與第七閘極電極G7相交的部分處。第三通道電晶體PG3可形成於第四主動圖案F4與第五閘極電極G5相交的部分處。第四下拉電晶體PD4可形成於第六主動圖案F6與第六閘極電極G6相交的部分處。第四上拉電晶體PU4可形成於第五主動圖案F5與第六閘極電極G6相交的部分處。第四通道電晶體PG4可形成於第六主動圖案F6與第八閘極電極G8相交的部分處。
第一下拉電晶體PD1至第四下拉電晶體PD4中的各者可為NMOS電晶體，且第一上拉電晶體PU1至第四上拉電晶體PU4中的各者可為PMOS電晶體。第一上拉電晶體PU1至第四上拉電晶體PU4中的各者可在第一水平方向DR1上對準。第二上拉電晶體PU2及第四上拉電晶體PU4面向彼此，其間具有第二主動切口FC2。
第一下部源極/汲極接點BCA1可安置於第一主動切口FC1與第一閘極電極G1之間。第一下部源極/汲極接點BCA1可在豎直方向DR3上穿透基底100及第一主動圖案F1以延伸至第一源極/汲極區SD1中。第一下部源極/汲極接點BCA1可連接至為第一接地軌的第一埋入式軌VSS1。第一下部源極/汲極接點BCA1的頂表面及側壁的至少一部分可電連接至第一源極/汲極區SD1。
第二下部源極/汲極接點BCA2可安置於第一閘極電極G1與第四閘極電極G4之間。第二下部源極/汲極接點BCA2可在豎直方向DR3上穿透基底100及第二主動圖案F2延伸至第二源極/汲極區SD2中。第二下部源極/汲極接點BCA2可連接至為電源軌的第二埋入式軌VDD。舉例而言，第二下部源極/汲極接點BCA2可與第二埋入式軌VDD直接接觸。第二下部源極/汲極接點BCA2的頂表面及側壁的至少一部分可電連接至第二源極/汲極區SD2。
第三下部源極/汲極接點BCA3可安置於第四閘極電極G4與第二主動切口FC2之間。第三下部源極/汲極接點BCA3可在豎直方向DR3上穿透基底100及第三主動圖案F3以延伸至第三源極/汲極區SD3中。第三下部源極/汲極接點BCA3可連接至為第二接地軌的第三埋入式軌VSS2。第三下部源極/汲極接點BCA3的頂表面及側壁的至少一部分可電連接至第三源極/汲極區SD3。
第四下部源極/汲極接點BCA4可安置於第二主動切口FC2與第六閘極電極G6之間。第四下部源極/汲極接點BCA4可在豎直方向DR3上穿透基底100及第六主動圖案F6以延伸至第六源極/汲極區中。第四下部源極/汲極接點BCA4可連接至為第二接地軌的第三埋入式軌VSS2。第四下部源極/汲極接點BCA4的頂表面及側壁的至少一部分可電連接至第六源極/汲極區。
第五下部源極/汲極接點BCA5可安置於第六閘極電極G6與第七閘極電極G7之間。第五下部源極/汲極接點BCA5可在豎直方向DR3上穿透基底100及第五主動圖案F5以延伸至第五源極/汲極區SD5中。第五下部源極/汲極接點BCA5可連接至為電源軌的第二埋入式軌VDD。舉例而言，第五下部源極/汲極接點BCA5可與第二埋入式軌VDD直接接觸。第五下部源極/汲極接點BCA5的頂表面及側壁的至少一部分可電連接至第五源極/汲極區SD5。
第六下部源極/汲極接點BCA6可安置於第七閘極電極G7與第三主動切口FC3之間。第六下部源極/汲極接點BCA6可在豎直方向DR3上穿透基底100及第六主動圖案F6以延伸至第四源極/汲極區中。第六下部源極/汲極接點BCA6可連接至為第一接地軌的第一埋入式軌VSS1。第六下部源極/汲極接點BCA6的頂表面及側壁的至少一部分可電連接至第四源極/汲極區。
圖1及圖4中所示出的第一下部源極/汲極接點BCA1至第六下部源極/汲極接點BCA6的位置為實例。舉例而言，在本揭露內容的一些其他實施例中，第一下部源極/汲極接點BCA1至第六下部源極/汲極接點BCA6的位置可變化。第一下部源極/汲極接點BCA1至第六下部源極/汲極接點BCA6中的各者可包含導電材料。矽化物層可安置於第一下部源極/汲極接點BCA1至第六下部源極/汲極接點BCA6中的各者與第一源極/汲極區至第六源極/汲極區中的各者之間。矽化物層可包含例如金屬矽化物材料。
舉例而言，第一下拉電晶體PD1可經由第一下部源極/汲極接點BCA1電連接至為第一接地軌之第一埋入式軌VSS1。第二下拉電晶體PD2可經由第三下部源極/汲極接點BCA3電連接至為第二接地軌的第三埋入式軌VSS2。第三下拉電晶體PD3可經由第六下部源極/汲極接點BCA6電連接至為第一接地軌的第一埋入式軌VSS1。第四下拉電晶體PD4可經由第四下部源極/汲極接點BCA4電連接至為第二接地軌的第三埋入式軌VSS2。
舉例而言，第一上拉電晶體PU1及第二上拉電晶體PU2中的各者可經由第二下部源極/汲極接點BCA2電連接至為電源軌的第二埋入式軌VDD。第三上拉電晶體PU3及第四上拉電晶體PU4中的各者可經由第五下部源極/汲極接點BCA5電連接至為電源軌的第二埋入式軌VDD。
第一上部層間絕緣層140可安置於場絕緣層105上。第一上部層間絕緣層140可包圍第一源極/汲極區至第六源極/汲極區。第一上部層間絕緣層140可包圍閘極間隔件121的側壁及虛設閘極間隔件131的側壁。舉例而言，第一上部層間絕緣層140可包圍罩蓋圖案123的側壁及虛設罩蓋圖案133的側壁。
舉例而言，第一上部層間絕緣層140的頂表面可形成於與罩蓋圖案123的頂表面、虛設罩蓋圖案133的頂表面、第一主動切口FC1、第二主動切口FC2以及第三主動切口FC3中的各者的頂表面以及第一閘極切口GC1至第四閘極切口GC4中的各者的頂表面相同的平面上。然而，本揭露內容不限於此。第一上部層間絕緣層140可包含例如氧化矽、氮化矽、氮氧化矽或低k材料中的至少一者。
第一閘極接點CB1可在豎直方向DR3上穿透罩蓋圖案123以連接至第一閘極電極G1。第一閘極接點CB1可鄰近於第一閘極切口GC1。第二閘極接點CB2可在豎直方向DR3上穿透罩蓋圖案123以連接至第二閘極電極G2。第三閘極接點CB3可在豎直方向DR3上穿透罩蓋圖案123以連接至第三閘極電極G3。第四閘極接點CB4可在豎直方向DR3上穿透罩蓋圖案123以連接至第四閘極電極G4。舉例而言，第四閘極接點CB4可與第四閘極電極G4直接接觸。
另外，第五閘極接點CB5可在豎直方向DR3上穿透罩蓋圖案123以連接至第五閘極電極G5。第六閘極接點CB6可在豎直方向DR3上穿透罩蓋圖案123以連接至第六閘極電極G6。第七閘極接點CB7可在豎直方向DR3上穿透罩蓋圖案123以連接至第七閘極電極G7。第八閘極接點CB8可在豎直方向DR3上穿透罩蓋圖案123以連接至第八閘極電極G8。
圖1及圖4中所示出的第一閘極接點CB1至第八閘極接點CB8的位置為實例。舉例而言，在本揭露內容的一些其他實施例中，第一閘極接點CB1至第八閘極接點CB8的位置可變化。第一閘極接點CB1至第八閘極接點CB8中的各者可包含導電材料。舉例而言，第一閘極接點CB1至第八閘極接點CB8中的各者的頂表面可形成於與第一上部層間絕緣層140的頂表面相同的平面上。然而，本揭露內容不限於此。
第一上部源極/汲極接點UCA1可安置於第一主動切口FC1與第一閘極電極G1之間。第一上部源極/汲極接點UCA1可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第二源極/汲極區SD2。第二上部源極/汲極接點UCA2可安置於第一主動切口FC1與第二閘極電極G2之間。第二上部源極/汲極接點UCA2可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第三源極/汲極區SD3。
第三上部源極/汲極接點UCA3可安置於第一閘極電極G1與第三閘極電極G3之間。第三上部源極/汲極接點UCA3可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第一源極/汲極區SD1。第四上部源極/汲極接點UCA4可安置於第二閘極電極G2與第四閘極電極G4之間。第四上部源極/汲極接點UCA4可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第三源極/汲極區SD3。
第五上部源極/汲極接點UCA5可安置於第三閘極電極G3與第二主動切口FC2之間。第五上部源極/汲極接點UCA5可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第一源極/汲極區SD1。第六上部源極/汲極接點UCA6可安置於第四閘極電極G4與第二主動切口FC2之間。第六上部源極/汲極接點UCA6可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第二源極/汲極區SD2。第六上部源極/汲極接點UCA6可突出至第二源極/汲極區SD2中。
第七上部源極/汲極接點UCA7可安置於第二主動切口FC2與第五閘極電極G5之間。第七上部源極/汲極接點UCA7可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第四源極/汲極區。第八上部源極/汲極接點UCA8可安置於第二主動切口FC2與第六閘極電極G6之間。第八上部源極/汲極接點UCA8可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第五源極/汲極區SD5。第八上部源極/汲極接點UCA8可突出至第五源極/汲極區SD5中。
第九上部源極/汲極接點UCA9可安置於第五閘極電極G5與第七閘極電極G7之間。第九上部源極/汲極接點UCA9可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第四源極/汲極區。第十上部源極/汲極接點UCA10可安置於第六閘極電極G6與第八閘極電極G8之間。第十上部源極/汲極接點UCA10可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第六源極/汲極區。
第十一上部源極/汲極接點UCA11可安置於第七閘極電極G7與第三主動切口FC3之間。第十一上部源極/汲極接點UCA11可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第五源極/汲極區SD5。第十二上部源極/汲極接點UCA12可安置於第八閘極電極G8與第三主動切口FC3之間。第十二上部源極/汲極接點UCA12可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第六源極/汲極區。
圖1及圖4中所示出的第一上部源極/汲極接點UCA1至第十二上部源極/汲極接點UCA12的位置為實例。舉例而言，在本揭露內容的一些其他實施例中，第一上部源極/汲極接點UCA1至第十二上部源極/汲極接點UCA12的位置可變化。第一上部源極/汲極接點UCA1至第十二上部源極/汲極接點UCA12中的各者可包含導電材料。舉例而言，第一上部源極/汲極接點UCA1至第十二上部源極/汲極接點UCA12中的各者的頂表面可形成於與第一上部層間絕緣層140的頂表面相同的平面上。然而，本揭露內容不限於此。矽化物層可安置於第一上部源極/汲極接點UCA1至第十二上部源極/汲極接點UCA12中的各者與第一源極/汲極區至第六源極/汲極區中的各者之間。矽化物層可包含例如金屬矽化物材料。
蝕刻終止層150可安置於第一上部層間絕緣層140上。儘管在圖5至圖7中描繪蝕刻終止層150經形成為單層，但本揭露內容不限於此。在本揭露內容的一些其他實施例中，蝕刻終止層150可形成為多層。蝕刻終止層150可包含例如氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化矽、氮化矽、氮氧化矽或低k材料中的至少一者。第二上部層間絕緣層160可安置於蝕刻終止層150上。第二上部層間絕緣層160可包含例如氧化矽、氮化矽、氮氧化矽或低k材料中的至少一者。
在根據本揭露內容的一些實施例的半導體元件中，半導體元件的整合程度可藉由在一個胞元區（例如R1）中的一個主動圖案（例如F2）上形成兩個上拉電晶體（例如PU1及PU2）來提高，以減少安置於一個胞元區R1中的主動圖案的數目。
另外，在根據本揭露內容的一些實施例的半導體元件中，半導體元件的整合程度可藉由以下各者提高：將第二主動切口FC2安置於安置在第一胞元區R1中的兩個上拉電晶體（例如PU1及PU2）與安置在鄰近於第一胞元區R1的第二胞元區R2中的兩個上拉電晶體（例如PU3及PU4）之間；及將安置於第一胞元區R1中的兩個上拉電晶體PU1及PU2以及安置於第二胞元區R2中的兩個上拉電晶體PU3及PU4配置成在第一水平方向DR1上對準。
下文中，將參考圖8至圖10描述根據本揭露內容的一些其他實施例的半導體元件。將主要描述圖1至圖7中繪示的半導體元件的差異。
圖8至圖10為示出根據本揭露內容的一些其他實施例的半導體元件的橫截面圖。
參看圖8及圖10，根據本揭露內容的一些其他實施例的半導體元件可具有鰭型電晶體（FinFET）結構。圖8至圖10中所示出的半導體元件的佈局結構可與圖1至圖4中所示出的半導體元件的佈局結構相同。因此，在下文中，將主要描述圖8至圖10中繪示的半導體元件的橫截面結構。
舉例而言，閘極絕緣層222可安置於多個主動圖案F21、F22、F23以及F25中的各者與多個閘極電極G21、G23、G24、G26以及G27中的各者之間。另外，閘極絕緣層222可安置於多個閘極電極G21、G23、G24、G26以及G27中的各者與場絕緣層105之間。閘極間隔件221可沿多個閘極電極G21、G23、G24、G26以及G27中的各者的兩個側壁在第二水平方向DR2上延伸。
舉例而言，第二閘極切口GC22可將第三閘極電極G23與第四閘極電極G24分離。舉例而言，第二閘極切口GC22可包夾於第三閘極電極G23與第四閘極電極G24之間。舉例而言，第二主動切口FC22可將第二主動圖案F22與第五主動圖案F25分離。舉例而言，虛設閘極間隔件231可沿第二主動切口FC22的兩個側壁在第二水平方向DR2上延伸。虛設閘極間隔件231可與鄰近於第二主動切口FC22的第二主動圖案F22的頂表面的部分及第五主動圖案F25的頂表面的部分中的各者接觸。
舉例而言，第一源極/汲極區SD21、第二源極/汲極區SD22、第三源極/汲極區SD23以及第五源極/汲極區SD25可分別安置於第一主動圖案F21、第二主動圖案F22、第三主動圖案F23以及第五主動圖案F25上。
舉例而言，第二下部源極/汲極接點BCA22可在豎直方向DR3上穿透基底100及第二主動圖案F22以延伸至第二源極/汲極區SD22中。舉例而言，第二下部源極/汲極接點BCA22可穿透至第二源極/汲極區SD22中。第二下部源極/汲極接點BCA22可連接至為電源軌的第二埋入式軌VDD。第五下部源極/汲極接點BCA25可在豎直方向DR3上穿透基底100及第五主動圖案F25以延伸至第五源極/汲極區SD25中。第五下部源極/汲極接點BCA25可連接至為電源軌的第二埋入式軌VDD。
舉例而言，第二主動圖案F22的至少一部分可安置於第二主動切口FC22與第二源極/汲極區SD22之間。另外，第五主動圖案F25的至少一部分可安置於第二主動切口FC22與第五源極/汲極區SD25之間。
下文中，將參考圖11及圖12描述根據本揭露內容的一些其他實施例的半導體元件。將主要描述圖1至圖7中繪示的半導體元件的差異。
圖11及圖12為示出根據本揭露內容的一些其他實施例的半導體元件的佈局圖。
參看圖11及圖12，在根據本揭露內容的一些其他實施例的半導體元件中，第一埋入式軌VDD31可為第一電源軌，第二埋入式軌VSS3可為接地軌，且第三埋入式軌VDD32可為第二電源軌。
舉例而言，為第一電源軌的第一埋入式軌VDD31可在豎直方向DR3上與第一主動圖案F1及第四主動圖案F4中的各者交疊。為接地軌的第二埋入式軌VSS3可在豎直方向DR3上與第二主動圖案F2及第五主動圖案F5中的各者交疊。為第二電源軌的第三埋入式軌VDD32可在豎直方向DR3上與第三主動圖案F3及第六主動圖案F6中的各者交疊。
第一上拉電晶體PU31可形成於第一主動圖案F1與第一閘極電極G1相交的部分處。第一下拉電晶體PD31可形成於第二主動圖案F2與第一閘極電極G1相交的部分處。第二上拉電晶體PU32可形成於第三主動圖案F3與第四閘極電極G4相交的部分處。第二下拉電晶體PD32可形成於第二主動圖案F2與第四閘極電極G4相交的部分處。
第三上拉電晶體PU33可形成於第四主動圖案F4與第七閘極電極G7相交的部分處。第三下拉電晶體PD33可形成於第五主動圖案F5與第七閘極電極G7相交的部分處。第四上拉電晶體PU34可形成於第六主動圖案F6與第六閘極電極G6相交的部分處。第四下拉電晶體PD34可形成於第五主動圖案F5與第六閘極電極G6相交的部分處。
第一下拉電晶體PD31至第四下拉電晶體PD34中的各者可為NMOS電晶體，且第一上拉電晶體PU31至第四上拉電晶體PU34中的各者可為PMOS電晶體。第一下拉電晶體PD1至第四下拉電晶體PD4中的各者可在第一水平方向DR1上對準。
下文中，將參考圖13至圖17描述根據本揭露內容的再其他實施例的半導體元件。將主要描述圖1至圖7中繪示的半導體元件的差異。
圖13為示出根據本揭露內容的其他實施例的半導體元件的佈局圖。圖14為示出圖13中的多個電晶體的配置的佈局圖。圖15為示出圖13中的埋入式軌道之間的連接關係的佈局圖。圖16為示出圖13中的閘極接點與上部源極/汲極接點之間的連接關係的佈局圖。圖17為沿著圖13至圖16中的各者中的線D-D'截取的橫截面圖。
參看圖13至圖17，根據本揭露內容的一些其他實施例的半導體元件包含：第一胞元區R41；第二胞元區R42；第一主動圖案F41、第二主動圖案F42、第三主動圖案F43以及第四主動圖案F44；第一埋入式軌VSS41；第二埋入式軌VDD4；第三埋入式軌VSS42；第一多個奈米片、第二多個奈米片、第三多個奈米片以及第四多個奈米片；第一閘極電極G41、第二閘極電極G42、第三閘極電極G43、第四閘極電極G44、第五閘極電極G45、第六閘極電極G46、第七閘極電極G47以及第八閘極電極G48；第一源極/汲極區、第二源極/汲極區、第三源極/汲極區以及第四源極/汲極區；第一閘極切口GC41、第二閘極切口GC42、第三閘極切口GC43以及第四閘極切口GC44；第一主動切口FC41、第二主動切口FC42以及第三主動切口FC43；第一下拉電晶體PD41、第二下拉電晶體PD42、第三下拉電晶體PD43以及第四下拉電晶體PD44；第一上拉電晶體PU41、第二上拉電晶體PU42、第三上拉電晶體PU43以及第四上拉電晶體PU44；第一通道電晶體PG41、第二通道電晶體、第三通道電晶體以及第四通道電晶體PG44；第一閘極接點CB41、第二閘極接點CB42、第三閘極接點CB43、第四閘極接點CB44、第五閘極接點CB45、第六閘極接點CB46、第七閘極接點CB47以及第八閘極接點CB48；第一上部源極/汲極接點UCA41、第二上部源極/汲極接點UCA42、第三上部源極/汲極接點UCA43、第四上部源極/汲極接點UCA44、第五上部源極/汲極接點UCA45、第六上部源極/汲極接點UCA46、第七上部源極/汲極接點UCA47、第八上部源極/汲極接點UCA48、第九上部源極/汲極接點UCA49、第十上部源極/汲極接點UCA50以及第十一上部源極/汲極接點UCA51；以及第一下部源極/汲極接點BCA41、第二下部源極/汲極接點BCA42、第三下部源極/汲極接點BCA43、第四下部源極/汲極接點BCA44以及第五下部源極/汲極接點BCA45。
第一主動圖案F41可在第一胞元區R41及第二胞元區R42上在第一水平方向DR1上持續延伸。第二主動圖案F42可在第一胞元區R41上在第一水平方向DR1上延伸。第二主動圖案F42可在第二水平方向DR2上與第一主動圖案F41間隔開。第二主動圖案F42可安置於第一主動圖案F41與第三主動圖案F43之間。第三主動圖案F43可在第一胞元區R41及第二胞元區R42上在第一水平方向DR1上持續延伸。第三主動圖案F43可在第二水平方向DR2上與第二主動圖案F42間隔開。第四主動圖案F44可在第二胞元區R42上在第一水平方向DR1上延伸。第四主動圖案F44可安置於第一主動圖案F41與第三主動圖案F43之間。第四主動圖案F44可在第一水平方向DR1上與第二主動圖案F42間隔開。
舉例而言，為第一接地軌的第一埋入式軌VSS41可跨越第一胞元區R41及第二胞元區R42在第一水平方向DR1上延伸。第一埋入式軌VSS41可在豎直方向DR3上與第一主動圖案F41交疊。舉例而言，為電源軌的第二埋入式軌VDD4可跨越第一胞元區R1及第二胞元區R2在第一水平方向DR1上延伸。第二埋入式軌VDD4可在豎直方向DR3上與第二主動圖案F42及第四主動圖案F44中的各者交疊。舉例而言，為第二接地軌的第三埋入式軌VSS42可跨越第一胞元區R1及第二胞元區R2在第一水平方向DR1上延伸。第三埋入式軌VSS42可在豎直方向DR3上與第三主動圖案F43交疊。
第一閘極電極G41至第四閘極電極G44中的各者可安置於第一胞元區R41中。舉例而言，第一閘極電極G41可在第一主動圖案F41及第二主動圖案F42上在第二水平方向DR2上延伸。第二閘極電極G42可在第三主動圖案F43上在第二水平方向DR2上延伸。第二閘極電極G42可在第二水平方向DR2上與第一閘極電極G41間隔開。
舉例而言，第三閘極電極G43可在第一主動圖案F41上在第二水平方向DR2上延伸。第三閘極電極G43可在第一水平方向DR1上與第一閘極電極G41間隔開。第四閘極電極G44可在第二主動圖案F42及第三主動圖案F43上在第二水平方向DR2上延伸。第四閘極電極G44可在第二水平方向DR2上與第三閘極電極G43間隔開。第四閘極電極G44可在第一水平方向DR1上與第一閘極電極G41及第二閘極電極G42中的各者間隔開。
第五閘極電極G45至第八閘極電極G48中的各者可安置於第二胞元區R42中。舉例而言，第五閘極電極G45可在第一主動圖案F41上在第二水平方向DR2上延伸。第五閘極電極G45可在第一水平方向DR1上與第三閘極電極G43間隔開。第六閘極電極G46可在第四主動圖案F44及第三主動圖案F43上在第二水平方向DR2上延伸。第六閘極電極G46可在第二水平方向DR2上與第五閘極電極G45間隔開。第六閘極電極G46可在第一水平方向DR1上與第四閘極電極G44間隔開。
舉例而言，第七閘極電極G47可在第一主動圖案F41及第四主動圖案F44上在第二水平方向DR2上延伸。第七閘極電極G47可在第一水平方向DR1上與第五閘極電極G45及第六閘極電極G46中的各者間隔開。第八閘極電極G48可在第三主動圖案F43上在第二水平方向DR2上延伸。第八閘極電極G48可在第二水平方向DR2上與第七閘極電極G47間隔開。第八閘極電極G48可在第一水平方向DR1上與第六閘極電極G46間隔開。
舉例而言，第一閘極電極G41的中心與第三閘極電極G43的中心之間在第一水平方向DR1上的間距、第三閘極電極G43的中心與第五閘極電極G45的中心之間在第一水平方向DR1上的間距以及第五閘極電極G45的中心與第七閘極電極G47的中心之間在第一水平方向DR1上的間距可相同。然而，本揭露內容不限於此。在本揭露內容的一些其他實施例中，第三閘極電極G43的中心與第五閘極電極G45的中心之間在第一水平方向DR1上的間距可大於第一閘極電極G41的中心與第三閘極電極G43的中心之間在第一水平方向DR1上的間距及第五閘極電極G45的中心與第七閘極電極G47的中心之間在第一水平方向DR1上的間距中的各者。
在第一主動圖案F41至第四主動圖案F44中的各者與第一閘極電極G41至第八閘極電極G48中的各者相交的部分處，多個奈米片可安置於第一主動圖案F41至第四主動圖案F44中的各者上。舉例而言，第二多個奈米片NW42可安置於第二主動圖案F42上。第二多個奈米片NW42可安置於第二主動圖案F42與第一閘極電極G41相交的部分處。另外，第二多個奈米片NW42可安置於第二主動圖案F42與第四閘極電極G44相交的部分處。第二多個奈米片NW42可包含經堆疊同時在第二主動圖案F42上在豎直方向DR3上彼此間隔開的多個奈米片。第二多個奈米片NW42可由第一閘極電極G41及第四閘極電極G44中的各者包圍。
舉例而言，第四多個奈米片NW44可安置於第四主動圖案F44上。第四多個奈米片NW44可安置於第四主動圖案F44與第六閘極電極G46相交的部分處。另外，第四多個奈米片NW44可安置於第四主動圖案F44與第七閘極電極G47相交的部分處。第四多個奈米片NW44可包含經堆疊同時在第四主動圖案F44上在豎直方向DR3上彼此間隔開的多個奈米片。第四多個奈米片NW44可由第六閘極電極G46及第七閘極電極G47中的各者包圍。
第一閘極切口GC41可安置於第二主動圖案F42與第三主動圖案F43之間。第一閘極切口GC41可將第一閘極電極G41與第二閘極電極G42分離。第二閘極切口GC42可安置於第一主動圖案F41與第二主動圖案F42之間。第二閘極切口GC42可將第三閘極電極G43與第四閘極電極G44分離。第三閘極切口GC43可安置於第一主動圖案F41與第四主動圖案F44之間。第三閘極切口GC43可將第五閘極電極G45與第六閘極電極G46分離。第四閘極切口GC44可安置於第四主動圖案F44與第三主動圖案F43之間。第四閘極切口GC44可將第七閘極電極G47與第八閘極電極G48分離。
第一源極/汲極區可安置於第一主動圖案F41上的第一閘極電極G41、第三閘極電極G43、第五閘極電極G45以及第七閘極電極G47中的各者的兩側上。第二源極/汲極區SD42可安置於第二主動圖案F42上的第一閘極電極G41及第四閘極電極G44中的各者的兩側上。第三源極/汲極區可安置於第三主動圖案F43上的第二閘極電極G42、第四閘極電極G44、第六閘極電極G46以及第八閘極電極G48中的各者的兩側上。第四源極/汲極區SD44可安置於第四主動圖案F44上的第六閘極電極G46及第七閘極電極G47中的各者的兩側上。
第一主動切口FC41及第二主動切口FC42中的各者可安置於第一胞元區R41在第二水平方向DR2上延伸的邊界線上。第二主動切口FC42及第三主動切口FC43中的各者可安置於第二胞元區R42在第二水平方向DR2上延伸的邊界線上。第二主動切口FC42可安置於第一胞元區R41與第二胞元區R42之間的邊界線上。換言之，第二主動切口FC42可識別第一胞元區R41與第二胞元區R42之間的邊界。
第二主動切口FC42可安置於第二埋入式軌VDD4上。第一主動切口FC41、第二主動切口FC42以及第三主動切口FC43中的各者不安置於第一埋入式軌VSS41及第二埋入式軌VSS42中的各者上。舉例而言，第一主動切口FC41、第二主動切口FC42以及第三主動切口FC43中的各者可在豎直方向DR3上穿透第一上部層間絕緣層140及源極/汲極區以延伸至基底100中。舉例而言，第一主動切口FC41、第二主動切口FC42以及第三主動切口FC43中的各者可在第一水平方向DR1上對準。
舉例而言，第二主動切口FC42可將第二主動圖案F42與第四主動圖案F44分離。舉例而言，第二主動切口FC42可自第四主動圖案F44穿過第二主動圖案F42。第二主動切口FC42可與第二主動圖案F42及第四主動圖案F44中的各者接觸。舉例而言，第二主動切口FC42的側壁的至少一部分可與第二源極/汲極區SD42及第四源極/汲極區SD44中的各者接觸。特定言之，第二主動切口FC42的第一側壁可與第二源極/汲極區SD42接觸。另外，在第一水平方向DR1上面向第二主動切口FC42的第一側壁的第二主動切口FC42的第二側壁可與第四源極/汲極區SD44接觸。
第一下拉電晶體PD41可形成於第一主動圖案F41與第一閘極電極G41相交的部分處。第一上拉電晶體PU41可形成於第二主動圖案F42與第一閘極電極G41相交的部分處。第一通道電晶體PG41可形成於第一主動圖案F41與第三閘極電極G43相交的部分處。第二下拉電晶體PD42可形成於第三主動圖案F43與第四閘極電極G44相交的部分處。第二上拉電晶體PU42可形成於第二主動圖案F42與第四閘極電極G44相交的部分處。第二通道電晶體PG42可形成於第三主動圖案F43與第二閘極電極G42相交的部分處。
第三下拉電晶體PD43可形成於第一主動圖案F41與第七閘極電極G47相交的部分處。第三上拉電晶體PU43可形成於第四主動圖案F44與第七閘極電極G47相交的部分處。第三通道電晶體PG43可形成於第一主動圖案F41與第五閘極電極G45相交的部分處。第四下拉電晶體PD44可形成於第三主動圖案F43與第六閘極電極G46相交的部分處。第四上拉電晶體PU44可形成於第四主動圖案F44與第六閘極電極G46相交的部分處。第四通道電晶體PG44可形成於第三主動圖案F43與第八閘極電極G48相交的部分處。
第一下拉電晶體PD41至第四下拉電晶體PD44中的各者可為NMOS電晶體，且第一上拉電晶體PU41至第四上拉電晶體PU44中的各者可為PMOS電晶體。第一上拉電晶體PU41至第四上拉電晶體PU44中的各者可在第一水平方向DR1上對準。
第一下部源極/汲極接點BCA41可在第一水平方向DR1上安置於第一胞元區R41鄰近於第一閘極電極G41的邊界線上。第一下部源極/汲極接點BCA41可在豎直方向DR3上穿透基底100及第一主動圖案F41以延伸至第一源極/汲極區中。第一下部源極/汲極接點BCA41可連接至為第一接地軌的第一埋入式軌VSS41。第二下部源極/汲極接點BCA42可安置於第一閘極電極G41與第四閘極電極G44之間。第二下部源極/汲極接點BCA42可在豎直方向DR3上穿透基底100及第二主動圖案F42以延伸至第二源極/汲極區SD42中。第二下部源極/汲極接點BCA42可連接至為電源軌的第二埋入式軌VDD4。
第三下部源極/汲極接點BCA43可安置於第四閘極電極G44與第六閘極電極G46之間。第三下部源極/汲極接點BCA43可安置於第一胞元區R41與第二胞元區R42之間的邊界線上。舉例而言，第三下部源極/汲極接點BCA43可形成於與第二主動切口FC42相同的邊界線上。第三下部源極/汲極接點BCA43可在豎直方向DR3上穿透基底100及第三主動圖案F43以延伸至第三源極/汲極區中。第三下部源極/汲極接點BCA43可連接至為第二接地軌的第三埋入式軌VSS42。第四下部源極/汲極接點BCA44可安置於第六閘極電極G46與第七閘極電極G47之間。第四下部源極/汲極接點BCA44可在豎直方向DR3上穿透基底100及第四主動圖案F44以延伸至第四源極/汲極區SD44中。第四下部源極/汲極接點BCA44可連接至為電源軌的第二埋入式軌VDD4。
第五下部源極/汲極接點BCA45可在第一水平方向DR1上安置於第二胞元區R42鄰近於第七閘極電極G47的邊界線上。第五下部源極/汲極接點BCA45可在豎直方向DR3上穿透基底100及第一主動圖案F41以延伸至第一源極/汲極區中。第五下部源極/汲極接點BCA45可連接至為第一接地軌的第一埋入式軌VSS41。第一閘極接點CB41至第八閘極接點CB48可在豎直方向DR3上穿透罩蓋圖案123以分別連接至第一閘極電極G41至第八閘極電極G48。
第一上部源極/汲極接點UCA41可安置於第一主動切口FC41與第一閘極電極G41之間。第一上部源極/汲極接點UCA41可與第二主動圖案F42交疊。第一上部源極/汲極接點UCA41可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第二源極/汲極區SD42。第二上部源極/汲極接點UCA42可在第一水平方向DR1上安置於第一胞元區R41鄰近於第二閘極電極G42的邊界線上。第二上部源極/汲極接點UCA42可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第三源極/汲極區。
第三上部源極/汲極接點UCA43可安置於第一閘極電極G41與第三閘極電極G43之間。第三上部源極/汲極接點UCA43可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第一源極/汲極區。第四上部源極/汲極接點UCA44可安置於第二閘極電極G42與第四閘極電極G44之間。第四上部源極/汲極接點UCA44可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第三源極/汲極區。
第五上部源極/汲極接點UCA45可安置於第一胞元區R41與第二胞元區R42之間的邊界線上。第五上部源極/汲極接點UCA45可形成於與第三下部源極/汲極接點BCA43及第二主動切口FC42相同的邊界線上。第五上部源極/汲極接點UCA45可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第一源極/汲極區。第六上部源極/汲極接點UCA46可安置於第四閘極電極G44與第二主動切口FC42之間。第六上部源極/汲極接點UCA46可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第二源極/汲極區SD42。第七上部源極/汲極接點UCA47可安置於第二主動切口FC42與第六閘極電極G46之間。第七上部源極/汲極接點UCA47可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第四源極/汲極區SD44。
第八上部源極/汲極接點UCA48可安置於第五閘極電極G45與第七閘極電極G47之間。第八上部源極/汲極接點UCA48可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第一源極/汲極區。第九上部源極/汲極接點UCA49可安置於第六閘極電極G46與第八閘極電極G48之間。第九上部源極/汲極接點UCA49可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第三源極/汲極區。
第十上部源極/汲極接點UCA50可安置於第七閘極電極G57與第三主動切口FC53之間。第十上部源極/汲極接點UCA50可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第四源極/汲極區SD44。第十一上部源極/汲極接點UCA51可在第一水平方向DR1上安置於第二胞元區R42鄰近於第八閘極電極G48的邊界線上。第十一上部源極/汲極接點UCA51可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第三源極/汲極區。
舉例而言，第一上部源極/汲極接點UCA41、第六上部源極/汲極接點UCA46、第七上部源極/汲極接點UCA47以及第十上部源極/汲極接點UCA50中的各者在第一水平方向DR1上的寬度可小於第二上部源極/汲極接點UCA42、第三上部源極/汲極接點UCA43、第四上部源極/汲極接點UCA44、第五上部源極/汲極接點UCA45、第八上部源極/汲極接點UCA48、第九上部源極/汲極接點UCA49以及第十一上部源極/汲極接點UCA51中的各者在第一水平方向DR1上的寬度。
下文中，將參考圖18及圖19描述根據本揭露內容的一些其他實施例的半導體元件。將主要描述圖13至圖17中繪示的半導體元件的差異。
圖18及圖19為示出根據本揭露內容的一些其他實施例的半導體元件的佈局視圖。
參看圖18及圖19，在根據本揭露內容的一些其他實施例的半導體元件中，第一埋入式軌VDD51可為第一電源軌，第二埋入式軌VSS5可為接地軌，且第三埋入式軌VDD52可為第二電源軌。
舉例而言，為第一電源軌的第一埋入式軌VDD51可在豎直方向DR3上與第一主動圖案F41交疊。為接地軌的第二埋入式軌VSS5可在豎直方向DR3上與第二主動圖案F42及第四主動圖案F44中的各者交疊。為第二電源軌的第三埋入式軌VDD52可在豎直方向DR3上與第三主動圖案F43交疊。
第一上拉電晶體PU51可形成於第一主動圖案F41與第一閘極電極G41相交的部分處。第一下拉電晶體PD51可形成於第二主動圖案F42與第一閘極電極G41相交的部分處。第二上拉電晶體PU52可形成於第三主動圖案F43與第四閘極電極G44相交的部分處。第二下拉電晶體PD52可形成於第二主動圖案F42與第四閘極電極G44相交的部分處。
第三上拉電晶體PU53可形成於第一主動圖案F41與第七閘極電極G47相交的部分處。第三下拉電晶體PD53可形成於第四主動圖案F44與第七閘極電極G47相交的部分處。第四上拉電晶體PU54可形成於第三主動圖案F43與第六閘極電極G46相交的部分處。第四下拉電晶體PD54可形成於第四主動圖案F44與第六閘極電極G46相交的部分處。
第一下拉電晶體PD51至第四下拉電晶體PD54中的各者可為NMOS電晶體，且第一上拉電晶體PU51至第四上拉電晶體PU54中的各者可為PMOS電晶體。第一下拉電晶體PD51至第四下拉電晶體PD54中的各者可在第一水平方向DR1上對準。
下文中，將參考圖20及圖25描述根據本揭露內容的一些其他實施例的半導體元件。將主要描述圖13至圖17中繪示的半導體元件的差異。
圖20為示出根據本揭露內容的其他實施例的半導體元件的佈局圖。圖21為示出圖20中的多個電晶體的配置的佈局圖。圖22為示出圖20中的埋入式軌之間的連接關係的佈局圖。圖23為示出圖20中的閘極接點與上部源極/汲極接點之間的連接關係的佈局圖。圖24為沿著圖20至圖23中的各者中的線E-E'截取的橫截面圖。圖25為沿著圖20至圖23中的各者中的線F-F'截取的橫截面圖。
參看圖20至圖25，在根據本揭露內容的一些其他實施例的半導體元件中，第一主動切口FC61可安置於第一胞元區R41中，且第二主動切口FC62可安置於第二胞元區R42中。
第一主動圖案F41可在第一胞元區R41及第二胞元區R42上在第一水平方向DR1上持續延伸。第二主動圖案F62可在第一胞元區R41上在第一水平方向DR1上延伸。第二主動圖案F62可在第二水平方向DR2上與第一主動圖案F41間隔開。第三主動圖案F43可在第一胞元區R41及第二胞元區R42上在第一水平方向DR1上持續延伸。第三主動圖案F43可在第二水平方向DR2上與第二主動圖案F42間隔開。
第四主動圖案F64可在第一胞元區R41及第二胞元區R42上在第一水平方向DR1上延伸。第四主動圖案F64可安置於第一主動圖案F41與第三主動圖案F43之間。第四主動圖案F64可在第一水平方向DR1上與第二主動圖案F62間隔開。第五主動圖案F65可在第二胞元區R42上在第一水平方向DR1上延伸。第五主動圖案F65可安置於第一主動圖案F41與第三主動圖案F43之間。第五主動圖案F65可在第一水平方向DR1上與第四主動圖案F64間隔開。
第二主動圖案F62、第四主動圖案F64以及第五主動圖案F65中的各者可在第一水平方向DR1上對準。舉例而言，第二主動圖案F62、第四主動圖案F64以及第五主動圖案F65中的各者可在豎直方向DR3上與為電源軌的第二埋入式軌VDD4交疊。
在第一主動圖案F41、第二主動圖案F62、第三主動圖案F43、第四主動圖案F64以及第五主動圖案F65中的各者與第一閘極電極G41至第八閘極電極G48中的各者相交的部分處，多個奈米片可安置於第一主動圖案F41、第二主動圖案F62、第三主動圖案F43、第四主動圖案F64以及第五主動圖案F65中的各者上。舉例而言，第二多個奈米片NW62可安置於第二主動圖案F62上。第二多個奈米片NW62可安置於第二主動圖案F62與第一閘極電極G41相交的部分處。第二多個奈米片NW62可包含經堆疊同時在第二主動圖案F62上在豎直方向DR3上彼此間隔開的多個奈米片。第二多個奈米片NW62可由第一閘極電極G41包圍。
舉例而言，第四多個奈米片NW64可安置於第四主動圖案F64上。第四多個奈米片NW64可安置於第四主動圖案F64與第四閘極電極G44相交的部分處。另外，第四多個奈米片NW64可安置於第四主動圖案F64與第六閘極電極G46相交的部分處。第四多個奈米片NW64可包含經堆疊同時在第四主動圖案F64上在豎直方向DR3上彼此間隔開的多個奈米片。第四多個奈米片NW64可由第四閘極電極G44及第六閘極電極G46中的各者包圍。
舉例而言，第五多個奈米片NW65可安置於第五主動圖案F65上。第五多個奈米片NW65可安置於第五主動圖案F65與第七閘極電極G47相交的部分處。第五多個奈米片NW65可包含經堆疊同時在第五主動圖案F65上在豎直方向DR3上彼此間隔開的多個奈米片。第五多個奈米片NW65可由第七閘極電極G47包圍。
第一源極/汲極區SD41可形成於第一主動圖案F41上的第一閘極電極G41、第三閘極電極G43、第五閘極電極G45以及第七閘極電極G47中的各者的兩側上。第一源極/汲極區SD41可與第一主動圖案F41直接接觸。第二源極/汲極區SD62可安置於第二主動圖案F62上的第一閘極電極G41的兩側上。第三源極/汲極區SD43可安置於第三主動圖案F43上的第二閘極電極G42、第四閘極電極G44、第六閘極電極G46以及第八閘極電極G48中的各者的兩側上。第四源極/汲極區SD64可安置於第四主動圖案F64上的第四閘極電極G44及第六閘極電極G46中的各者的兩側上。第五源極/汲極區SD65可安置於第五主動圖案F65上的第七閘極電極G47的兩側上。
第一主動切口FC61可安置於第一胞元區R1中。第一主動切口FC61可安置於第一閘極電極G41與第四閘極電極G44之間。第一主動切口FC61可將第二主動圖案F62與第四主動圖案F64分離。第一主動切口FC61可與第二主動圖案F62及第四主動圖案F64中的各者接觸。
第一主動切口FC61可分離安置於第一閘極電極G41與第四閘極電極G44之間的源極/汲極區。舉例而言，第二源極/汲極區SD62可安置於第一閘極電極G41與第一主動切口FC61之間。另外，第四源極/汲極區SD64可安置於第一主動切口FC61與第四閘極電極G44之間。換言之，第二源極/汲極區SD62及第四源極/汲極區SD64可藉由第一主動切口FC61彼此分離。第一主動切口FC61可與第二源極/汲極區SD62及第四源極/汲極區SD64中的各者接觸。
第二主動切口FC62可安置於第二胞元區R2中。第二主動切口FC62可安置於第六閘極電極G46與第七閘極電極G47之間。第二主動切口FC62可將第四主動圖案F64與第五主動圖案F65分離。第二主動切口FC62可與第四主動圖案F64及第五主動圖案F65中的各者接觸。
第二主動切口FC62可分離安置於第六閘極電極G46與第七閘極電極G47之間的源極/汲極區。舉例而言，第四源極/汲極區SD64可安置於第六閘極電極G46與第二主動切口FC62之間。另外，第五源極/汲極區SD65可安置於第二主動切口FC62與第七閘極電極G47之間。換言之，第四源極/汲極區SD64及第五源極/汲極區SD65可藉由第二主動切口FC62彼此分離。第二主動切口FC62可與第四源極/汲極區SD64及第五源極/汲極區SD65中的各者接觸。
第一下拉電晶體PD41可形成於第一主動圖案F41與第一閘極電極G41相交的部分處。第一上拉電晶體PU61可形成於第二主動圖案F62與第一閘極電極G41相交的部分處。第一通道電晶體PG41可形成於第一主動圖案F41與第三閘極電極G43相交的部分處。第二下拉電晶體PD42可形成於第三主動圖案F63與第四閘極電極G44相交的部分處。第二上拉電晶體PU62可形成於第四主動圖案F64與第四閘極電極G44相交的部分處。第二通道電晶體PG42可形成於第三主動圖案F43與第二閘極電極G42相交的部分處。
第三下拉電晶體PD43可形成於第一主動圖案F41與第七閘極電極G47相交的部分處。第三上拉電晶體PU63可形成於第五主動圖案F65與第七閘極電極G47相交的部分處。第三通道電晶體PG43可形成於第一主動圖案F41與第五閘極電極G45相交的部分處。第四下拉電晶體PD44可形成於第三主動圖案F43與第六閘極電極G46相交的部分處。第四上拉電晶體PU64可形成於第四主動圖案F64與第六閘極電極G46相交的部分處。第四通道電晶體PG44可形成於第三主動圖案F43與第八閘極電極G48相交的部分處。
第一下拉電晶體PD41至第四下拉電晶體PD44中的各者可為NMOS電晶體，且第一上拉電晶體PU61至第四上拉電晶體PU64中的各者可為PMOS電晶體。第一上拉電晶體PU61至第四上拉電晶體PU64中的各者可在第一水平方向DR1上對準。
第一下部源極/汲極接點BCA61可在第一水平方向DR1上安置於第一胞元區R41鄰近於第一閘極電極G41的邊界線上。第一下部源極/汲極接點BCA61可在豎直方向DR3上穿透基底100及第一主動圖案F41以延伸至第一源極/汲極區SD41中。第一下部源極/汲極接點BCA61可連接至為第一接地軌的第一埋入式軌VSS41。第二下部源極/汲極接點BCA62可在第一水平方向DR1上安置於第一胞元區R41鄰近於第一閘極電極G41的邊界線上。第二下部源極/汲極接點BCA62可在第二水平方向DR2上與第一下部源極/汲極接點BCA61間隔開。第二下部源極/汲極接點BCA62可形成於與第一下部源極/汲極接點BCA61相同的邊界線上。第二下部源極/汲極接點BCA62可在豎直方向DR3上穿透基底100及第二主動圖案F62以延伸至第二源極/汲極區SD62中。第二下部源極/汲極接點BCA62可連接至為電源軌的第二埋入式軌VDD4。
第三下部源極/汲極接點BCA63可安置於第四閘極電極G44與第六閘極電極G46之間。第三下部源極/汲極接點BCA63可安置於第一胞元區R41與第二胞元區R42之間的邊界線上。第三下部源極/汲極接點BCA63可在豎直方向DR3上穿透基底100及第四主動圖案F64以延伸至第四源極/汲極區SD64中。第三下部源極/汲極接點BCA63可連接至為電源軌的第二埋入式軌VDD4。第四下部源極/汲極接點BCA64可安置於第四閘極電極G44與第六閘極電極G46之間。第四下部源極/汲極接點BCA64可安置於第一胞元區R41與第二胞元區R42之間的邊界線上。第四下部源極/汲極接點BCA64可在第二水平方向DR2上與第三下部源極/汲極接點BCA63間隔開。第四下部源極/汲極接點BCA64可形成於與第三下部源極/汲極接點BCA63相同的邊界線上。第四下部源極/汲極接點BCA64可在豎直方向DR3上穿透基底100及第三主動圖案F43以延伸至第三源極/汲極接點BCA63中。第四下部源極/汲極接點BCA64可連接至為第二接地軌的第三埋入式軌VSS42。
第五下部源極/汲極接點BCA65可在第一水平方向DR1上安置於第二胞元區R42鄰近於第七閘極電極G47的邊界線上。第五下部源極/汲極接點BCA65可在豎直方向DR3上穿透基底100及第一主動圖案F41以延伸至第一源極/汲極區SD41中。第五下部源極/汲極接點BCA65可連接至為第一接地軌的第一埋入式軌VSS41。第六下部源極/汲極接點BCA66可在第一水平方向DR1上安置於第二胞元區R42鄰近於第七閘極電極G47的邊界線上。第六下部源極/汲極接點BCA66可在第二水平方向DR2上與第五下部源極/汲極接點BCA65間隔開。第六下部源極/汲極接點BCA66可形成於與第五下部源極/汲極接點BCA65相同的邊界線上。第六下部源極/汲極接點BCA66可在豎直方向DR3上穿透基底100及第五主動圖案F65以延伸至第五源極/汲極區SD65中。第六下部源極/汲極接點BCA66可連接至為電源軌的第二埋入式軌VDD4。
第一上部源極/汲極接點UCA61可在第一水平方向DR1上安置於第一胞元區R41鄰近於第二閘極電極G42的邊界線上。第一上部源極/汲極接點UCA61可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第三源極/汲極區SD43。第二上部源極/汲極接點UCA62可安置於第一閘極電極G41與第一主動切口FC61之間。第二上部源極/汲極接點UCA62可在與第二埋入式軌VDD4交疊的區域中鄰近於第一主動切口FC61。第二上部源極/汲極接點UCA62可在豎直方向DR3上與第一主動圖案F41及第二主動圖案F62中的各者交疊。第二上部源極/汲極接點UCA62可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第一源極/汲極區SD41及第二源極/汲極區SD62中的各者。
第三上部源極/汲極接點UCA63可安置於第一主動切口FC61與第四閘極電極G44之間。第一主動切口FC61可在與第二埋入式軌VDD4交疊的區域中安置於第三上部源極/汲極接點UCA63與第二上部源極/汲極接點UCA62之間。第三上部源極/汲極接點UCA63可在豎直方向DR3上與第四主動圖案F64及第三主動圖案F43中的各者交疊。第三上部源極/汲極接點UCA63可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第四源極/汲極區SD64及第三源極/汲極區SD43中的各者。第四上部源極/汲極接點UCA64可安置於第三閘極電極G43與第五閘極電極G45之間。第四上部源極/汲極接點UCA64可安置於第一胞元區R41與第二胞元區R42之間的邊界線上。第四上部源極/汲極接點UCA64可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第一源極/汲極區SD41。
第五上部源極/汲極接點UCA65可安置於第六閘極電極G46與第二主動切口FC62之間。第五上部源極/汲極接點UCA65可在豎直方向DR3上與第四主動圖案F64及第三主動圖案F43中的各者交疊。第五上部源極/汲極接點UCA65可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第四源極/汲極區SD64及第三源極/汲極區SD43中的各者。第六上部源極/汲極接點UCA66可安置於第二主動切口FC62與第七閘極電極G47之間。第二主動切口FC62可安置於第六上部源極/汲極接點UCA66與第五上部源極/汲極接點UCA65之間。第六上部源極/汲極接點UCA66可在豎直方向DR3上與第一主動圖案F41及第五主動圖案F65中的各者交疊。第六上部源極/汲極接點UCA66可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第一源極/汲極區SD41及第五源極/汲極區SD65中的各者。第七上部源極/汲極接點UCA67可在第一水平方向DR1上安置於第二胞元區R42鄰近於第八閘極電極G48的邊界線上。第七上部源極/汲極接點UCA67可在豎直方向DR3上穿透第一上部層間絕緣層140以連接至第三源極/汲極區SD43。
舉例而言，第二上部源極/汲極接點UCA62、第三上部源極/汲極接點UCA63、第五上部源極/汲極接點UCA65以及第六上部源極/汲極接點UCA66中的各者在第一水平方向DR1上的寬度可小於第一上部源極/汲極接點UCA61、第四上部源極/汲極接點UCA64以及第七上部源極/汲極接點UCA67中的各者在第一水平方向DR1上的寬度。
下文中，將參考圖26及圖27描述根據本揭露內容的一些其他實施例的半導體元件。將主要描述圖20至圖25中繪示的半導體元件的差異。
圖26及圖27為示出根據本揭露內容的一些其他實施例的半導體元件的佈局圖。
參看圖26及圖27，在根據本揭露內容的一些其他實施例的半導體元件中，第一埋入式軌VDD71可為第一電源軌，第二埋入式軌VSS7可為接地軌，且第三埋入式軌VDD72可為第二電源軌。
舉例而言，為第一電源軌的第一埋入式軌VDD71可在豎直方向DR3上與第一主動圖案F41交疊。為接地軌的第二埋入式軌VSS7可在豎直方向DR3上與第二主動圖案F62、第四主動圖案F64以及第五主動圖案F65中的各者交疊。為第二電源軌的第三埋入式軌VDD72可在豎直方向DR3上與第三主動圖案F43交疊。
第一上拉電晶體PU71可形成於第一主動圖案F41與第一閘極電極G41相交的部分處。第一下拉電晶體PD71可形成於第二主動圖案F62與第一閘極電極G41相交的部分處。第二上拉電晶體PU72可形成於第三主動圖案F43與第四閘極電極G44相交的部分處。第二下拉電晶體PD72可形成於第四主動圖案F64與第四閘極電極G44相交的部分處。
第三上拉電晶體PU73可形成於第一主動圖案F41與第七閘極電極G47相交的部分處。第三下拉電晶體PD73可形成於第五主動圖案F65與第七閘極電極G47相交的部分處。第四上拉電晶體PU74可形成於第三主動圖案F43與第六閘極電極G46相交的部分處。第四下拉電晶體PD74可形成於第四主動圖案F64與第六閘極電極G46相交的部分處。
第一下拉電晶體PD71至第四下拉電晶體PD74中的各者可為NMOS電晶體，且第一上拉電晶體PU71至第四上拉電晶體PU74中的各者可為PMOS電晶體。第一下拉電晶體PD71至第四下拉電晶體PD74中的各者可在第一水平方向DR1上對準。
綜上所述，所屬領域中具通常知識者將瞭解，在實質上不背離本揭露內容的原理的情況下，可對本文中所揭露的實施例進行許多變化及修改。因此，所揭露的實施例用於一般及描述性意義，且並非出於限制性目的。
100:基底 100a:第一表面 100b:第二表面 105:場絕緣層 110:下部層間絕緣層 121:閘極間隔件 122:閘極絕緣層 123:罩蓋圖案 131:虛設閘極間隔件 132:虛設閘極絕緣層 133:虛設罩蓋圖案 140:第一上部層間絕緣層 150:蝕刻終止層 160:第二上部層間絕緣層 A-A'、B-B'、C-C'、D-D'、E-E'、F-F':線 BCA1、BCA41、BCA61:第一下部源極/汲極接點 BCA2、BCA22、BCA42、BCA62:第二下部源極/汲極接點 BCA3、BCA43、BCA63:第三下部源極/汲極接點 BCA4、BCA44、BCA64:第四下部源極/汲極接點 BCA5、BCA25、BCA45、BCA65:第五下部源極/汲極接點: BCA6、BCA66:第六下部源極/汲極接點 CB1、CB41:第一閘極接點 CB2、CB42:第二閘極接點 CB3、CB43:第三閘極接點 CB4、CB44:第四閘極接點 CB5、CB45:第五閘極接點 CB6、CB46:第六閘極接點 CB7、CB47:第七閘極接點 CB8、CB48:第八閘極接點 DG:虛設閘極電極 DNW:虛設奈米片 DR1:第一水平方向 DR2:第二水平方向 DR3:豎直方向 F1、F21、F41:第一主動圖案 F2、F22、F42、F62:第二主動圖案 F3、F23、F43、F63:第三主動圖案 F4、F44、F64:第四主動圖案 F5、F25、F65:第五主動圖案 F6:第六主動圖案 FC1、FC41、FC61:第一主動切口 FC2、FC42、FC62:第二主動切口 FC3、FC43、FC53:第三主動切口 G1、G41:第一閘極電極 G2、G42:第二閘極電極 G3、G43:第三閘極電極 G4、G44:第四閘極電極 G5、G45:第五閘極電極 G6、G46:第六閘極電極 G7、G47、G57:第七閘極電極 G8、G48:第八閘極電極 G21、G23、G24、G26、G27:閘極電極 GC1、GC41:第一閘極切口 GC2、GC42:第二閘極切口 GC3、GC43:第三閘極切口 GC4、GC44:第四閘極切口 NW1:第一多個奈米片 NW2、NW42、NW62:第二多個奈米片 NW3:第三多個奈米片 NW44、NW64:第四多個奈米片 NW5、NW65:第五多個奈米片 PD1、PD31、PD41、PD51、PD71:第一下拉電晶體 PD2、PD32、PD42、PD52、PD72:第二下拉電晶體 PD3、PD33、PD43、PD53、PD73:第三下拉電晶體 PD4、PD34、PD44、PD54、PD74:第四下拉電晶體 PG1、PG41:第一通道電晶體 PG2、PG42:第二通道電晶體 PG3、PG43:第三通道電晶體 PG4、PG44:第四通道電晶體 PU1、PU31、PU41、PU51、PU61、PU71:第一上拉電晶體 PU2、PU32、PU42、PU52、PU62、PU72:第二上拉電晶體 PU3、PU33、PU43、PU53、PU63、PU73:第三上拉電晶體 PU4、PU34、PU44、PU54、PU64、PU74:第四上拉電晶體 R1、R41:第一胞元區 R2、R42:第二胞元區 SD21、SD41:第一源極/汲極區 SD22、SD42、SD62:第二源極/汲極區 SD23、SD43:第三源極/汲極區 SD25、SD65:第五源極/汲極區 SD44、SD64:第四源極/汲極區 UCA1、UCA41、UCA61:第一上部源極/汲極接點 UCA2、UCA42、UCA62:第二上部源極/汲極接點 UCA3、UCA43、UCA63:第三上部源極/汲極接點 UCA4、UCA44、UCA64:第四上部源極/汲極接點 UCA5、UCA45、UCA65:第五上部源極/汲極接點 UCA6、UCA46、UCA66:第六上部源極/汲極接點 UCA7、UCA47、UCA67:第七上部源極/汲極接點 UCA8、UCA48:第八上部源極/汲極接點 UCA9、UCA49:第九上部源極/汲極接點 UCA10、UCA50:第十上部源極/汲極接點 UCA11、UCA51:第十一上部源極/汲極接點 UCA12:第十二上部源極/汲極接點 VDD、VSS3、VDD4、VSS5、VSS7:第二埋入式軌 VSS1、VDD31、VSS41、VDD51、VDD71:第一埋入式軌 VSS2、VDD32、VSS42、VDD52、VDD72:第三埋入式軌
本揭露內容的上述及其他特徵藉由參考隨附圖式而詳細描述其實施例將變得更顯而易見，其中： 圖1為說明根據本揭露內容的一些實施例的半導體元件的佈局圖。 圖2為示出圖1中的多個電晶體的配置的佈局圖。 圖3為示出圖1中的埋入式軌之間的連接關係的佈局圖。 圖4為示出圖1中的閘極接點與上部源極/汲極接點之間的連接關係的佈局圖。 圖5為沿著圖1至圖4中的各者中的線A-A'截取的橫截面圖。 圖6為沿著圖1到圖4中的各者中的線B-B'截取的橫截面圖。 圖7為沿著圖1至圖4中的各者中的線C-C'截取的橫截面圖。 圖8、圖9及圖10為示出根據本揭露內容的一些其他實施例的半導體元件的橫截面圖。 圖11及圖12為示出根據本揭露內容的一些其他實施例的半導體元件的佈局圖。 圖13為示出根據本揭露內容的其他實施例的半導體元件的佈局圖。 圖14為示出圖13中的多個電晶體的配置的佈局圖。 圖15為示出圖13中的埋入式軌之間的連接關係的佈局圖。 圖16為示出圖13中的閘極接點與上部源極/汲極接點之間的連接關係的佈局圖。 圖17為沿著圖13至圖16中的各者中的線D-D'截取的橫截面圖。 圖18及圖19為示出根據本揭露內容的一些其他實施例的半導體元件的佈局視圖。 圖20為示出根據本揭露內容的其他實施例的半導體元件的佈局圖。 圖21為示出圖20中的多個電晶體的配置的佈局圖。 圖22為示出圖20中的埋入式軌之間的連接關係的佈局圖。 圖23為示出圖20中的閘極接點與上部源極/汲極接點之間的連接關係的佈局圖。 圖24為沿著圖20至圖23中的各者中的線E-E'截取的橫截面圖。 圖25為沿著圖20至圖23中的各者中的線F-F'截取的橫截面圖。 圖26及圖27為示出根據本揭露內容的一些其他實施例的半導體元件的佈局圖。
A-A'、B-B'、C-C':線
BCA1:第一下部源極/汲極接點
BCA2:第二下部源極/汲極接點
BCA3:第三下部源極/汲極接點
BCA4:第四下部源極/汲極接點
BCA5:第五下部源極/汲極接點:
BCA6:第六下部源極/汲極接點
CB1:第一閘極接點
CB2:第二閘極接點
CB3:第三閘極接點
CB4:第四閘極接點
CB5:第五閘極接點
CB6:第六閘極接點
CB7:第七閘極接點
CB8:第八閘極接點
DR1:第一水平方向
DR2:第二水平方向
DR3:豎直方向
F1:第一主動圖案
F2:第二主動圖案
F3:第三主動圖案
F4:第四主動圖案
F5:第五主動圖案
F6:第六主動圖案
FC1:第一主動切口
FC2:第二主動切口
FC3:第三主動切口
G1:第一閘極電極
G2:第二閘極電極
G3:第三閘極電極
G4:第四閘極電極
G5:第五閘極電極
G6:第六閘極電極
G7:第七閘極電極
G8:第八閘極電極
GC1:第一閘極切口
GC2:第二閘極切口
GC3:第三閘極切口
GC4:第四閘極切口
PD1:第一下拉電晶體
PD2:第二下拉電晶體
PD3:第三下拉電晶體
PD4:第四下拉電晶體
PG1:第一通道電晶體
PG2:第二通道電晶體
PG3:第三通道電晶體
PG4:第四通道電晶體
PU1:第一上拉電晶體
PU2:第二上拉電晶體
PU3:第三上拉電晶體
PU4:第四上拉電晶體
R1:第一胞元區
R2:第二胞元區
UCA1:第一上部源極/汲極接點
UCA2:第二上部源極/汲極接點
UCA3:第三上部源極/汲極接點
UCA4:第四上部源極/汲極接點
UCA5:第五上部源極/汲極接點
UCA6:第六上部源極/汲極接點
UCA7:第七上部源極/汲極接點
UCA8:第八上部源極/汲極接點
UCA9:第九上部源極/汲極接點
UCA10:第十上部源極/汲極接點
UCA11:第十一上部源極/汲極接點
UCA12:第十二上部源極/汲極接點
VDD:第二埋入式軌
VSS1:第一埋入式軌
VSS2:第三埋入式軌

Claims (10)

  1. 一種半導體元件，包括： 第一胞元區及在第一水平方向上鄰近於所述第一胞元區的第二胞元區； 基底，包括第一表面及與所述第一表面相對的第二表面； 第一主動圖案、第二主動圖案以及第三主動圖案，在所述第一胞元區中在所述基底的所述第一表面上在所述第一水平方向上延伸，所述第一主動圖案、所述第二主動圖案以及所述第三主動圖案在不同於所述第一水平方向的第二水平方向上彼此依序間隔開； 第四主動圖案，在所述第二胞元區中在所述基底的所述第一表面上在所述第一水平方向上延伸，所述第四主動圖案在所述第一水平方向上與所述第二主動圖案對準； 第一主動切口，將所述第二主動圖案與所述第四主動圖案分離，所述第一主動切口與所述第二主動圖案及所述第四主動圖案中的各者接觸； 第一源極/汲極區，安置於所述第二主動圖案上； 第一埋入式軌，在所述基底的所述第二表面上在所述第一水平方向上延伸，所述第一埋入式軌在豎直方向上與所述第二主動圖案及所述第四主動圖案中的各者交疊；以及 第一下部源極/汲極接點，在所述豎直方向上穿透所述基底及所述第二主動圖案，所述第一下部源極/汲極接點將所述第一源極/汲極區電連接至所述第一埋入式軌。
  2. 如請求項1所述的半導體元件，更包括： 第二源極/汲極區，安置於所述第一主動圖案上； 第三源極/汲極區，安置於所述第三主動圖案上； 第二埋入式軌，在所述基底的所述第二表面上在所述第一水平方向上延伸，所述第二埋入式軌在所述豎直方向上與所述第一主動圖案交疊； 第三埋入式軌，在所述基底的所述第二表面上在所述第一水平方向上延伸，所述第三埋入式軌在所述豎直方向上與所述第三主動圖案交疊； 第二下部源極/汲極接點，在所述豎直方向上穿透所述基底及所述第一主動圖案，所述第二下部源極/汲極接點將所述第二源極/汲極區電連接至所述第二埋入式軌；以及 第三下部源極/汲極接點，在所述豎直方向上穿透所述基底及所述第三主動圖案，所述第三下部源極/汲極接點將所述第三源極/汲極區電連接至所述第三埋入式軌。
  3. 如請求項2所述的半導體元件，其中所述第一埋入式軌為電源軌，且所述第二埋入式軌及所述第三埋入式軌中的各者為接地軌。
  4. 如請求項2所述的半導體元件，其中所述第一埋入式軌為接地軌，且所述第二埋入式軌及所述第三埋入式軌中的各者為電源軌。
  5. 如請求項1所述的半導體元件，更包括： 第五主動圖案，在所述第二胞元區中在所述基底的所述第一表面上在所述第一水平方向上延伸，所述第五主動圖案在所述第一水平方向上與所述第一主動圖案間隔開；以及 第六主動圖案，在所述第二胞元區中在所述基底的所述第一表面上在所述第一水平方向上延伸，所述第六主動圖案在所述第一水平方向上與所述第三主動圖案間隔開， 其中所述第一主動切口在所述第二水平方向上延伸，所述第一主動切口將所述第一主動圖案與所述第五主動圖案分離，所述第一主動切口將所述第三主動圖案與所述第六主動圖案分離，所述第一主動切口與所述第一主動圖案、所述第三主動圖案、所述第五主動圖案以及所述第六主動圖案接觸。
  6. 如請求項1所述的半導體元件，其中所述第一主動切口安置於所述第一胞元區與所述第二胞元區之間的邊界上。
  7. 如請求項1所述的半導體元件，更包括： 第五主動圖案，在所述第二胞元區中在所述基底的所述第一表面上在所述第一水平方向上延伸，所述第五主動圖案在所述第一水平方向上與所述第四主動圖案間隔開；以及 第二主動切口，將所述第四主動圖案與所述第五主動圖案分離，所述第二主動切口與所述第四主動圖案及所述第五主動圖案中的各者接觸， 其中所述第四主動圖案在所述第一胞元區及所述第二胞元區中的各者中在所述第一水平方向上延伸， 其中所述第一主動切口安置於所述第一胞元區中，以及 其中所述第二主動切口安置於所述第二胞元區中。
  8. 一種半導體元件，包括： 第一胞元區及在第一水平方向上鄰近於所述第一胞元區的第二胞元區； 基底，包括第一表面及與所述第一表面相對的第二表面； 第一主動圖案、第二主動圖案以及第三主動圖案，在所述第一胞元區中在所述基底的所述第一表面上在所述第一水平方向上延伸，所述第一主動圖案、所述第二主動圖案以及所述第三主動圖案在不同於所述第一水平方向的第二水平方向上彼此依序間隔開； 第四主動圖案，在所述第二胞元區中在所述基底的所述第一表面上在所述第一水平方向上延伸，所述第四主動圖案在所述第一水平方向上與所述第二主動圖案對準； 主動切口，將所述第二主動圖案與所述第四主動圖案分離，所述主動切口與所述第二主動圖案及所述第四主動圖案中的各者接觸； 第一源極/汲極區，安置於所述第一主動圖案上； 第二源極/汲極區，安置於所述第二主動圖案上； 第三源極/汲極區，安置於所述第三主動圖案上； 第一埋入式軌，在所述基底的所述第二表面上在所述第一水平方向上延伸，所述第一埋入式軌在所述豎直方向上與所述第一主動圖案交疊； 第二埋入式軌，在所述基底的所述第二表面上在所述第一水平方向上延伸，所述第二埋入式軌在所述豎直方向上與所述第二主動圖案及所述第四主動圖案交疊； 第三埋入式軌，在所述基底的所述第二表面上在所述第一水平方向上延伸，所述第三埋入式軌在所述豎直方向上與所述第三主動圖案交疊； 第一下部源極/汲極接點，在所述豎直方向上穿透所述基底及所述第一主動圖案，所述第一下部源極/汲極接點將所述第一源極/汲極區電連接至所述第一埋入式軌； 第二下部源極/汲極接點，在所述豎直方向上穿透所述基底及所述第二主動圖案，所述第二下部源極/汲極接點將所述第二源極/汲極區電連接至所述第二埋入式軌；以及 第三下部源極/汲極接點，在所述豎直方向上穿透所述基底及所述第三主動圖案，所述第三下部源極/汲極接點將所述第三源極/汲極區電連接至所述第三埋入式軌。
  9. 如請求項8所述的半導體元件，其中所述主動切口的側壁的至少一部分與所述第二源極/汲極區接觸。
  10. 一種半導體元件，包括： 第一胞元區及在第一水平方向上鄰近於所述第一胞元區的第二胞元區； 基底，包括第一表面及與所述第一表面相對的第二表面； 第一主動圖案、第二主動圖案以及第三主動圖案，在所述第一胞元區中在所述基底的所述第一表面上在所述第一水平方向上延伸，所述第一主動圖案、所述第二主動圖案以及所述第三主動圖案在不同於所述第一水平方向的第二水平方向上彼此依序間隔開； 第四主動圖案，在所述第二胞元區中在所述基底的所述第一表面上在所述第一水平方向上延伸，所述第四主動圖案在所述第一水平方向上與所述第二主動圖案對準； 第一閘極電極，在所述第二主動圖案上在所述第二水平方向上延伸； 第二閘極電極，在所述第二主動圖案上在所述第二水平方向上延伸，所述第二閘極電極在所述第一水平方向上與所述第一閘極電極間隔開； 第三閘極電極，在所述第四主動圖案上在所述第二水平方向上延伸，所述第三閘極電極在所述第一水平方向上與所述第二閘極電極間隔開； 第四閘極電極，在所述第四主動圖案上在所述第二水平方向上延伸，所述第四閘極電極在所述第一水平方向上與所述第三閘極電極間隔開； 第一上拉電晶體，形成於所述第二主動圖案與所述第一閘極電極相交之處； 第二上拉電晶體，形成於所述第二主動圖案與所述第二閘極電極相交之處； 第三上拉電晶體，形成於所述第四主動圖案與所述第三閘極電極相交之處；以及 第四上拉電晶體，形成於所述第四主動圖案與所述第四閘極電極相交之處， 其中所述第一上拉電晶體至所述第四上拉電晶體中的各者在所述第一水平方向上對準。
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