JPH10229121A

JPH10229121A - 半導体装置の製造方法

Info

Publication number: JPH10229121A
Application number: JP3195397A
Authority: JP
Inventors: Takeshi Tokashiki; 健渡嘉敷
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 1998-08-25
Anticipated expiration: 2017-02-17
Also published as: JP2998678B2

Abstract

(57)【要約】（修正有）【課題】電気信号伝搬速度を遅延させる配線間容量を
低減するのに効果的な空隙を配線間に設ける半導体装置
の構造において、アスペクト比に起因するマイクロロー
ディングやチャージアップダメージ、形状不良等の諸問
題を回避しつつ、配線下面よりも下から上に延びる空隙
を形成するための効果的な製造方法を提供する。【解決手段】第１の層間絶縁膜１上に金属配線となる
配線材料を成膜し、この成膜上に第２のエッチングパタ
ーンを形成し、このパターンをマスクとして配線材料の
不要部分をエッチング除去して配線５を形成し、不要の
パターンを剥離し、配線間に配線下面よりも低い位置か
ら上方に延びる空隙を設けた第２の層間絶縁膜６を形成
する。すなわち、第１の層間絶縁膜１上に配線５を形成
する前に予め溝３を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、配線間に空隙を設
けた半導体装置の製造方法に関する。

【０００２】

【従来の技術】図５は、従来の半導体装置の実施形態例
を説明するための断面図である。

【０００３】半導体装置の超微細化が進むにつれ、配線
間に生じる配線間容量の増加が問題となっている。この
配線間容量を抑制する手段として、通常用いられるＳｉ
Ｏ₂層間絶縁膜から、さらに比誘電率の低いフッ素原子
を結合させたＳｉＯＦ膜を用いる方法等がある。しかし
ながら、サブミクロン領域においては、これも十分では
なく、さらにクォーターミクロン領域になると限界と考
えられている。

【０００４】そこで、比誘電率が１に近い空隙を配線間
に設けることにより配線間容量を抑制する方法あるいは
装置に関する特許が開示されている。特公平７−１１４
２３６、特開平７−３２６６７０においては、ＣＶＤ法
やスパッタリング法により、配線間に空隙を形成してい
る。

【０００５】図５においては、第１の層間絶縁膜１１上
に形成された配線１２間の空間が第２の層間絶縁膜１３
で充填される前に配線１２上部の膜同士を接触させ、空
隙１４を形成した状態を示す。この空隙１４は比誘電率
が約１に近いものとなり、隣接配線間容量を低減する手
段を提供することができる。しかしながら、この方法で
は、配線１２の下面よりも上にしか空隙１４が形成され
ず、隣接配線間容量としては空隙１４の下の第２の層間
絶縁膜１３の容量が加味されるので十分な低下が望めな
いことがわかる。

【０００６】そこで、配線下部よりもさらに下の位置か
ら空隙を形成すれば良い。配線下部より下の位置から空
隙を形成する手段として、配線加工時に、配線下の絶縁
膜を積極的に所望の深さだけエッチング除去してやれ
ば、自己整合的に溝を形成することができ、引き続くＣ
ＶＤ法やスパッタリング法による層間絶縁膜の成膜を行
うことで配線下部より下の位置から配線上部まで伸びた
空隙を形成することができる。

【０００７】

【発明が解決しようとする課題】従来の技術で示した、
配線下部よりも下の位置から配線上部まで延びる空隙を
形成するために、配線加工時に配線下の層間絶縁膜を同
時にエッチング除去して溝を形成する手法は、自己整合
性の点で優れている。一般的に配線加工に用いられるド
ライエッチングガスはＣｌ₂ とＢＣｌ₃ の混合ガスであ
る。しかしながら、上記ガスを用いて自己整合的に溝を
形成する手法は事実上不可能である。なぜならば、配線
の加工に用いるフォトレジストマスクの膜厚は半導体装
置の超微細化の進行により薄膜化の一途をたどる一方、
フォトレジストマスクとＳｉＯ₂からなる層間絶縁膜と
のドライエッチングレート比または選択比は、多少の違
いはあるものの０．５倍以下と極めて低いからである。

【０００８】自己整合性を生かす他の手法として、ＣＦ
₄ やＣＨＦ₃ 等のフルオロカーボン系のガスを用いる方
法がある。このガス系を用いれば前記選択比は少なくと
も５倍以上となることが期待できる。しかしながら、同
ガスを用いて自己整合的に溝形成を行うと、多量のフッ
化アルミニウムが半導体装置上で発生する恐れがある。
フッ化アルミニウムは飽和蒸気圧が極端に低く通常用い
られる数ｍＴｏｒｒ以上の圧力下では揮発しないため、
塵埃の源となり半導体装置の生産歩留まり低下を引き起
こしかねない。したがって、フォトレジストマスクを用
いた自己整合的な溝の形成方法に優位性はないと結論付
けられる。

【０００９】フォトレジストに変わるエッチングマスク
材料として、ＳｉＯ₂膜やシリコン窒化膜等無機材料が
ある。これらの材料と配線材料のエッチングレート比は
５〜１０倍程度あり、自己整合的に配線下の絶縁膜に所
望の深さの溝を形成するには大変都合が良い。しかしな
がら、本発明者の実験結果では、サブミクロンサイズの
配線をエッチングした際、ＳｉＯ₂膜マスクとＳｉＯ₂層
間絶縁膜の工ッチングレート比は２倍弱となり、同一材
料でありながらマスクのほうが２倍近く速くエッチング
された。その結果、マスクの膜厚は層間絶縁膜の溝深さ
の２倍以上でないと自己整合的な溝形成は不可能であ
る。この現象は、マイクロローディンク効果で説明され
る。マイクロローディンク効果とは、アスペクト比（こ
こでは、エッチングマスク高さと配線高さの合計を配線
間幅で割った値とする）が増大するにつれてエッチング
レートが急激に減少する現象である。

【００１０】上記実験結果は、マスク材料上部のアスペ
クト比は近似的に０に近いものの配線下の層間絶縁膜上
では極めて大きいため、前述したマスクと絶縁膜のエッ
チレートに大きな差が生じたと考えられる。しかしなが
ら、溝加工時のプロセスマージンを考慮してマスク膜厚
をさらに厚くしても、単にアスペクト比を増大させマイ
クロローディンク効果をさらに強めるだけである。した
がって、マイクロローディンク効果そのものを抑制しな
い限り余り効果がないことが示唆される。マイクロロー
ディンク効果はエッチング装置及び工ッチングプロセス
条件に大きく左右され、ある程度の改善を図ることは可
能であるが、この効果を完全に抑制したとの報告はなさ
れていない。さらに、アスペクト比増大の他の弊害とし
て、電子シェーディング効果に起因するチャージアップ
ダメージとノッチ（局所的な配線の喰われ）問題が挙げ
られる。

【００１１】上記チャージアップダメージとノッチの問
題はジャパニーズジャーナルオブアプライドフィジック
ス（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３３，６０１３
（１９９４）及びＪｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３
３，２１８４（１９９４））で詳しく論ぜられている。
仮にアスペクト比が低くくても、自己整合的に溝を形成
する以上、配線形成に必要な時間よりも長時間にわたり
プラズマ照射されるため、チャージアップダメージの危
険性をかなり含んでいる。これは、例えばジャーナル
オブアプライドフィジックス（Ｊ．Ａｐｐｌ．Ｐｈ
ｙｓ“Ｂ１１，１８１９（１９９３））に詳しく論ぜら
れている。以上に長くいずれの問題も配線及び半導体装
置の信頼性に大きな悪影響を与える。以上、列挙した課
題は、溝形成を配線加工時に自己整合的に行うことから
派生するものである。

【００１２】本発明の目的は、超微細な半導体装置にお
いて、配線間容量を低減させ電気信号の伝搬速度遅延を
低減させると共に、高い信頼性及び生産性のもとで、か
つ容易に製造することができる方法を提供することであ
る。

【００１３】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１の層間絶縁膜を形成する
工程と、第１の層間絶縁膜上に第１のエッチングパター
ンを形成する工程と、第１のエッチングパターンをマス
クとして第１の層間絶縁膜を異方的にドライエッチング
する工程と、不要となった第１のエッチングパターンを
剥離する工程と、ドライエッチングにより加工された第
１の層間絶縁膜上に金属配線となる配線材料を成膜する
工程と、金属配線材料膜上に第２のエッチングパターン
を形成する工程と、第２のエッチングパターンをマスク
として配線材料の不要部分を工ッチング除去して配線を
形成する工程と、不要となった第２のエッチングパター
ンを剥離する工程と、形成された配線間に配線下面より
も低い位置から上方に延びる空隙を設けた第２の層間絶
縁膜を形成する工程と、を含むことを特徴としている。

【００１４】なお、配線材料を加工する際に用いられる
エッチングマスク用の膜は、窒化膜または酸化膜である
ことが好ましい。

【００１５】本発明は、その製造方法において、配線形
成前に配線下の層間絶縁膜を異方的にドライエッチする
ことにより、予め配線間の空隙形成のための溝を形成
し、その後配線材料の成膜及びパターニングをして、配
線よりも下部の層間絶縁膜から十分な高さを有する空隙
をアスペクト比に併せて一律に配線間に形成することを
特徴としている。

【００１６】本発明の製造方法により、配線形成前に配
線間の空隙形成のための溝を予め形成するために、アス
ペクト比に起因するマイクロローディング効果やチャー
ジアップ、ノッチ等の問題を回避することができる。ま
た、配線の加工はフォトレジストマスクで容易に可能で
ある。さらに、フォトレジストの代わりに無機マスクを
選択しても良く、そのマスク膜厚は溝深さやマイグロロ
ーディング効果の程度には関係なくマスク選択比のみで
決定される。

【００１７】

【発明の実施の形態】次ぎに、本発明の実施の形態につ
いて図面を参照して説明する。

【００１８】図１（Ａ）は、本発明の半導体装置の製造
方法の一実施形態例の、光リソグラフィー法により第１
のフォトレジストマスタパターン群２ａを形成した時の
断面図、（Ｂ）は、（Ａ）の第１の層間絶縁膜に溝を形
成した時の断面図、（Ｃ）は、（Ｂ）に配線材料を成膜
し、その後第２のフォトレジストマスグパターン群２ｂ
を光リソグラフィー法により形成した時の断面図、図２
（Ｄ）は、図１（Ｃ）に次いで配線を形成した時の断面
図、（Ｅ）は、最後に第２の層間絶縁膜を成膜し配線間
に配線下部から十分な高さを有する空隙を形成した時の
断面図、図３は、本発明の第１の実施形態例の、第２の
レジストマスクパターン群２ｂと予め形成した溝との間
に仮に目ずれが生じた際に配線を加工した時の、図２
（Ｄ）に対比される断面図である。

【００１９】半導体装置上にＣＶＤ法によりＳｉＯ₂か
らなる第１の層間絶縁膜１を１μｍの膜厚に成膜した。
次に、第１の層間絶縁膜１上にフォトレジストを１μｍ
の厚さに塗布し光リソグラフィー法により、配線パター
ンレチクルを用いて０．４μｍのラインとスペースを有
する第１のレジストマスクパターン群２ａを形成する
（図１（Ａ）参照）。

【００２０】そして、引き続きマグネトロンＲＩＥ（Re
action Ion Etching）を用いて第１の層間絶縁膜１をエ
ッチングする。用いたエッチング条件は、Ｃ₄ Ｆ₈ を６
ｓｃｃｍ、ＣＯを６０ｓｃｃｍ、Ａｒを１８０ｓｃｃｍ
それぞれ流し、圧力を４０ｍＴｏｒｒに保った。ＲＦパ
ワーは６５０Ｗとした。その時のエッチングレートは３
００ｎｍ／ｍｉｎとなる。本実施形態例では、エッチン
グ深さが３００ｎｍになるようにした。不要となった第
１のレジストマスクパターン群２ａを酸素プラズマアッ
シング法により完全に剥離することで、深さ３００ｎｍ
の垂直に加工された溝３が形成される（図１（Ｂ）参
照）。

【００２１】次に直流マグネトロン放電を利用したスパ
ッタリング法により、Ｔｉ３０ｎｍ、ＴｉＮ１００ｎ
ｍ、ＡｌＣｕ４５０ｎｍ、Ｔｉ２５ｎｍ、ＴｉＮ５０ｎ
ｍの順に配線材料４のスパッタ成膜を行った。なお、ス
パッタ時の圧力は数ｍＴｏｒｒ、成膜温度は３００℃で
ある。この時、配線材料は溝に完全に充填されることは
なく、ボイド８が発生する。次に溝形成時に用いた配線
パターンレチクルを用いて、光リソグラフィー法により
レジスト膜厚１μｍ、０．４μｍのラインとスペースを
有するレジスト第２のマスクパターン群２ｂを形成す
る。その際、溝３と第２のレジストマスクパターン群２
ｂの間に目ずれが生じない、又は最小限に抑えるよう重
ね合わせに留意する（図１（Ｃ）参照）。

【００２２】引き続き、誘導結合放電プラズマ源を搭載
したエッチング装置を用いて配線材料４をエッチングし
た。用いたエッチング条件は、Ｃｌ₂ を１１０ｓｃｃ
ｍ、ＢＣｌ₃ を４５ｓｃｃｍ、ＣＨＦ₃ を１０ｓｃｃ
ｍ、圧力を８ｍＴｏｒｒ、１３．５６ＭＨｚのＲＦバイ
アスパワーを１００Ｗ、２ＭＨｚのＲＦソースパワーを
１ＫＷとした。その時のＡｌＣｕエッチレートは１μｍ
／ｍｉｎ、レジストマスクとの選択比は３倍である。エ
ッチング時間の決定は、溝３の深さ３００ｎｍを考慮す
るのでＡｌＣｕ膜厚７５０ｎｍをエッチングするのに要
する時間に３０％のオーバエッチング時間を加えたもの
とした。その結果、配線材料４は異方的に加工され、か
つ構内の不要な配線材料も完全にエッチング除去される
ことで配線５が形成された（図２（Ｄ）参照）。

【００２３】なお、第２のレジストマスクパターン群２
ｂとあらかじめ形成した溝３との間に仮に目ずれが生し
たとしても配線材料４のドライ工ッチング加工自体に影
響はほとんどない。それは、単に、配線５が図３に示す
ように形成されるだけである。

【００２４】次に第２の層間絶縁膜６をＳｉＨ₄ を４０
ｓｃｃｍ、Ｏ₂ を６０ｓｃｃｍ、Ａｒを７０ｓｃｃｍの
混合ガスでバイアスＥＣＲ酸化膜を成膜させると配線５
間に配線下部から十分な高さを有する空隙７が形成され
た（図２（Ｅ）参照）。

【００２５】次ぎに、第２の実施形態例について説明す
る。

【００２６】図４は、本発明の第１の実施形態例の変形
例である第２の実施形態例を示す図であって、（Ｃ）
は、配線材料の工ッチングマスク９となるプラズマ酸化
膜を加工し不要となったレジストマスクを剥離した時の
断面図、（Ｄ）は、プラズマ酸化膜マスクで配線を形成
した時の断面図、（Ｅ）は、第２の層間絶縁膜を成膜し
配線間に配線下部から十分な高さを有する空隙を形成し
た時の断面図である。

【００２７】図４に示すように、本実施形態例の場合、
工ッチングマスク材料にＳｉＯ₂膜やシリコン窒化膜を
用いることもできる。溝３の形成から配線材料４の成膜
までは第１の実施形態例と同等である。次にプラズマ酸
化膜を配線材料４上に２５０ｎｍの膜厚で成膜した。そ
して配線パターンレチクルを用いて、光リソグラフィー
法によりレジスト膜厚１μｍ、０．４μｍのラインとス
ペースを有する第２のフォトレジストマスタパターン群
２ｂを形成する。引き続き、マグネトロンＲＩＥ（Reac
tion Ion Etching）を用いてプラズマ酸化膜をエッチン
グする。エッチング条件は第１の実施形態例と同等であ
る。不要となった第２のレジストマスクパターン群２ｂ
を酸素プラズマアッシング法により完全に剥離すること
により、プラズマ酸化膜からなる工ッチングマスク９が
形成される（図４（Ｃ）参照）。

【００２８】誘導結合放電プラズマ源を搭載したエッチ
ング装置を用いて配線材料をエッチングした。用いたエ
ッチング条件は、Ｃｌ₂ を６０ｓｃｃｍ、ＢＣｌ₃ を１
５ｓｃｃｍ、Ｎ₂を１０ｓｃｃｍ、圧力を５ｍＴｏｒ
ｒ、１３．５６ＭＨｚのＲＦバイアスパワーを１６０
Ｗ、２ＭＨｚのＲＦソースパワーを１ＫＷとした。その
時のＡｌＣｕエッチングレートは０．９μｍ／ｍｉｎ、
エッチングマスク９との選択比は１０倍である。エッチ
ング時間の決定は、溝３の深さ３００ｎｍを考慮するの
で、ＡｌＣｕ膜厚７５０ｎｍをエッチングするのに要す
る時間に３０％のオーバエッチング時間を加えたものと
した。その結果、配線材料４は異方的に加工されて配線
５になり、かつ溝３内の配線材料４も完全にエッチング
除去された（図４（Ｄ）参照）。

【００２９】その後、第１の実施形態例で示した方法を
用いて第２の層間絶縁膜６を成膜することにより配線５
間に空隙７が形成された（図４（Ｅ）参照）。

【００３０】以上のように、上述した実施形態例の構成
は単なる例示であり、本発明のその製造方法は、上述の
実施形態例の構成から様々の修正及び変更を加えた半導
体装置の製造方法を含むことは当然である。

【００３１】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法の、第一の効果は、電気信号の伝搬速度を
遅延させる配線間容量を大きく抑制するための配線間空
隙形成が従来に比べ信頼性が高く、かつ容易に形成でき
ることである。これにより、半導体装置の歩留まりが向
上し、生産性を高めることができる。それは、アスペク
ト比に起因するマイクロローディンク効果やチャージア
ップダメージ、形状不良（ノッチ）、アルミフッ化物か
らなる発塵等の潜在的問題を事前に回避する方法とし
て、配線間空隙形成のための溝形成を配線加工時に自己
整合的に行なわず、予め溝を形成する方法を選択したか
らである。

【００３２】そして、第二の効果は、配線加工時のマス
ク材料の選択肢が広がるためフォトレジストマスクを用
いても容易に配線加工ができることである。これによ
り、量産性が向上する。それは、自己整合的な溝形成を
避けたからである。

【図面の簡単な説明】

【図１】（Ａ）は、本発明の半導体装置の製造方法の一
実施形態例の、光リソグラフィー法により第１のフォト
レジストマスタパターン群２ａを形成した時の断面図、
（Ｂ）は、（Ａ）の第１の層間絶縁膜に溝を形成した時
の断面図、（Ｃ）は、（Ｂ）に配線材料を成膜し、その
後第２のフォトレジストマスグパターン群２ｂを光リソ
グラフィー法により形成した時の断面図である。

【図２】（Ｄ）は、図１（Ｃ）に次いで配線を形成した
時の断面図、（Ｅ）は、最後に第２の層間絶縁膜を成膜
し配線間に配線下部から十分な高さを有する空隙を形成
した時の断面図である。

【図３】本発明の第１の実施形態例の、第２のレジスト
マスクパターン群２ｂと予め形成した溝との間に仮に目
ずれが生じた際に配線を加工した時の、図２（Ｄ）に対
比される断面図である。

【図４】本発明の第１の実施形態例の変形例である第２
の実施形態例を示す図であって、（Ｃ）は、配線材料の
工ッチングマスクとなるプラズマ酸化膜を加工し不要と
なったレジストマスクを剥離した時の断面図、（Ｄ）
は、プラズマ酸化膜マスクで配線を形成した時の断面
図、（Ｅ）は、第２の層間絶縁膜を成膜し配線間に配線
下部から十分な高さを有する空隙を形成した時の断面図
である。

【図５】従来の半導体装置の実施形態例を説明するため
の断面図である。

【符号の説明】

１，１１第１の層間絶縁膜２ａ第１のレジストマスクパターン群２ｂ第２のレジストマスクパターン群３溝４配線材料５，１２配線６，１３第２の層間絶縁膜７，１４空隙８ボイド９エッチングマスク

Claims

【特許請求の範囲】

【請求項１】半導体装置の製造方法において、半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第１のエッチングパターンを
形成する工程と、前記第１のエッチングパターンをマスクとして前記第１
の層間絶縁膜を異方的にドライエッチングする工程と、不要となった第１のエッチングパターンを剥離する工程
と、前記ドライエッチングにより加工された第１の層間絶縁
膜上に金属配線となる配線材料を成膜する工程と、前記金属配線材料膜上に第２のエッチングパターンを形
成する工程と、前記第２のエッチングパターンをマスクとして配線材料
の不要部分を工ッチング除去して配線を形成する工程
と、不要となった第２のエッチングパターンを剥離する工程
と、形成された配線間に配線下面よりも低い位置から上方に
延びる空隙を設けた第２の層間絶縁膜を形成する工程
と、を含むことを特徴とする、半導体装置の製造方法。
【請求項２】配線材料を加工する際に用いられる前記
エッチングマスク用の膜は、窒化膜または酸化膜であ
る、請求項１記載の半導体装置の製造方法。