KR20160067349A - 도전 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

도전 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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sacrificial
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안상훈
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백종민
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Abstract

도전 구조물 형성 방법에서, 하부 콘택을 포함하는 대상체를 형성한다. 대상체 상에 저부와 상부의 막질이 상이한 무기 절연물질을 포함하는 희생막을 인-시투(in-situ) 증착 공정을 통해 형성한다. 희생막을 관통하여 연장되며 적어도 일부가 하부 콘택과 전기적으로 연결되는 도전 패턴을 형성한다. 희생막의 상기 상부를 제거하여 희생막의 저부로부터 도전 패턴을 노출시킨다. 희생막의 저부 상에 도전 패턴을 덮는 층간 절연막을 형성한다.

Description

도전 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법{METHODS OF FORMING CONDUCTIVE STRUCTURES, SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 도전 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법 관한 것이다. 보다 상세하게는, 본 발명은 유전막 내에 매립된 도전 구조물 형성 방법, 상기 도전 구조물을 포함하는 반도체 장치 및 상기 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라, 상기 반도체 장치에 포함되는 배선 패턴들 사이의 간격도 보다 작아지고 있다. 이에 따라, 인접하는 상기 배선 패턴들 사이에 발생하는 기생 커패시턴스의 크기가 증가할 수 있으며, 상기 기생 커패시턴스에 의해 상기 반도체 장치의 동작 속도 및 동작 신뢰성이 저하될 수 있다.
또한, 상기 배선 패턴 형성을 위한 식각 공정, 열처리 공정 등에 의해 상기 배선 패턴과 인접한 절연막이 손상될 수 있으며, 이에 따라 상기 기생 커패시턴스가 더욱 증가될 수 있다.
본 발명의 일 과제는 전기적 특성이 향상된 도전 구조물 형성 방법을 제공하는 것이다.
본 발명의 일 과제는 전기적 특성이 향상된 도전 구조물을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 과제는 전기적 특성이 향상된 도전 구조물을 포함하는 반도체 장치를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 도전 구조물 형성 방법에서, 하부 콘택을 포함하는 대상체를 형성한다. 상기 대상체 상에 저부와 상부의 막질이 상이한 무기 절연물질을 포함하는 희생막을 인-시투(in-situ) 증착 공정을 통해 형성한다. 상기 희생막을 관통하여 연장되며 적어도 일부가 상기 하부 콘택과 전기적으로 연결되는 도전 패턴을 형성한다. 상기 희생막의 상기 상부를 제거하여 상기 희생막의 상기 저부로부터 상기 도전 패턴을 노출시킨다. 상기 희생막의 상기 저부 상에 상기 도전 패턴을 덮는 층간 절연막을 형성한다.
예시적인 실시예들에 있어서, 상기 희생막은 탄소가 도핑되거나 탄소가 결합된 실리콘 산화물 계열 물질을 사용하여 형성될 수 있다. 상기 희생막의 상기 상부의 탄소 함량이 상기 저부의 탄소 함량보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 희생막의 상기 상부는 상기 저부보다 작은 막밀도로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막을 인-시투(in-situ) 증착 공정을 통해 형성함에 있어, 상기 대상체를 공정 챔버 내에 로딩할 수 있다. 상기 대상체 상에 실리콘 소스 및 반응 가스를 도입할 수 있다. 상기 실리콘 소스 및 상기 반응 가스 도입 이후 소정의 임계 시점부터 탄소 소스를 도입할 수 있다.
예시적인 실시예들에 있어서, 상기 대상체 상에 상기 하부 콘택을 덮는 제1 식각 저지막을 형성할 수 있다. 상기 희생막 상에 버퍼막 및 제2 식각 저지막을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴을 형성함에 있어, 상기 제2 식각 저지막, 상기 버퍼막 및 상기 희생막을 관통하는 개구부를 형성할 수 있다. 상기 제2 식각 저지막 상에 상기 개구부를 채우는 도전막을 형성할 수 있다. 상기 도전막의 상부, 상기 제2 식각 저지막 및 상기 버퍼막을 상기 희생막이 노출될 때까지 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막 및 상기 제2 식각 저지막은 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 및 금속 중 적어도 하나를 사용하여 형성될 수 있다. 상기 버퍼막은 실리콘 산질화물(SiON)을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막은 실리콘 산화물 계열 물질을 사용하여 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition: FCVD) 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 변성 처리하여 변성 층간 절연막으로 변환시킬 수 있다.
예시적인 실시예들에 있어서, 상기 변성 처리는 자외선 조사 또는 플라즈마 처리를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막 형성 시 포로젠(porogen) 물질이 첨가되며, 상기 변성 처리에 의해 상기 변성 층간 절연막은 기공성 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 형성하기 이전에, 상기 도전 패턴 상면을 커버하는 캡핑막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 캡핑막 패턴은 알루미늄, 코발트 혹은 몰리브덴을 포함하는 금속, 또는 상기 금속의 질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 캡핑막 패턴은 상기 도전 패턴 상에 자기 정렬 또는 자기 조립될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 도전 구조물 형성 방법에서, 하부 콘택을 포함하는 대상체를 형성한다. 상기 대상체 상에 실리콘 산화물 계열 물질을 사용하여 지지막을 형성한다. 상기 지지막 상에 실리콘 산탄화물(SiOC) 또는 탄소 도핑 실리콘 산화물을 사용하여 희생막을 형성한다. 상기 희생막을 관통하여 연장되며 적어도 일부가 상기 하부 콘택과 전기적으로 연결되는 도전 패턴을 형성한다. 상기 희생막을 제거하여 상기 지지막으로부터 상기 도전 패턴을 노출시킨다. 상기 지지막 상에 상기 도전 패턴을 덮는 층간 절연막을 형성한다.
예시적인 실시예들에 있어서, 상기 지지막은 카본-프리(carbon-free) 물질을 포함하거나 혹은 상기 희생막 보다 작은 탄소 함량을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상기 희생막 및 상기 지지막을 관통하여 상기 하부 콘택과 접촉하는 제1 도전 패턴, 상기 희생막에 매립된 제2 도전 패턴, 및 상기 희생막 및 상기 지지막을 관통하여 상기 하부 콘택과 접촉하며 듀얼 다마신(dual damascene) 공정을 통해 형성되는 제3 도전 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 도전 패턴은 상기 하부 콘택과 접촉하는 비아부 및 상기 비아부와 일체로 연결되며 상기 비아부로부터 폭이 증가된 확장부를 포함할 수 있다. 상기 비아부 및 상기 확장부 사이에 단차면이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 지지막의 상면, 상기 제2 도전 패턴의 저면 및 상기 제3 도전 패턴의 단차면은 동일 평면 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 지지막의 상면은 상기 제2 도전 패턴의 저면 및 상기 제3 도전 패턴의 상기 단차면 상부에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막은 불화 탄화수소를 함유하는 가스 또는 플라즈마를 사용하는 건식 식각 공정을 통해 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막을 제거하기 이전에, 상기 희생막을 환원성 플라즈마 처리할 수 있다.
예시적인 실시예들에 있어서, 상기 지지막 및 상기 희생막은 동일한 증착 챔버 내에서 인-시투로 형성될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 반도체 소자를 형성한다. 상기 기판 상에 상기 반도체 소자를 덮는 하부 절연막을 형성한다. 상기 하부 절연막을 관통하여 상기 반도체 소자와 전기적으로 연결되는 하부 회로를 형성한다. 상기 하부 절연막 상에 상기 하부 회로를 덮는 제1 식각 저지막을 형성한다. 상기 제1 식각 저지막 상에 실리콘 산화물 계열 물질을 사용하여 지지막을 형성한다. 상기 지지막 상에 실리콘 산탄화물 또는 탄소 도핑 실리콘 산화물을 사용하여 희생막을 형성한다. 상기 희생막, 상기 지지막 및 상기 제1 식각 저지막을 관통하여 연장되며 상기 하부 회로와 전기적으로 연결되는 도전 패턴을 형성한다. 상기 희생막을 제거하여 상기 지지막으로부터 상기 도전 패턴을 노출시킨다. 상기 지지막 상에 상기 도전 패턴을 덮는 제1 층간 절연막을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막을 형성하기 이전에, 상기 도전 패턴 상에 캡핑막 패턴을 형성할 수 있다. 상기 제1 층간 절연막을 상기 캡핑막 패턴이 노출될 때까지 평탄화할 수 있다. 상기 제1 층간 절연막 및 상기 캡핑막 패턴 상에 제2 식각 저지막 및 제2 층간 절연막을 순차적으로 형성할 수 있다. 상기 제2 층간 절연막 및 상기 제2 식각 저지막을 관통하여 상기 도전 패턴과 전기적으로 연결되는 상부 배선을 형성할 수 있다.
예시적인 실시예들에 있어서, 복수의 상기 도전 패턴들 및 복수의 상기 상부 배선들이 형성되며, 상기 상부 배선들 중 적어도 일부는 상기 도전 패턴들 중 분리된 도전 패턴들을 서로 전기적으로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴들 중 적어도 일부는 상기 하부 회로와 접촉하는 비아부 및 상기 비아부로부터 분기되는 확장부를 포함할 수 있다. 상기 상부 배선들 중 적어도 일부는 상기 확장부와 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 확장부의 저면은 상기 지지막의 상면 상에 안착될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 하부 절연막, 상기 하부 절연막 내에 배치된 하부 회로, 상기 하부 절연막 및 상기 하부 회로 상에 형성되며 실리콘 계열 무기 물질을 포함하는 지지막, 상기 지지막 상에 형성되며 상기 지지막 보다 높은 기공률 및 낮은 막밀도를 갖는 층간 절연막, 상기 층간 절연막 및 상기 지지막을 관통하여 상기 하부 회로와 접촉하는 도전 패턴, 및 상기 도전 패턴 상면을 커버하는 캡핑막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴 중 일부는 상기 층간 절연막을 관통하여 상기 지지막 상에 안착될 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 희생막 내에 도전 패턴을 형성한 후, 예를 들면 애싱 공정을 통해 손상된 상기 희생막을 제거할 수 있다. 이후, 층간 절연막을 상기 도전 패턴 사이에 형성한다. 따라서, 상기 도전 패턴들 사이에는 식각 데미지가 없는 저유전율의 층간 절연막이 형성될 수 있다. 또한, 상기 희생막 형성시 예를 들면, 탄소 농도를 조절하여 제거되는 상기 희생막의 깊이 또는 두께를 조절할 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 10은 예시적인 실시예들에 따른 도전 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 11은 예시적인 실시예들에 따른 희생막 형성 시 증착 소스 주입의 프로파일을 나타내는 그래프이다.
도 12 내지 도 14는 일부 예시적인 실시예들에 따른 도전 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 21은 예시적인 실시예들에 따른 도전 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 22 내지 도 25는 일부 예시적인 실시예들에 따른 도전 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 26 내지 도 35는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 10은 예시적인 실시예들에 따른 도전 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 하부 절연막(103)을 관통하는 하부 콘택(105)을 형성할 수 있다. 하부 콘택(105)은 복수 개로 형성되어 하부 절연막(103) 내에 매립될 수 있다.
예시적인 실시예들에 따르면, 패시베이션 막(100) 상에 하부 절연막(103)을 형성하고, 하부 절연막(103) 및 패시베이션 막(100)을 관통하는 콘택 홀을 형성할 수 있다. 이후, 상기 콘택 홀 내부에 도전막을 증착 또는 도금 공정을 통해 충진하여 하부 콘택(105)을 형성할 수 있다.
하부 절연막(103)은 실리콘 산화물, 실리콘 산질화물과 같은 절연 물질을 포함하도록 형성될 수 있다. 예를 들면, 하부 절연막(103)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 비테오스(Boro TetraEthyl OrthoSilicate: BTEOS), 피테오스(Phosphorous TetraEthyl OrthoSilicate: PTEOS), 비피테오스(Boro Phospho TetraEthyl OrthoSilicate: BPTEOS), 비에스지(Boro Silicate Glass: BSG), 피에스지(Phospho Silicate Glass: PSG), 비피에스지(Boro Phospho Silicate Glass: BPSG) 등과 같은 실리콘 산화물 계열의 물질을 포함할 수 있다.
패시베이션 막(100)은 실리콘 질화물을 포함하도록 형성될 수 있다. 상기 도전막은 알루미늄(Al), 텅스텐(W), 구리(Cu) 등과 같은 금속 혹은 금속 질화물을 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 하부 콘택(105)은 기판 상에 형성된 반도체 소자 또는 하부 배선과 전기적으로 연결될 수 있다. 패시베이션 막(100)에 의해 상기 콘택 홀 형성 시, 상기 반도체 소자 혹은 상기 하부 배선의 식각 손상이 방지될 수 있다.
하부 절연막(103) 상에는 하부 콘택들(105)을 덮는 제1 식각 저지막(107)이 형성될 수 있다. 제1 식각 저지막(107)은 실리콘 질화물, 실리콘 산질화물(oxynitride), 실리콘 탄질화물(carbonitride) 또는 금속을 포함하도록 형성될 수 있다. 제1 식각 저지막(107)은 상술한 물질 중 어느 하나를 포함하는 단일막 또는 상술한 물질 중 2 이상을 포함하는 다층막 구조로 형성될 수 있다.
예를 들면, 제1 식각 저지막(107)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 공정, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 스핀 코팅(spin coating) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정들 중 적어도 하나의 공정을 통해 형성될 수 있다.
도 2를 참조하면, 제1 식각 저지막(107) 상에 희생막(110), 버퍼막(120) 및 제2 식각 저지막(130)을 순차적으로 형성될 수 있다.
예시적인 실시예들에 따르면, 희생막(110)은 탄소가 도핑된 실리콘 산화물 계열 물질을 포함하도록 형성될 수 있다. 예를 들면, 희생막(110)은 알킬기와 같은 탄화수소(hydrocarbon) 그룹을 포함하는 실리콘 산화물 계열 물질을 포함할 수 있다. 일부 실시예들에 있어서, 희생막(110)은 TEOS, BTEOS, PTEOS, BPTEOS와 같은 TEOS 계열의 실리콘 산화물 또는 알킬 치환기를 포함하는 폴리실록산(polysiloxane)을 포함할 수 있다.
일부 실시예들에 있어서, 희생막(110)은 실질적으로 실리콘 산탄화물(SiOC 또는 SiOC:H)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 희생막(110)은 상부 및 저부에서 조성이 상이할 수 있다. 예를 들면, 희생막(110)의 상기 상부의 탄소 함량이 상기 저부의 탄소 함량보다 클 수 있다. 일부 실시예들에 있어서, 희생막(110)의 상기 저부는 실질적으로 탄소가 제거된 실리콘 산화물을 포함할 수 있으며, 희생막(110)의 상기 상부는 탄소가 도핑되거나 결합된 실리콘 산화물을 포함할 수 있다. 이에 따라, 희생막(110)의 상기 상부의 막밀도는 상기 저부의 막밀도보다 작게 형성될 수 있다.
희생막(110)의 조성 조절은 도 11을 참조로, 보다 상세히 후술한다.
버퍼막(120)은 예를 들면, 실리콘 산질화물을 포함하도록 형성될 수 있다. 제2 식각 저지막(130)은 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 및/또는 금속을 포함하는 단일막 또는 다층막으로 형성될 수 있다. 버퍼막(120)에 의해 제2 식각 저지막(130)으로부터 발생되는 응력이 완충 혹은 흡수될 수 있다.
희생막(110), 버퍼막(120) 및 제2 식각 저지막(130)은 CVD 공정, PECVD 공정, 이온빔 스퍼터링 공정과 같은 스퍼터링 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
도 3을 참조하면, 제2 식각 저지막(130), 버퍼막(120) 및 희생막(110)을 순차적으로, 부분적으로 식각하여 개구부들을 형성할 수 있다.
예를 들면, 제2 식각 저지막(130) 상에 포토레지스트 막을 형성하고, 상기 포토레지스트 막을 노광 및 현상 공정을 통해 부분적으로 제거하여 마스크 패턴을 형성할 수 있다. 이후, 상기 마스크 패턴을 사용하여 제2 식각 저지막(130), 버퍼막(120) 및 희생막(110)을 건식 식각함으로써 상기 개구부들을 형성할 수 있다. 버퍼막(120)은 상기 노광 공정 수행시 반사방지막 역할을 수행할 수도 있다.
일부 실시예들에 있어서, 상기 마스크 패턴은 탄소 혹은 실리콘 계열의 스핀-온 하드마스크(Spin On Hardmask: SOH) 물질, 실리콘 산질화물 계열의 하드마스크 물질을 사용하여 형성될 수도 있다.
예시적인 실시예들에 따르면, 상기 개구부들은 제1 개구부(132), 제2 개구부(134) 및 제3 개구부(136)를 포함할 수 있다.
일부 실시예들에 있어서, 제1 개구부(132)는 희생막(110) 및 제1 식각 저지막(107)을 관통하여 하부 콘택(105)을 노출시킬 수 있다. 제2 개구부(134)는 희생막(110) 상부를 통해 연장되며, 제1 식각 저지막(107) 상면 까지는 연장되지 않을 수 있다. 예를 들면, 제2 개구부(134)는 희생막(110) 상부에 부분적으로 형성된 트렌치 형상을 가질 수 있다.
제3 개구부(136)는 희생막(110) 및 제1 식각 저지막(107)을 관통하여 하부 콘택(105)을 노출시키며, 비선형 프로파일의 측벽을 갖도록 형성될 수 있다. 예를 들면, 제3 개구부(136)는 듀얼 다마신(dual damascene) 공정에 의해 형성될 수 있다. 이에 따라, 제3 개구부(136)는 하부 콘택(105)을 노출시키는 비아 홀(via hole)(135) 및 비아 홀(135)의 상부에서 유체 연결되는 트렌치(137)를 포함하도록 형성될 수 있다.
일부 실시예들에 따르면, 제1 개구부(132)와 실질적으로 동시에 희생막(110) 및 제1 식각 저지막(107)을 관통하는 비아 홀(135)을 형성하고, 추가로 비아 홀(135) 상부와 인접한 희생막(110) 부분을 추가로 식각하여 비아 홀(135) 보다 폭이 확장된 트렌치(137)를 형성할 수 있다.
상기 개구부들을 형성한 후, 상기 마스크 패턴은 애싱(ashing) 및/또는 스트립 공정을 통해 제거될 수 있다.
도 4를 참조하면, 제2 식각 저지막(130) 상에 상기 개구부들을 채우는 도전막을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 식각 저지막(130)의 상면, 및 제1 내지 제3 개구부들(132, 134, 136)의 측벽 및 저면을 따라 컨포멀하게 배리어(barrier) 막(140)을 형성할 수 있다. 배리어 막(140) 상에는 제1 내지 제3 개구부들(132, 134, 136)을 충분히 채우는 도전막(142)을 형성할 수 있다.
배리어 막(140)은 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx) 또는 텅스텐 질화물(WNx)과 같은 금속 질화물을 포함하도록 형성될 수 있다. 배리어 막(140)은 도전막(142)에 포함된 금속 물질이 희생막(110)으로 확산되는 것을 방지할 수 있다. 또한, 배리어 막(140)에 의해 도전막(142) 형성을 위한 소정의 접착력이 제공될 수 있다. 배리어 막(140)은 예를 들면, 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
도전막(142)은 예를 들면, 전해도금(electroplating) 공정을 통해 형성될 수 있다. 이 경우, 예를 들면, 구리 타겟을 사용하는 스퍼터링 공정을 통해 배리어 막(140) 상에 컨포멀한 형상의 씨드(seed) 막을 형성할 수 있다. 이후, 황산구리와 같은 도금액을 사용하여 상기 씨드막을 음극(cathode), 상기 도금액을 양극(anode)로 사용하여 전류를 인가할 수 있다. 이에 따라, 전기화학 반응에 의해 상기 씨드막 상에는 구리를 포함하는 도전막(142)이 석출 또는 성장될 수 있다.
일부 실시예들에 있어서, 상기 전해 도금 공정 후, 도전막(142) 내부의 화학적 구조 안정화를 위한 어닐링(annealing) 공정이 추가로 수행될 수 있다.
일부 실시예들에 있어서, 도전막(142)은 구리, 텅스텐, 알루미늄 등과 같은 금속 타겟을 사용하는 스퍼터링 공정 또는 ALD 공정을 통해 증착될 수도 있다.
도 5를 참조하면, 도전막(142) 및 배리어막(140) 상부를 평탄화하여 도전 패턴들을 형성할 수 있다.
예시적인 실시예들에 따르면, 도전막(142) 및 배리어막(140)의 상기 상부를 희생막(110)의 상면이 노출될 때까지, 예를 들면 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 평탄화 할 수 있다. 상기 평탄화 공정에 의해 제2 식각 저지막(130) 및 버퍼막(120)이 함께 제거될 수 있다.
이에 따라, 제1 개구부(132), 제2 개구부(134) 및 제3 개구부(136) 내부에는 각각 제1 도전 패턴(150), 제2 도전 패턴(152) 및 제3 도전 패턴(154)이 형성될 수 있다.
제1 도전 패턴(150)은 제1 배리어막 패턴(140a) 및 제1 도전막 패턴(142a)을 포함하며, 제2 도전 패턴(152)은 제2 배리어막 패턴(140b) 및 제2 도전막 패턴(142b)을 포함하며, 제3 도전 패턴(154)은 제3 배리어막 패턴(140c) 및 제3 도전막 패턴(142c)을 포함할 수 있다.
제1 도전 패턴(150) 및 제3 도전 패턴(154)은 희생막(110) 및 제1 식각 저지막(107)을 관통하여 하부 콘택(105)과 접촉할 수 있다. 제2 도전 패턴(152)은 희생막(110) 상부에 매립될 수 있다.
한편, 제3 도전 패턴(154)은 비선형 측벽 프로파일을 가질 수 있다. 예를 들면, 제3 도전 패턴(154)의 하부는 비아부(via portion)(158)로 정의되며, 제3 도전 패턴(154)의 상부는 비아부(158) 보다 큰 폭을 갖는 확장부(156)로 정의될 수 있다. 예를 들면, 확장부(156)는 비아부(158)와 일체로 연결되어 연장되는 라인 형상을 가질 수 있다.
한편, 비아부(158) 및 확장부(156)의 경계에서 상기 측벽 프로파일이 비선형적으로 변화하는 단차면이 형성될 수 있다.
일부 실시예들에 있어서, 희생막(110) 상면 상에 잔류하는 금속 물질을 제거하기 위한 세정 공정을 수행할 수 있다. 또한, 제2 식각 저지막(130) 및 버퍼막(120)을 제거하기 위한 애싱 공정 등이 추가로 수행될 수도 있다.
도 6을 참조하면, 상기 도전 패턴들의 상면을 커버하는 캡핑막 패턴(160)을 형성할 수 있다.
캡핑막 패턴(160)은 제1 내지 제3 도전 패턴들(150, 152, 154)에 포함된 금속 보다 화학적으로 안정한 금속을 사용하여 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다. 예를 들면, 캡핑막 패턴(160)은 알루미늄, 코발트(Co) 또는 몰리브덴(Mo)과 같은 금속을 사용하여 형성될 수 있다. 상기 캡핑막은 상기 금속의 질화물을 포함하도록 형성될 수도 있다.
예시적인 실시예들에 따르면, 캡핑막 패턴(160) 형성을 위한 증착 공정 시, 코발트, 코발트 질화물 등과 같은 물질은 금속 물질과의 친화도에 의해 제1 내지 제3 도전 패턴들(150, 152, 154)의 상면 상에 실질적으로 자기정렬 또는 자기 조립될 수 있다. 이에 따라, 별도의 식각 공정을 수행하지 않고도 제1 내지 제3 도전 패턴들(150, 152, 154)을 커버하는 캡핑막 패턴(160)이 형성될 수도 있다.
일부 실시예들에 있어서, 캡핑막 패턴(160)은 제1 내지 제3 도전 패턴들(150, 152, 154) 각각의 상면을 전체적으로 커버하며, 희생막(110)의 상면도 일부 커버하도록 형성될 수 있다. 일부 실시예들에 있어서, 캡핑막 패턴(160)의 상면은 금속 물질의 자기 정렬 또는 자기 조립 특성에 의해, 실질적으로 곡면 또는 돔 형상을 가질 수도 있다.
일부 실시예들에 있어서, 캡핑막 패턴(160)을 형성하기 전에 도전 패턴들(150, 152, 154)의 상부를 예를 들면, 에치-백(etch-back) 공정을 통해 부분적으로 제거하여 리세스들을 형성할 수 있다. 이 경우, 캡핑막 패턴(160)은 상기 리세스들을 채우도록 형성될 수도 있다.
도 7을 참조하면, 희생막(110)의 상부를 제거하여 제1 내지 제3 도전패턴들(150, 152, 154)의 상부들을 노출시킬 수 있다.
일부 실시예들에 따르면, 희생막(110)의 상기 상부를 불산(HF) 또는 버퍼 산화물 식각액(Buffer Oxide Etchant: BOE)을 사용하는 습식 식각 공정을 통해 제거할 수 있다. 일부 실시예들에 따르면, 희생막(110)의 상기 상부를 애싱(ashing) 공정, 또는 예를 들면, CF4, CHF3, CH2F2 등과 같은 불화 탄화수소 가스 혹은 플라즈마를 사용하는 건식 식각 공정을 통해 제거할 수 있다.
상술한 바와 같이, 희생막(110)은 상기 상부 및 상기 저부에서 조성이 상이할 수 있다. 예를 들면, 희생막(110)의 상기 상부는 상기 저부보다 높은 탄소 함량을 가질 수 있다. 이 경우, 희생막(110)의 상기 상부는 상기 도전 패턴 형성을 위한 CMP 공정, 어닐링 공정, 세정 공정, 애싱 공정 등에 의해 쉽게 손상될 수 있다. 예를 들면, 상기 어닐링 공정 또는 애싱 공정에 의해 희생막(110)의 상기 상부에 형성된 탄소 성분이 실질적으로 연소되어 희생막(110) 내부의 화학 결합이 손상될 수 있다.
이에 따라, 상기 습식 식각 공정 또는 상기 건식 식각 공정을 통해 희생막(110)의 상기 상부가 선택적으로 제거될 수 있다.
상기 상부가 제거되고 잔류하는 희생막(110)의 상기 저부는 지지막(115)으로 정의될 수 있다.
일부 실시예들에 있어서, 희생막(110)의 상기 상부에 대한 식각 공정 시, 제2 도전 패턴(152)의 저면 및/또는 제3 도전 패턴(154)의 상기 단차면이 실질적으로 식각 종말점(end-point)로 제공될 수 있다. 이 경우, 제2 도전 패턴(152)은 지지막(115) 상면 상에 배치되며, 제3 도전 패턴(154)의 비아부(158)가 지지막(115) 내부에 매립될 수 있다.
이에 따라, 지지막(115)에 의해 제1 내지 제3 도전 패턴들(152, 154, 156)이 지지되어 쓰러짐, 기울어짐 현상 등이 방지될 수 있다. 제3 도전 패턴(156)의 경우, 확장부(156)의 저면이 지지막(115)의 상기 상면과 접촉함에 따라, 구조적 안정성이 강화될 수 있다.
도 8을 참조하면, 지지막(115) 상에 도전 패턴들(150, 152, 154) 및 캡핑막 패턴(160)을 덮는 층간 절연막(170)을 형성할 수 있다.
층간 절연막(170)은 저유전율을 갖는 실리콘 산화물 혹은 실록산 계열의 물질을 포함하도록 형성될 수 있다. 예를 들면, 층간 절연막(170)은 PEOX, TEOS, BTEOS, PTEOS, BPTEOS, BSG, PSG, BPSG 등과 같은 실리콘 산화물 계열 물질을 포함할 수 있다.
일부 실시예들에 있어서, 층간 절연막(170) 형성을 위한 증착 공정 시, 포로젠(porogen) 물질이 반응 가스와 함께 공급될 수 있다. 이에 따라, 층간 절연막(170)은 실리콘 원자에 산소 원자 및 탄소 원자가 망상으로 결합된 구조를 가질 수 있다.
일부 실시예들에 있어서, 층간 절연막(170)은 갭-필(gap-fill) 특성이 우수한 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition: FCVD) 공정 또는 ALD 공정을 통해 형성될 수 있다.
도 9를 참조하면, 층간 절연막(170)을 변성 처리하여 변성 층간 절연막(175)으로 변환시킬 수 있다.
예를 들면, 상기 변성 처리는 자외선 조사 혹은 플라즈마 처리를 포함할 수 있다. 이 경우, 층간 절연막(170) 내부에 결합되거나 병합된 상기 포로젠 물질이 실질적으로 제거되어 층간 절연막(170) 내부에 기공 형성이 유도될 수 있다. 이에 따라, 변성 층간 절연막(175)은 다수의 기공을 포함한 다공성(porous) 구조를 가질 수 있다. 그러므로, 층간 절연막(170)의 유전율을 더욱 낮출 수 있다.
일부 실시예들에 있어서, 도전 패턴들(150, 152, 154)이 최상층의 배선 구조물로 제공되는 경우, 추가적인 식각 공정 혹은 열처리 공정이 수행되지 않으므로, 층간 절연막(170)의 식각 손상 등을 고려하지 않을 수 있다. 따라서, 상기 변성 처리에 의해 의도적으로 최상층의 층간 절연막(170)의 구조를 변형시킴으로써 저유전율의 절연 구조를 구현할 수 있다.
도 10을 참조하면, 변성 층간 절연막(175)의 상면을 예를 들면, CMP 공정을 통해 평탄화하여 캡핑막 패턴(160)을 노출시킬 수 있다.
일부 실시예들에 있어서, 상기 평탄화 공정에 의해 변성 층간 절연막(175) 및 캡핑막 패턴(160)의 상면들이 실질적으로 동일 평면 상에서 연장될 수 있다. 일부 실시예들에 있어서, 층간 절연막(170)의 상면은 캡핑막 패턴(160)의 상면 보다 아래에 위치할 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따르면 도전 패턴들(150, 152, 154) 사이에 저유전 절연 구조를 구현하기 위해, 희생막(110)을 먼저 형성하고, 상기 도전 패턴들을 형성한 후, 손상된 희생막(110)의 상부를 제거할 수 있다. 이어서, 희생막(110)의 상기 상부가 제거된 공간에 새로운 층간 절연막을 형성함으로써, 식각 손상, 열 손상 등이 실질적으로 제거된 저유전 절연 구조를 획득할 수 있다. 또한, 희생막(110)의 상기 상부 및 저부의 조성을 조절하여 상기 상부 만을 선택적으로 제거할 수 있다. 이에 따라, 희생막(110)의 저부는 잔류시켜 도전 패턴들(150, 152, 154)의 쓰러짐, 기울어짐 등의 부작용을 억제할 수 있다.
일부 실시예들에 있어서, 도전 패턴들(150, 152, 154) 상에 추가적인 배선 구조가 형성될 수 있다. 이 경우, 도전 패턴들(150, 152, 154)은 상부 및 하부의 배선들을 전기적으로 연결시키는 인터커넥션(interconnection) 구조물로 제공될 수 있다.
일부 실시예들에 있어서, 상술한 바와 같이 도전 패턴들(150, 152, 154)은 최상층의 배선 구조물로 제공될 수도 있다.
도 11은 예시적인 실시예들에 따른 희생막 형성 시 증착 소스 주입의 프로파일을 나타내는 그래프이다.
도 11을 참조하면, 도 1에 도시된 구조물을 증착 챔버에 로딩하고, 증착 소스를 상기 증착 챔버 내에 주입하여 희생막(110)을 형성할 수 있다.
상기 증착 소스는 실리콘 소스, 반응 가스 및 탄소 소스를 포함할 수 있다. 상기 실리콘 소스는 실란(SiH4), 디실란(Si2H6), 디클로로실란(SiH2Cl2) 등과 같은 실리콘 전구체를 포함할 수 있다. 상기 반응 가스는 산소(O2), 오존(O3) 등을 포함할 수 있다. 상기 탄소 소스는 메탄(CH4), 에탄(C2H6) 등을 포함할 수 있다.
초기 단계(예를 들면, 도 11의 I 페이즈(phase)) 에서, 소량의 상기 실리콘 소스 및 상기 반응 가스가 함께 도입되면서, 제1 식각 저지막(107) 상에는 실리콘 산화막이 형성될 수 있다. 소정의 시간 이후(예를 들면, II 페이즈부터) 상기 실리콘 소스의 양을 점진적으로 증가시켜 트랜지션 막(transition layer)을 형성할 수 있다. 이후, 상기 실리콘 소스의 유량은 지속적으로 일정하게 유지될 수 있다. 상기 반응 가스는 상기 초기 단계부터 지속적으로 일정하게 공급될 수 있다.
소정의 임계 시점(Tc)에 도달하면(예를 들면, III 페이즈부터), 상기 탄소 소스의 도입이 개시될 수 있다. 이에 따라, 상기 실리콘 산화막에 탄소가 도핑되거나 실리콘 산탄화물이 생성되면서 희생막(110)이 형성될 수 있다.
일부 실시예들에 있어서, 임계 시점(Tc) 이후 상기 실리콘 소스, 상기 반응 가스 및 상기 탄소 소스는 지속적으로 일정하게 공급될 수 있다.
일부 실시예들에 있어서, 상기 탄소 소스는 상기 반응 가스와 함께 도입이 개시되면서, 점진적으로 도입 유량을 증가시킬 수도 있다. 이 경우, 희생막(110)은 상부로 갈수록 탄소 도핑 농도가 증가할 수 있다.
상술한 바와 같이, 상기 탄소 소스의 도입 시점을 조절함으로써 희생막(110)의 상부 및 저부의 조성을 조절할 수 있다. 또한, 임계 시점(Tc)을 조절하여 제거되어야 할 희생막(110)의 상기 상부의 높이를 조절할 수 있다.
도 12 내지 도 14는 일부 예시적인 실시예들에 따른 도전 구조물 형성 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 10을 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 12를 참조하면, 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 하부 절연막(103) 및 하부 콘택(105)을 덮는 제1 식각 저지막(107) 상에 희생막(110)을 형성하고, 희생막(110) 내부에 제1 내지 제3 도전 패턴들(150, 152, 154)을 형성할 수 있다. 제1 및 제3 도전 패턴들(150, 154)은 희생막(110) 및 제1 식각 저지막(107)을 관통하여 하부 콘택(105)과 접촉할 수 있다. 제2 도전 패턴(152)은 희생막(110)의 상부에 매립될 수 있다. 제3 도전 패턴(154)은 비아부(158) 및 확장부(156)를 포함할 수 있다. 이후, 제1 내지 제3 도전 패턴들(150, 152, 154) 각각의 상면을 커버하는 캡핑막 패턴(160)을 형성할 수 있다.
도 13을 참조하면, 도 7을 참조로 설명한 공정과 유사한 공정을 통해 희생막(110)의 상부를 제거하여, 제1 내지 제3 도전 패턴들(150, 152, 154)의 상부를 노출시킬 수 있다. 이에 따라, 잔류하는 희생막(110)은 지지막(117)으로 정의될 수 있다.
예시적인 실시예들에 따르면, 희생막(110)은 지지막(117)에 의해 제2 도전 패턴(152)의 저부, 및 제3 도전 패턴(154)의 비아부(158) 및 확장부(156)의 저부가 매립되도록 식각될 수 있다. 이 경우, 희생막(110)은 제2 도전 패턴(152)의 저면 및/또는 제3 도전 패턴(154)의 단차면 위치에 도달하기 전까지 식각될 수 있다. 이에 따라, 지지막(117)의 상면은 제2 도전 패턴(152)의 상기 저면 및/또는 제3 도전 패턴(154)의 상기 단차면 보다 상부에 위치할 수 있다.
이에 따라, 제2 도전 패턴(152) 및 제3 도전 패턴(154)의 확장부(156)가 지지막(117) 내부에 부분적으로 매립될 수 있다. 그러므로, 제2 도전 패턴(152) 및 제3 도전 패턴(154)의 구조적 안정성이 보다 향상될 수 있다.
도 14를 참조하면, 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 지지막(117) 상에 도전 패턴들(150, 152, 154) 및 캡핑막 패턴(160)을 커버하는 층간 절연막(172)을 형성할 수 있다.
이후, 도 9 및 도 10을 참조로 설명한 바와 같이, 층간 절연막(172)을 변성 처리를 통해 변성 층간 절연막으로 변환시키고, 상기 변성 층간 절연막 상부를 캡핑막 패턴(160)이 노출될 때까지 평탄화할 수 있다.
도 15 내지 도 21은 예시적인 실시예들에 따른 도전 구조물 형성 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 10을 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 15를 참조하면, 도 1을 참조로 설명한 바와 같이, 패시베이션 막(100) 상에 하부 절연막(103)을 형성하고, 하부 절연막(103) 및 패시베이션 막(100)을 관통하는 하부 콘택들(105)을 형성할 수 있다. 하부 절연막(103) 상에는 하부 콘택들(105)을 덮는 제1 식각 저지막(107)을 형성할 수 있다.
도 16을 참조하면, 제1 식각 저지막(107) 상에 지지막(112) 및 희생막(114)을 순차적으로 형성할 수 있다. 이후, 희생막(114) 상에 버퍼막(120) 및 제2 식각 저지막(130)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 따르면, 지지막(112)은 상술한 저유전율을 갖는 실리콘 산화물 계열 또는 실록산 계열 물질을 포함하도록 형성될 수 있다. 희생막(114)은 탄소가 도핑된 실리콘 산화물 또는 실리콘 산탄화물을 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 지지막(112) 및 희생막(114)은 예를 들면, CVD 공정 또는 ALD 공정을 위한 증착 챔버 내에서 인-시투(in-situ)로 형성될 수 있다. 예를 들면, 도 11을 참조로 설명한 바와 같이, 상기 증착 챔버 내에 실리콘 소스 및 반응 가스를 도입하여 실질적으로 실리콘 산화물을 포함하는 지지막(112)을 형성할 수 있다.
지지막(112) 형성이 완료된 시점을 임계 시점(Tc)으로 하여, 임계 시점(Tc) 이후 탄소 소스를 함께 도입할 수 있다. 이에 따라, 실질적으로 실리콘 산탄화물 또는 탄소가 도핑된 실리콘 산화물을 포함하는 희생막(114)이 형성될 수 있다.
도 17을 참조하면, 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 제1 내지 제3 개구부들(132a, 134a, 136a)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 및 제3 개구부(132a, 136a)는 제2 식각 저지막(130), 버퍼막(120), 희생막(114), 지지막(112) 및 제1 식각 저지막(107)을 관통하여 연장될 수 있다. 제1 및 제3 개구부(132a, 136a)를 통해 하부 콘택(105)의 상면이 노출될 수 있다.
제2 개구부(134a)는 제2 식각 저지막(130), 버퍼막(120) 및 희생막(114)을 관통하여 연장될 수 있다. 제2 개구부(134a)에 의해 지지막(112)의 상면이 노출될 수 있다.
제3 개구부(136a)는 비아홀(135a) 및 비아홀(135a) 상부에 형성되며 폭이 확장된 트렌치(137a)를 포함할 수 있다. 예시적인 실시예들에 있어서, 비아홀(135a) 및 트렌치(137a)의 경계가 지지막(112)의 상기 상면에 의해 정의될 수 있다.
예시적인 실시예들에 따르면, 제2 개구부(134a) 및 트렌치(137a) 형성을 위한 식각 공정시 지지막(112) 상면이 실질적으로 식각 정지면으로 제공될 수 있다. 예를 들면, 제2 개구부(134a) 및 트렌치(137a) 형성을 위해 플라즈마 식각 공정을 수행할 수 있으며, 고농도의 탄소가 함유된 희생막(114)이 상기 플라즈마 식각 공정에 의해 쉽게 손상되어 식각될 수 있다. 이에 따라, 저농도의 탄소 혹은 실질적으로 탄소가 제거된(carbon-free) 지지막(112)이 노출될 때까지 상기 식각 공정이 수행될 수 있다.
도 18을 참조하면, 도 4 및 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제1 개구부(132a), 제2 개구부(134a) 및 제3 개구부(136a) 내부에 각각 제1 도전 패턴(150), 제2 도전 패턴(152) 및 제3 도전 패턴(154)을 형성할 수 있다. 제1 도전 패턴(150)은 제1 배리어막 패턴(140a) 및 제1 도전막 패턴(142a)을 포함하며, 제2 도전 패턴(152)은 제2 배리어막 패턴(140b) 및 제2 도전막 패턴(142b)을 포함하며, 제3 도전 패턴(154)은 제3 배리어막 패턴(140c) 및 제3 도전막 패턴(142c)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 도전 패턴(150) 및 제3 도전 패턴(154)은 희생막(114), 지지막(112) 및 제1 식각 저지막(107)을 관통하여 연장되며, 하부 콘택(105)과 접촉할 수 있다. 제2 도전 패턴(152)은 희생막(114)을 관통하며, 지지막(112)의 상기 상면과 접촉할 수 있다. 예를 들면, 제2 도전 패턴(152)은 지지막(112)의 상기 상면 상에 안착되는 형상을 가질 수 있다.
제3 도전 패턴(154)은 비아부(158) 및 확장부(156)를 포함할 수 있다. 비아부(158) 및 확장부(156) 사이의 단차면이 지지막(112)의 상기 상면에 의해 정의될 수 있다.
도 19를 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 도전 패턴들(150, 152, 154) 각각의 상면을 커버하는 캡핑막 패턴(160)을 형성할 수 있다.
도 20을 참조하면, 희생막(114)을 제거하여 도전 패턴들(150, 152, 154)의 상부를 노출시킬 수 있다. 희생막(114)이 제거됨에 따라, 지지막(112)의 상기 상면도 함께 노출될 수 있다.
예를 들면, 희생막(114)은 애싱 공정, CF4, CHF3, CH2F2 등과 같은 불화 탄화수소 가스 혹은 플라즈마를 사용하는 건식 식각 공정, 또는 불산, BOE 용액 등을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 희생막(114)은 도전 패턴들(150, 152, 154) 및/또는 캡핑막 패턴(160) 형성을 위한 공정 시 손상되어 상기 식각 공정에 의해 용이하게 제거될 수 있다.
일부 실시예들에 있어서, 희생막(114)을 제거하기 전에, 희생막(114)에 대해 플라즈마 처리 공정을 더 수행할 수 있다. 예를 들면, 상기 플라즈마 처리 공정에 있어서 암모니아(NH3), 질소(N2)또는 수소(H2)와 같은 환원성 반응 가스가 사용될 수 있다.
이 경우, 희생막(114)에 포함된 탄소 성분이 환원되어 희생막(114)의 내부 구조가 손상될 수 있다. 이에 따라, 상기 식각 공정에 의해 희생막(114)이 보다 용이하게 제거될 수 있다.
도 20에 도시된 바와 같이, 제2 도전 패턴(152)의 상기 저면이 지지막(112)의 상기 상면에 의해 지지될 수 있다. 또한, 제3 도전 패턴(154)은 비아부(158)가 지지막(112) 내에 매립되어 지지될 수 있다.
도 21을 참조하면, 도 8 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 지지막(112) 상에 도전 패턴들(150, 152, 154)을 덮는 층간 절연막을 형성하고, 상기 층간 절연막을 변성 처리하여 변성 층간 절연막(175)으로 변환시킬 수 있다. 이에 따라, 도전 패턴들(150, 152, 154) 사이의 절연 구조의 유전율을 더욱 감소시킬 수 있다. 이후, 변성 층간 절연막(175)의 상부를 캡핑막 패턴(160) 상면이 노출될 때까지 평탄화할 수 있다.
도 22 내지 도 25는 일부 예시적인 실시예들에 따른 도전 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 1 내지 도 10, 또는 도 15 내지 도 21을 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 22를 참조하면, 도 15 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 제1 내지 제3 개구부들(132b, 134b, 136b)을 형성할 수 있다.
제1 개구부(132b)는 도 17에 도시된 제1 개구부(132a)와 실질적으로 동일한 형상 혹은 구조를 가질 수 있다.
제2 개구부(134b)는 제2 식각 저지막(130), 버퍼막(120) 및 희생막(114)을 관통하여 연장되며, 지지막(112)의 상부가 함께 일부 식각되어 제2 개구부(134b)는 지지막(112)의 상기 상부 내부로 연장될 수 있다.
제3 개구부(136b)는 비아홀(135b) 및 트렌치(137b)를 포함할 수 있다. 트렌치(137b)는 제2 식각 저지막(130), 버퍼막(120) 및 희생막(114)을 관통하며, 지지막(112)의 상기 상부로 확장되어 비아홀(135b)과 유체 연결될 수 있다.
상술한 바와 같이, 제2 개구부(134b) 및 트렌치(137b) 형성 시, 지지막(112)의 상기 상부를 추가적으로 식각하여, 제2 개구부(134b) 및 트렌치(137b)의 길이를 확장시킬 수 있다.
도 23을 참조하면, 도 4 및 도 5, 또는 도 18을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 제1 개구부(132b), 제2 개구부(134b) 및 제3 개구부(136b) 내부에 각각 제1 도전 패턴(151), 제2 도전 패턴(153) 및 제3 도전 패턴(155)을 형성할 수 있다.
제1 도전 패턴(151)은 제1 배리어막 패턴(141a) 및 제1 도전막 패턴(143a)을 포함하며, 제2 도전 패턴(153)은 제2 배리어막 패턴(141b) 및 제2 도전막 패턴(143b)을 포함하며, 제3 도전 패턴(155)은 제3 배리어막 패턴(141c) 및 제3 도전막 패턴(143c)을 포함할 수 있다.
제1 도전 패턴(151) 및 제3 도전 패턴(155)은 희생막(114), 지지막(112) 및 제1 식각 저지막(107)을 관통하여 연장되어 하부 콘택(105)과 접촉할 수 있다.
제2 도전 패턴(153)은 희생막(114)을 관통하여 연장되며, 지지막(112)의 상부에 삽입 혹은 부분적으로 매립될 수 있다.
제3 도전 패턴(155)은 비아부(159) 및 확장부(157)을 포함할 수 있다. 비아부(159)는 지지막(112) 내부에 매립될 수 있다. 확장부(157)는 희생막(114)을 관통하여 연장되며, 지지막(112)의 상부까지 확장되어, 비아부(159)와 일체로 연결될 수 있다.
도 24를 참조하면, 도 19 및 도 20을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 도전 패턴들(151, 153, 155)을 덮는 캡핑막 패턴(160)을 형성하고, 희생막(114)을 제거할 수 있다.
희생막(114)이 제거됨에 따라, 지지막(112)의 상면 및 도전 패턴들(151, 153, 155)의 상부가 노출될 수 있다. 제2 도전 패턴(153)의 저부 및 제3 도전 패턴(155)의 확장부(157)가 지지막(112)에 삽입됨에 따라, 제2 도전 패턴(153) 및 제3 도전 패턴(155)의 기계적 안정성이 향상될 수 있다.
도 25를 참조하면, 도 8 내지 도 10, 또는 도 21을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
이에 따라, 지지막(112) 상에 도전 패턴들(151, 153, 155)을 덮는 층간 절연막을 형성하고, 상기 층간 절연막을 변성 처리하여 변성 층간 절연막(176)으로 변환시킬 수 있다. 이에 따라, 도전 패턴들(151, 153, 155) 사이의 절연 구조의 유전율을 더욱 감소시킬 수 있다. 이후, 변성 층간 절연막(176)의 상부를 캡핑막 패턴(160) 상면이 노출될 때까지 평탄화할 수 있다.
도 26 내지 도 35는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 10, 도 12 내지 도 14, 도 15 내지 도 21, 및/또는 도 22 내지 도 25를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 26을 참조하면, 기판(200) 상에 예를 들면, 전공정(Front-end-of-line: FEOL)을 수행할 수 있다.
예시적인 실시예들에 따르면, 기판(200) 상에 게이트 구조물(210)을 형성한 후, 게이트 구조물(210)과 인접한 기판(200) 상부에 불순물 영역들(205, 207)을 형성할 수 있다.
기판(200)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 예를 들면, 제1 영역(I) 및 제2 영역(II)은 각각 엔모스(Negative Metal Oxide Semiconductor: NMOS) 영역 및 피모스(Positive Metal Oxide Semiconductor: PMOS) 영역으로 제공될 수 있다. 이 경우, 기판(200)의 제1 영역(I)에는 p형 불순물을 도핑하여 기판(200) 상부에 p형 웰(도시되지 않음)이 형성될 수 있고, 기판(200)의 제2 영역(II)에는 n형 불순물을 도핑하여 기판(200) 상부에 n형 웰(도시되지 않음)이 형성될 수 있다.
기판(200)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 사용할 수 있다. 일부 실시예들에 있어서, 기판(200)은 GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다.
얕은 트렌치 분리(Shallow Trench Isolation: STI) 공정을 통해 기판(200) 상부에 소자 분리막(202)을 형성할 수 있다. 소자 분리막(202)에 의해 기판(200)의 액티브 영역 및 필드 영역이 구분될 수 있다.
기판(200) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크막을 순차적으로 형성한 후, 사진 식각 공정을 통해 이들을 식각하여 게이트 절연막 패턴(213), 게이트 전극(215) 및 게이트 마스크(217)를 포함하는 게이트 구조물(210)을 형성할 수 있다.
상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 상기 게이트 절연막은 기판(200) 상면에 열 산화 공정을 수행하여 형성될 수도 있다. 상기 게이트 전극막은 도핑된 폴리실리콘, 금속, 금속 질화물 또는 금속 실리사이드를 포함하도록 형성될 수 있다. 상기 게이트 마스크막은 실리콘 질화물을 포함하도록 형성될 수 있다. 상기 게이트 절연막, 상기 게이트 전극막 및 상기 게이트 마스크막은 CVD 공정, PVD 공정, ALD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
게이트 구조물(210)을 이온 주입 마스크로 사용하여 불순물을 주입함으로써 게이트 구조물(210)과 인접한 제1 영역(I) 및 제2 영역(II)의 기판(200) 상부에 각각 제1 불순물 영역(205) 및 제2 불순물 영역(207)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 불순물 영역(205)은 인(P), 비소(As)와 같은 n형 불순물을 포함할 수 있으며, 제2 불순물 영역(207)은 붕소(B)와 같은 p형 불순물을 포함할 수 있다.
이 경우, 기판(200)의 제2 영역(II)을 커버하는 예를 들면, 제1 포토레지스트 마스크를 형성한 후, 제1 영역(I) 상에 상기 n형 불순물을 주입하여 제1 불순물 영역(205)을 형성할 수 있다. 이후, 상기 제1 포토레지스트 마스크는 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거할 수 있다. 이어서, 기판(200)의 제1 영역(I)을 커버하는 예를 들면, 제2 포토레지스트 마스크를 형성한 후, 제2 영역(II) 상에 상기 p형 불순물을 주입하여 제2 불순물 영역(207)을 형성할 수 있다. 상기 제2 포토레지스트 마스크는 애싱 및/또는 스트립 공정을 통해 제거할 수 있다.
이에 따라, 기판(200)의 제1 영역(I) 상에는 제1 불순물 영역(205) 및 게이트 구조물(210)에 의해 NMOS 트랜지스터가 정의될 수 있다. 또한, 기판(200)의 제2 영역(II) 상에는 제2 불순물 영역(207) 및 게이트 구조물(210)에 의해 PMOS 트랜지스터가 정의될 수 있다. 따라서, 기판(200) 상에는 씨모스(Complementary Metal Oxide Semiconductor: CMOS) 트랜지스터가 형성될 수 있다.
게이트 구조물(210)의 측벽 상에는 게이트 스페이서(219)를 더 형성할 수 있다. 예를 들면, 기판(200) 상에 게이트 구조물(210)을 덮는 스페이서막을 형성한 후, 상기 스페이서막을 이방성 식각하여 게이트 스페이서(219)를 형성할 수 있다. 상기 스페이서막은 예를 들면, 실리콘 질화물을 사용하여 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
도 27을 참조하면, 기판(200) 상에 상기 트랜지스터를 덮는 제1 하부 절연막(220)을 형성하고, 제1 하부 절연막(220)을 관통하여 불순물 영역들(205, 207)과 전기적으로 연결되는 플러그들(225)을 형성할 수 있다.
이후, 예를 들면 플러그들(225)과 전기적으로 연결되는 인터커넥션 구조물들을 형성하기 위한 후공정(Back-end-of-line: BEOL)을 수행할 수 있다.
제1 하부 절연막(220) 상에 플러그들(225)을 덮는 제2 하부 절연막(230)을 형성하고, 제2 하부 절연막(230) 내부에 플러그들(225)과 전기적으로 연결되는 하부 콘택들(240)을 형성할 수 있다. 이후, 제2 하부 절연막(230) 상에 하부 콘택들(240)을 덮는 제1 식각 저지막(250)을 형성할 수 있다.
제1 및 제2 하부 절연막들(220, 230)은 실리콘 산화물을 포함하도록 형성될 수 있다. 플러그(225) 및 하부 콘택(240)은 구리, 텅스텐 등과 같은 금속을 사용하여 형성될 수 있다. 제1 식각 저지막(250)은 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 및/또는 금속을 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 제1 하부 절연막(220) 및 제2 하부 절연막(230) 사이에 예를 들면, 실리콘 질화물을 포함하는 패시베이션막을 더 형성할 수 있다.
도 28을 참조하면, 도 16을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
이에 따라, 제1 식각 저지막(250) 상에 지지막(312), 희생막(314), 버퍼막(320) 및 제2 식각 저지막(330)을 순차적으로 형성할 수 있다.
도 29를 참조하면, 도 17을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 제2 식각 저지막(330), 버퍼막(320), 희생막(314) 및 지지막(312)을 관통하여 연장되며, 하부 콘택(240)을 노출시키는 제1 개구부(332), 제2 개구부(334) 및 제3 개구부(336)를 형성할 수 있다.
예를 들면, 제1 개구부(332) 및 제2 개구부(334)에 의해 각각 제1 불순물 영역(205) 및 제2 불순물 영역(207)과 전기적으로 연결되는 하부 콘택(240)이 노출될 수 있다.
일부 실시예들에 있어서, 제3 개구부(336)는 예를 들면, 듀얼 다마신 공정에 의해 비아홀(335) 및 트렌치(337)를 포함하도록 형성될 수 있다. 트렌치(337)는 비아홀(335) 상부에 형성되어 비아홀(335)과 유체 연결되며, 비아홀(335) 보다 확장된 너비를 가질 수 있다. 지지막(312)의 상면에 의해 비아홀(335) 및 트렌치(337)의 경계면이 정의될 수 있다.
도 30을 참조하면, 도 18 및 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제1 개구부(332), 제2 개구부(334) 및 제3 개구부(336) 내부에 각각 제1 도전 패턴(350), 제2 도전 패턴(352) 및 제3 도전 패턴(354)을 형성할 수 있다.
제1 도전 패턴(350)은 제1 배리어막 패턴(340a) 및 제1 도전막 패턴(342a)을 포함하며, 제2 도전 패턴(352)은 제2 배리어막 패턴(340b) 및 제2 도전막 패턴(342b)을 포함하며, 제3 도전 패턴(354)은 제3 배리어막 패턴(340c) 및 제3 도전막 패턴(342c)을 포함할 수 있다.
제3 도전 패턴(354) 비아홀(335) 내에 형성되는 비아부(358) 및 트렌치(337) 내에 형성되는 확장부(356)을 포함할 수 있다. 지지막(312)의 상기 상면에 의해 비아부(358) 및 확장부(356)의 경계면 또는 단차면이 정의될 수 있다.
예를 들면, 확장부(356)는 비아부(358)로부터 확장되어 연장되는 라우팅(routing) 배선으로 제공될 수 있다.
이후, 제1 도전 패턴(350), 제2 도전 패턴(352) 및 제3 도전 패턴(354)의 각 상면을 커버하는 캡핑막 패턴(360)을 형성할 수 있다.
도 31을 참조하면, 도 20을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 희생막(314)을 제거할 수 있다. 이에 따라, 제1 내지 제3 도전 패턴들(350, 352, 354)의 상부 및 지지막(312)의 상기 상면이 노출될 수 있다.
도 32를 참조하면, 도 8 내지 도 10, 또는 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 지지막(312) 상에 제1 내지 제3 도전 패턴들(350, 352, 354) 및 캡핑막 패턴(360)을 덮는 제1 층간 절연막을 형성할 수 있다. 추가적으로, 상기 제1 층간 절연막을 변성 처리하여 변성 제1 층간 절연막(375)으로 변환시킬 수 있다. 이후, 상기 변성제1 층간 절연막(375) 상부를 평탄화하여 캡핑막 패턴(360)을 노출시킬 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따르면 기판(200) 상에 형성된 상기 CMOS 트랜지스터를 포함하는 반도체 소자와 전기적으로 연결되는 도전 구조물을 형성할 수 있다. 상기 도전 구조물은 제1 내지 제3 도전 패턴들(350, 352, 354)과 이들 사이에 형성되는 절연 구조물을 포함할 수 있다. 상기 절연 구조물은 변성 제1 층간 절연막(375)과 같이 저유전율 물질을 포함하도록 형성될 수 있다. 따라서, 상기 반도체 장치의 제1 내지 제3 도전 패턴들(350, 352, 354) 사이의 기생 커패시턴스를 감소시키고, 상기 반도체 장치의 RC 딜레이 현상을 억제할 수 있다.
일부 실시예들에 있어서, 후술하는 바와 같이 상기 도전성 구조물 상에 추가적인 배선 빌드-업(build-up) 공정을 더 수행할 수 있다.
도 33을 참조하면, 변성 제1 층간 절연막(375) 상에 제3 식각 저지막(410)을 형성하고, 제3 식각 저지막(410) 상에 제2 층간 절연막(420)을 형성할 수 있다. 예를 들면, 제3 식각 저지막(410) 및 제2 층간 절연막(420)은 각각 실리콘 질화물 및 실리콘 산화물을 포함하도록 형성될 수 있다.
제3 식각 저지막(410)에 의해 상기 빌드-업 공정에 의해 변성 제1 층간 절연막(375)이 손상되는 것을 방지할 수 있다.
도 34를 참조하면, 제2 층간 절연막(420) 및 제3 식각 저지막(410)을 관통하여 제1 내지 제3 도전 패턴들(350, 352, 354)과 접촉하는 상부 콘택들을 형성할 수 있다.
예를 들면, 상기 상부 콘택들은 각각 제1 도전 패턴(350), 제2 도전 패턴(352) 및 제3 도전 패턴(354)와 접촉하는 제1 상부 콘택(430), 제2 상부 콘택(432) 및 제3 상부 콘택(434)을 포함할 수 있다. 일부 실시예들에 있어서, 제3 상부 콘택(434)은 제3 도전 패턴(354)의 확장부(356) 중 비아부(358)와 중첩되지 않는 부분과 접촉할 수 있다.
상기 상부 콘택들은 예를 들면, 구리, 텅스텐과 같은 금속을 사용하여 도금 공정 또는 스퍼터링 공정과 같은 증착 공정을 통해 형성될 수 있다.
도 35를 참조하면, 제2 층간 절연막(420) 상에 제4 식각 저지막(440) 및 제3 층간 절연막(450)을 형성할 수 있다. 이후, 제3 층간 절연막(450) 및 제4 식각 저지막(440)을 관통하여 상기 상부 콘택들과 전기적으로 연결되는 배선들을 형성할 수 있다.
예를 들면, 상기 배선들은 제1 배선(470a), 제2 배선(470b) 및 제3 배선(470c)을 포함할 수 있다. 제1 배선(470a), 제2 배선(470b) 및 제3 배선(470c)은 각각 배리어막 패턴(460a, 460b, 460c) 및 도전막 패턴(465a, 465b, 465c)이 적층된 구조로 형성될 수 있다.
일부 실시예들에 있어서, 제1 배선(470a) 및 제3 배선(470c)은 각각 제1 상부 콘택(430) 및 제3 상부 콘택(434)과 전기적으로 연결될 수 있다. 제2 배선(470b)은 제1 상부 콘택(430) 및 제2 상부 콘택(432)과 공통으로 전기적으로 연결될 수 있다. 이에 따라, 제2 배선(470b)은 제1 영역(I) 및 제2 영역(II) 사이의 전기적 신호가 전달되는 연결 배선으로 제공될 수 있다.
일부 실시예들에 있어서, 제1 배선(470a), 제2 배선(470b) 및 제3 배선(470c)은 예를 들면, 도 28 내지 도 32를 참조로 설명한 바와 같이 제1 내지 제3 도전 패턴들(350, 352, 354)의 형성을 위한 공정과 실질적으로 동일하거나 유사한 공정들을 통해 형성될 수도 있다.
전술한 예시적인 실시예들에 따르면, 희생막 제거 및 층간 절연막의 재필링(refilling) 공정을 통해 예를 들면, 유전 상수(k) 2.5 미만 또는 2.0 미만의 저유전 층간 절연막을 포함하는 도전 구조물을 형성할 수 있다. 상기 도전 구조물의 형성 방법은 나노 스케일의 너비 또는 피치의 배선을 포함하는 반도체 장치의 제조에 효과적으로 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 패시베이션 막 103: 하부 절연막
105, 240: 하부 콘택 107, 250: 제1 식각 저지막
110, 114, 314: 희생막
112, 115, 117, 312: 지지막 120, 320: 버퍼막
130, 330: 제2 식각 저지막
132, 132a, 132b, 332: 제1 개구부
134, 134a, 134b, 334: 제2 개구부
135, 135a, 135b, 335: 비아 홀
136, 136a, 136b, 336: 제3 개구부
137, 137a, 137b, 337: 트렌치 140: 배리어 막
140a, 141a, 340a: 제1 배리어막 패턴
140b, 141b, 340b: 제2 배리어막 패턴
140c, 141c, 340c: 제3 배리어막 패턴
142a, 143a, 342a: 제1 도전막 패턴
142b, 143b, 342b: 제2 도전막 패턴
142c, 143c, 342c: 제3 도전막 패턴
150, 151, 350: 제1 도전 패턴
152, 153, 352: 제2 도전 패턴 154, 155, 354: 제3 도전 패턴
156, 157, 356: 확장부 158, 159, 358: 비아부
160, 164, 360: 캡핑막 패턴 162: 캡핑막
165: 리세스 170, 172: 층간 절연막
175, 176, 375: 변성 층간 절연막
200: 기판 202: 소자 분리막
205: 제1 불순물 영역 207: 제2 불순물 영역
210: 게이트 구조물 213: 게이트 절연막 패턴
215: 게이트 전극 217: 게이트 마스크
220: 제1 하부 절연막 225: 플러그
230: 제2 하부 절연막 410: 제3 식각 저지막
420: 제2 층간 절연막 430: 제1 상부 콘택
440: 제2 상부 콘택 432: 제2 상부 콘택
434: 제3 상부 콘택 440: 제4 식각 저지막
450: 제3 층간 절연막 470a: 제1 배선
470b: 제2 배선 470c: 제3 배선
460a, 460b, 460c: 배리어막 패턴
465a, 465b, 465c: 도전막 패턴

Claims (30)

  1. 하부 콘택을 포함하는 대상체를 형성하고;
    상기 대상체 상에 저부와 상부의 막질이 상이한 무기 절연물질을 포함하는 희생막을 인-시투(in-situ) 증착 공정을 통해 형성하고;
    상기 희생막을 관통하여 연장되며 적어도 일부가 상기 하부 콘택과 전기적으로 연결되는 도전 패턴을 형성하고;
    상기 희생막의 상기 상부를 제거하여 상기 희생막의 상기 저부로부터 상기 도전 패턴을 노출시키고; 그리고
    상기 희생막의 상기 저부 상에 상기 도전 패턴을 덮는 층간 절연막을 형성하는 것을 포함하는 도전 구조물 형성 방법.
  2. 제1항에 있어서, 상기 희생막은 탄소가 도핑되거나 탄소가 결합된 실리콘 산화물 계열 물질을 사용하여 형성되며,
    상기 희생막의 상기 상부의 탄소 함량이 상기 저부의 탄소 함량보다 큰 도전 구조물 형성 방법.
  3. 제2항에 있어서, 상기 희생막의 상기 상부는 상기 저부보다 작은 막밀도로 형성되는 도전 구조물 형성 방법.
  4. 제2항에 있어서, 상기 희생막을 인-시투(in-situ) 증착 공정을 통해 형성하는 것은,
    상기 대상체를 공정 챔버 내에 로딩하고;
    상기 대상체 상에 실리콘 소스 및 반응 가스를 도입하고; 그리고
    상기 실리콘 소스 및 상기 반응 가스 도입 이후 소정의 임계 시점부터 탄소 소스를 도입하는 것을 포함하는 도전 구조물 형성 방법.
  5. 제1항에 있어서,
    상기 대상체 상에 상기 하부 콘택을 덮는 제1 식각 저지막을 형성하고; 그리고
    상기 희생막 상에 버퍼막 및 제2 식각 저지막을 형성하는 것을 더 포함하는 도전 구조물 형성 방법.
  6. 제5항에 있어서, 상기 도전 패턴을 형성하는 것은,
    상기 제2 식각 저지막, 상기 버퍼막 및 상기 희생막을 관통하는 개구부를 형성하고;
    상기 제2 식각 저지막 상에 상기 개구부를 채우는 도전막을 형성하고; 그리고
    상기 도전막의 상부, 상기 제2 식각 저지막 및 상기 버퍼막을 상기 희생막이 노출될 때까지 평탄화하는 것을 포함하는 도전 구조물 형성 방법.
  7. 제5항에 있어서, 상기 제1 식각 저지막 및 상기 제2 식각 저지막은 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 및 금속 중 적어도 하나를 사용하여 형성되며,
    상기 버퍼막은 실리콘 산질화물(SiON)을 사용하여 형성되는 도전 구조물 형성 방법.
  8. 제1항에 있어서, 상기 층간 절연막은 실리콘 산화물 계열 물질을 사용하여 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition: FCVD) 공정을 통해 형성되는 도전 구조물 형성 방법.
  9. 제1항에 있어서, 상기 층간 절연막을 변성 처리하여 변성 층간 절연막으로 변환시키는 것을 더 포함하는 도전 구조물 형성 방법.
  10. 제9항에 있어서, 상기 변성 처리는 자외선 조사 또는 플라즈마 처리를 포함하는 도전 구조물 형성 방법.
  11. 제10항에 있어서, 상기 층간 절연막 형성 시 포로젠(porogen) 물질이 첨가되며, 상기 변성 처리에 의해 상기 변성 층간 절연막은 기공성 구조를 갖는 도전 구조물 형성 방법.
  12. 제1항에 있어서, 상기 층간 절연막을 형성하기 이전에, 상기 도전 패턴 상면을 커버하는 캡핑막 패턴을 형성하는 것을 더 포함하는 도전 구조물 형성 방법.
  13. 제12항에 있어서, 상기 캡핑막 패턴은 알루미늄, 코발트 혹은 몰리브덴을 포함하는 금속, 또는 상기 금속의 질화물을 사용하여 형성되는 도전 구조물 형성 방법.
  14. 제13항에 있어서, 상기 캡핑막 패턴은 상기 도전 패턴 상에 자기 정렬 또는 자기 조립되는 도전 구조물 형성 방법.
  15. 하부 콘택을 포함하는 대상체를 형성하고;
    상기 대상체 상에 실리콘 산화물 계열 물질을 사용하여 지지막을 형성하고;
    상기 지지막 상에 실리콘 산탄화물 또는 탄소 도핑 실리콘 산화물을 사용하여 희생막을 형성하고;
    상기 희생막을 관통하여 연장되며 적어도 일부가 상기 하부 콘택과 전기적으로 연결되는 도전 패턴을 형성하고;
    상기 희생막을 제거하여 상기 지지막으로부터 상기 도전 패턴을 노출시키고; 그리고
    상기 지지막 상에 상기 도전 패턴을 덮는 층간 절연막을 형성하는 것을 포함하는 도전 구조물 형성 방법.
  16. 제15항에 있어서, 상기 지지막은 카본-프리(carbon-free) 물질을 포함하거나 혹은 상기 희생막 보다 작은 탄소 함량을 갖는 도전 구조물 형성 방법.
  17. 제15항에 있어서, 상기 도전 패턴은 상기 희생막 및 상기 지지막을 관통하여 상기 하부 콘택과 접촉하는 제1 도전 패턴, 상기 희생막에 매립된 제2 도전 패턴, 및 상기 희생막 및 상기 지지막을 관통하여 상기 하부 콘택과 접촉하며 듀얼 다마신(dual damascene) 공정을 통해 형성되는 제3 도전 패턴을 포함하는 도전 구조물 형성 방법.
  18. 제17항에 있어서, 상기 제3 도전 패턴은 상기 하부 콘택과 접촉하는 비아부 및 상기 비아부와 일체로 연결되며 상기 비아부로부터 폭이 증가된 확장부를 포함하고,
    상기 비아부 및 상기 확장부 사이에 단차면이 형성되는 도전 구조물 형성 방법.
  19. 제18항에 있어서, 상기 지지막의 상면, 상기 제2 도전 패턴의 저면 및 상기 제3 도전 패턴의 상기 단차면은 동일 평면 상에 위치하는 도전 구조물 형성 방법.
  20. 제18항에 있어서, 상기 지지막의 상면은 상기 제2 도전 패턴의 저면 및 상기 제3 도전 패턴의 상기 단차면 상부에 위치하는 도전 구조물 형성 방법.
  21. 제15항에 있어서, 상기 희생막을 제거하는 것은 불화 탄화수소를 함유하는 가스 또는 플라즈마를 사용하는 건식 식각 공정을 포함하는 도전 구조물 형성 방법.
  22. 제21항에 있어서, 상기 희생막을 제거하기 이전에, 상기 희생막을 환원성 플라즈마 처리하는 것을 더 포함하는 도전 구조물 형성 방법.
  23. 제15항에 있어서, 상기 지지막 및 상기 희생막은 동일한 증착 챔버 내에서 인-시투로 형성되는 도전 구조물 형성 방법.
  24. 기판 상에 반도체 소자를 형성하고;
    상기 기판 상에 상기 반도체 소자를 덮는 하부 절연막을 형성하고;
    상기 하부 절연막을 관통하여 상기 반도체 소자와 전기적으로 연결되는 하부 회로를 형성하고;
    상기 하부 절연막 상에 상기 하부 회로를 덮는 제1 식각 저지막을 형성하고;
    상기 제1 식각 저지막 상에 실리콘 산화물 계열 물질을 사용하여 지지막을 형성하고;
    상기 지지막 상에 실리콘 산탄화물(SiOC) 또는 탄소 도핑 실리콘 산화물을 사용하여 희생막을 형성하고;
    상기 희생막, 상기 지지막 및 상기 제1 식각 저지막을 관통하여 연장되며 상기 하부 회로와 전기적으로 연결되는 도전 패턴을 형성하고;
    상기 희생막을 제거하여 상기 지지막으로부터 상기 도전 패턴을 노출시키고; 그리고
    상기 지지막 상에 상기 도전 패턴을 덮는 제1 층간 절연막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서, 상기 제1 층간 절연막을 형성하기 이전에,
    상기 도전 패턴 상에 캡핑막 패턴을 형성하고;
    상기 제1 층간 절연막을 상기 캡핑막 패턴이 노출될 때까지 평탄화하고; 그리고
    상기 제1 층간 절연막 및 상기 캡핑막 패턴 상에 제2 식각 저지막 및 제2 층간 절연막을 순차적으로 형성하고;
    상기 제2 층간 절연막 및 제2 식각 저지막을 관통하여 상기 도전 패턴과 전기적으로 연결되는 상부 배선을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서, 복수의 상기 도전 패턴들 및 복수의 상기 상부 배선들이 형성되며,
    상기 상부 배선들 중 적어도 일부는 상기 도전 패턴들 중 분리된 도전 패턴들을 서로 전기적으로 연결시키는 반도체 장치의 제조 방법.
  27. 제26항에 있어서, 상기 도전 패턴들 중 적어도 일부는 상기 하부 회로와 접촉하는 비아부 및 상기 비아부로부터 분기되는 확장부를 포함하며,
    상기 상부 배선들 중 적어도 일부는 상기 확장부와 접촉하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서, 상기 확장부의 저면은 상기 지지막의 상면 상에 안착되는 반도체 장치의 제조 방법.
  29. 기판 상에 형성된 하부 절연막;
    상기 하부 절연막 내에 배치된 하부 회로;
    상기 하부 절연막 및 상기 하부 회로 상에 형성되며, 실리콘 계열 무기 물질을 포함하는 지지막;
    상기 지지막 상에 형성되며, 상기 지지막 보다 높은 기공률 및 낮은 막밀도를 갖는 층간 절연막;
    상기 층간 절연막 및 상기 지지막을 관통하여, 상기 하부 회로와 접촉하는 도전 패턴; 그리고
    상기 도전 패턴 상면을 커버하는 캡핑막 패턴을 포함하는 반도체 장치.
  30. 제29항에 있어서, 상기 도전 패턴 중 일부는 상기 층간 절연막을 관통하여 상기 지지막 상에 안착되는 반도체 장치.
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