WO2013105537A1 - 半導体装置、表示装置、ならびに半導体装置の製造方法 - Google Patents

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semiconductor
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insulating layer
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藤田　哲生
義仁 原
幸伸 中田
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シャープ株式会社
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Definitions

  • the present invention relates to a semiconductor device and a display device including a thin film transistor, and a method for manufacturing a semiconductor device including a thin film transistor.
  • An active matrix liquid crystal display device generally includes a substrate (hereinafter referred to as “TFT substrate”) on which a thin film transistor (hereinafter also referred to as “TFT”) is formed as a switching element for each pixel, and a counter electrode. And a counter substrate on which a color filter and the like are formed, a liquid crystal layer provided between the TFT substrate and the counter substrate, and a pair of electrodes for applying a voltage to the liquid crystal layer.
  • TFT substrate a substrate
  • TFT substrate a thin film transistor
  • the TFT substrate includes a plurality of source wirings, a plurality of gate wirings, a plurality of TFTs disposed at intersections thereof, a pixel electrode for applying a voltage to a light modulation layer such as a liquid crystal layer, and an auxiliary Capacitance wiring, auxiliary capacitance electrodes, and the like are formed.
  • terminal portions for connecting the source wiring and the gate wiring to the input terminals of the driving circuit are provided at the ends of the TFT substrate.
  • the drive circuit may be formed on the TFT substrate or may be formed on a separate substrate (circuit substrate).
  • TN Transmission Nematic
  • VA Very Alignment
  • IPS In-Plane-Switching
  • FFS Ringe Field Switching
  • the TN mode and the VA mode are longitudinal electric field mode in which an electric field is applied to liquid crystal molecules by a pair of electrodes arranged with a liquid crystal layer interposed therebetween.
  • the IPS mode or the FFS mode is a lateral electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction (lateral direction) parallel to the substrate surface.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the IPS mode liquid crystal display device among the operation modes of the lateral electric field method, a pair of comb electrodes are formed on the TFT substrate by patterning a metal film. For this reason, there exists a problem that the transmittance
  • the aperture ratio and the transmittance can be improved by making the electrodes formed on the TFT substrate transparent.
  • FFS mode liquid crystal display devices are disclosed in, for example, Patent Document 1 and Patent Document 2.
  • a common electrode and a pixel electrode are provided above the TFT via an insulating film.
  • slit-like openings are formed in electrodes (for example, pixel electrodes) located on the liquid crystal layer side.
  • an electric field expressed by electric lines of force that exit from the pixel electrode, pass through the liquid crystal layer, pass through the slit-shaped opening, and exit to the common electrode is generated.
  • This electric field has a component transverse to the liquid crystal layer. As a result, a horizontal electric field can be applied to the liquid crystal layer.
  • Patent Document 3 discloses an active matrix liquid crystal display device using an oxide semiconductor TFT as a switching element.
  • each of the two layers of electrodes is made of a transparent conductive film.
  • the aperture ratio and the transmittance is possible to increase the aperture ratio and the transmittance as compared with the TFT substrate used in the IPS mode liquid crystal display device.
  • the oxide semiconductor TFT the size of the transistor portion in the TFT substrate can be reduced, so that the transmittance can be further improved.
  • the present invention has been made in view of the above, and an object thereof is to improve the reliability of a semiconductor device such as a TFT substrate or a display device using such a semiconductor device.
  • a semiconductor device includes a substrate, a thin film transistor supported by the substrate, a gate wiring layer, a source wiring layer, and a terminal portion.
  • the gate wiring layer includes a gate wiring and a gate electrode of the thin film transistor.
  • a lower conductive layer of the terminal portion, the source wiring layer includes a source wiring, a source electrode and a drain electrode of the thin film transistor, and the thin film transistor is disposed on the gate electrode and the gate electrode.
  • a transparent connection layer, and the gate insulating layer and the second semiconductor layer are connected to each other.
  • the side surface of the gate insulating layer on the contact hole side and the side surface of the second semiconductor layer on the contact hole side are aligned, and the lower transparent connection layer is formed in the contact hole and in the contact hole.
  • the upper transparent connection layer is in contact with the lower transparent connection layer on the bottom and side walls of the contact hole.
  • a side surface of the lower transparent connection layer is aligned with a side surface of the second semiconductor layer opposite to the contact hole.
  • an end portion of the upper transparent connection layer is on the lower transparent connection layer.
  • the upper transparent connection layer covers a side surface of the second semiconductor layer opposite to the contact hole.
  • a second dielectric layer formed of the same dielectric film as the first dielectric layer is further provided between the upper transparent connection layer and the lower transparent connection layer.
  • the second dielectric layer covers a side surface of the semiconductor layer opposite to the contact hole.
  • a display device includes the above-described semiconductor device, a counter substrate disposed so as to face the semiconductor device, and a liquid crystal layer disposed between the counter substrate and the semiconductor device.
  • the second transparent conductive layer is separated for each pixel and functions as a pixel electrode.
  • the second transparent conductive layer has a plurality of slit-shaped openings in a pixel, and the first transparent conductive layer exists at least under the plurality of openings, and is a common electrode. Function as.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device including a thin film transistor and a terminal portion, and (a) a gate wiring layer including a lower conductive layer, a gate wiring, and a gate electrode on a substrate And (b) forming a gate insulating layer covering the gate wiring layer; and (c) forming an oxide semiconductor film on the gate insulating layer and patterning the oxide semiconductor film. Forming a first semiconductor layer having a portion overlapping the gate electrode and a second semiconductor layer having a first opening above the lower conductive layer; and (d) a channel region of the first semiconductor layer.
  • the step (g) includes a step of forming a transparent conductive film in the contact hole and on the second semiconductor layer, and a step of simultaneously etching the transparent conductive film and the second semiconductor layer.
  • the method further includes a step of forming a dielectric layer on a part of the lower transparent conductive layer between the step (g) and the step (f).
  • the upper transparent connection layer is formed in contact with the lower transparent conductive layer and the dielectric layer.
  • a semiconductor device is a semiconductor device including a substrate and a terminal portion supported by the substrate, and the terminal portion includes a lower conductive layer formed on the substrate, An insulating layer covering the lower conductive layer; a semiconductor layer including an oxide semiconductor formed on the insulating layer; the lower transparent connecting layer; and a transparent upper transparent connecting layer disposed on the lower transparent connecting layer;
  • the insulating layer and the semiconductor layer have a contact hole, and the side surface of the insulating layer on the contact hole side is aligned with the side surface of the semiconductor layer on the contact hole side, and the lower transparent connection
  • the layer is formed in the contact hole and on the semiconductor layer, and is in contact with the lower conductive layer in the contact hole, and the upper transparent connection layer is formed on a bottom surface and a side of the contact hole. In is in contact with the lower transparent connecting layer.
  • the oxide semiconductor includes an In—Ga—Zn—O-based semiconductor.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device including a terminal portion, and includes (A) a step of forming a lower conductive layer on a substrate, and (B) the lower conductive layer. Forming an insulating layer covering the layer; (C) forming a semiconductor layer including an oxide semiconductor having a first opening above the lower conductive layer on the insulating layer; and (D).
  • the oxide semiconductor includes an In—Ga—Zn—O-based semiconductor.
  • a TFT, a first transparent conductive layer formed on the TFT, and a second transparent conductive layer formed on the first transparent conductive layer via a dielectric layer are provided.
  • a terminal having a redundant structure is formed using the first and second transparent conductive layers. Therefore, the reliability of the terminal portion can be increased.
  • the semiconductor device having the terminal portion as described above can be efficiently manufactured without increasing the number of masks.
  • FIG. 6C is a cross-sectional view illustrating another example of the terminal portion 102.
  • A) And (b) is the top view and sectional drawing of TFT101 and contact part 105 (1) in Embodiment 1 by this invention, respectively.
  • A) And (b) is the top view and sectional drawing which show the other contact part 105 (2) in Embodiment 1 of this invention, respectively.
  • FIG. 7 is a plan view showing a part of an SG connection part forming region 103R in Embodiment 1 according to the present invention.
  • FIG. FIG. 6 is a cross-sectional view showing a part of an SG connection part forming region 103R in Embodiment 1 according to the present invention.
  • 3 is a diagram illustrating a flow of a method for manufacturing the semiconductor device 100.
  • FIG. 7A to 7C are process plan views for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • (A)-(c) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of Embodiment 1 by this invention, respectively.
  • (D) to (f) are process plan views for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • (D) to (f) are process cross-sectional views for explaining the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
  • G) And (h) is a process top view for demonstrating the manufacturing method of the semiconductor device of Embodiment 1 by this invention, respectively.
  • (G) And (h) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of Embodiment 1 by this invention, respectively.
  • (A)-(e) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of Embodiment 2 by this invention, respectively.
  • (F) to (i) are process cross-sectional views for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
  • (J) to (m) are process cross-sectional views for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
  • (N) to (p) are process cross-sectional views for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
  • (A) And (b) is the top view and sectional drawing which respectively show the terminal part 202 formed in the peripheral region of the TFT substrate of Embodiment 3 by this invention.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of Embodiment 3 by this invention, respectively.
  • (A)-(c) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device of Embodiment 4 by this invention, respectively.
  • Embodiment 1 of the semiconductor device according to the present invention is a TFT substrate used in an active matrix type liquid crystal display device.
  • a TFT substrate used for a display device in the FFS mode will be described as an example.
  • the semiconductor device of the present embodiment only needs to have a TFT and two transparent conductive layers on the substrate.
  • the liquid crystal display device in other operation modes, various display devices other than the liquid crystal display device, and electronic equipment A wide range of TFT substrates used for the above are included.
  • FIG. 1 is a diagram schematically showing an example of a planar structure of a semiconductor device (TFT substrate) 100 according to the present embodiment.
  • the semiconductor device 100 includes a display area (active area) 120 that contributes to display, and a peripheral area (frame area) 110 located outside the active area 120.
  • a plurality of gate lines G and a plurality of source lines S are formed in the display area 120, and each area surrounded by these lines is a “pixel”. As shown in the figure, the plurality of pixels are arranged in a matrix. A pixel electrode (not shown) is formed in each pixel. Although not shown, in each pixel, a thin film transistor (TFT), which is an active element, is formed near each intersection of the plurality of source lines S and the plurality of gate lines G. Each TFT is electrically connected to the pixel electrode by a contact portion. In this specification, a region in which the TFT and the contact portion are formed is referred to as a “transistor formation region 101R”. In the present embodiment, a common electrode (not shown) facing the pixel electrode via a dielectric layer (insulating layer) is provided below the pixel electrode. A common signal (COM signal) is applied to the common electrode.
  • COM signal common signal
  • a terminal portion 102 for electrically connecting the gate wiring G or the source wiring S and the external wiring is formed. Further, between each source wiring S and the terminal portion 102, an SG connecting portion (connection from the source wiring S to the gate wiring G is connected) connected to a connection wiring formed of the same conductive film as the gate wiring G. Part) 103 may be formed. In that case, the connection wiring is connected to the external wiring at the terminal portion 102.
  • a region where a plurality of terminal portions 102 are formed is referred to as a “terminal portion forming region 102R”, and a region where the SG connection portion 103 is formed is referred to as an “SG connection portion forming region 103R”.
  • the COM signal lines S COM and G COM for applying a COM signal to the common electrode and the COM-G connection for connecting the common electrode and the COM signal line G COM to the peripheral region 110 are illustrated.
  • Part (not shown), and a COM-S connection part (not shown) for connecting the common electrode and the COM signal line SCOM are formed.
  • the COM signal lines S COM and G COM are provided in a ring shape so as to surround the display area 120, but the planar shape of the COM signal lines S COM and G COM is not particularly limited.
  • the COM signal wiring S COM extending in parallel to the source wiring S is formed of the same conductive film as the source wiring S
  • the COM signal wiring G COM extending in parallel to the gate wiring G is the same as the gate wiring G. It is formed from a conductive film.
  • These COM signal lines S COM and G COM are electrically connected to each other in the vicinity of each corner of the display area 120 in the peripheral area 110, for example.
  • the conductive film for forming the COM signal wiring is not limited to the above.
  • the entire COM signal wiring may be formed of the same conductive film as the gate wiring G or the same conductive film as the source wiring S.
  • the COM-G connection part for connecting the COM signal line GCOM and the common electrode is arranged in the peripheral region 110 so as not to overlap the SG connection part 103 between the adjacent source lines S. May be.
  • a region where the COM-G connection portion is formed is referred to as a “COM-G connection portion formation region 104R”.
  • a COM-S connection part for connecting the COM signal line SCOM and the common electrode may be arranged in the peripheral region 110.
  • the counter electrode may not be a common electrode depending on the operation mode of the display device to which the semiconductor device 100 is applied.
  • the COM signal wiring and the COM-G connection portion may not be formed in the peripheral region 110.
  • the transparent conductive layer disposed opposite to the pixel electrode through the dielectric layer does not have to function as an electrode. Good.
  • 2A and 2B are a plan view and a cross-sectional view showing a terminal portion formed in the peripheral region of the TFT substrate, respectively.
  • FIG. 2B two adjacent terminals are illustrated, but the number of terminals is not particularly limited.
  • the terminal portion 102 includes a lower conductive layer 3t disposed on the substrate 1, a gate insulating layer 5 extending so as to cover the lower conductive layer 3t, and an oxide semiconductor formed on the gate insulating layer 5. And a semiconductor layer 7t.
  • a contact hole CH exposing a part of the lower conductive layer 3t (which reaches the lower conductive layer 3t) is formed.
  • the contact hole CH is constituted by the opening 5q of the gate insulating layer 5 and the opening 7q of the semiconductor layer 7t.
  • the side surface of the opening 5q of the gate insulating layer 5 (side surface on the contact hole CH side) is aligned with the side surface of the opening 7q of the semiconductor layer 7t (side surface on the contact hole CH side).
  • a lower transparent connection layer 15t is formed on the semiconductor layer 7t and in the contact hole CH.
  • the lower transparent connection layer 15t is in contact with the lower conductive layer 3t in the contact hole CH.
  • An upper transparent connection layer 19t is formed on the lower transparent connection layer 15t.
  • the upper transparent connection layer 19t is in contact with the lower transparent connection layer 15t on the bottom and side surfaces of the contact hole CH. In the terminal portion 102, electrical connection between the upper transparent connection layer 19t and the lower conductive layer 3t is ensured through the lower transparent connection layer 15t.
  • the lower conductive layer 3t is formed of the same conductive film as the gate wiring 3, for example.
  • the lower conductive layer 3t may be connected to the gate wiring 3 (gate terminal portion). Alternatively, it may be connected to the source wiring 11 via the SG connection part (source terminal part).
  • the terminal portion 102 of the present embodiment has a redundant structure including a lower transparent connection layer 15t and an upper transparent connection layer 19t. For this reason, since the increase in resistance due to the disconnection of the conductive film formed in the recess made of the gate insulating layer 5 and the semiconductor layer 7t can be suppressed, the reliability can be improved as compared with the prior art. Further, according to the present embodiment, as described later, since the semiconductor layer 7t can be used as an etching mask in the step of forming the opening 5q in the gate insulating layer 5, the manufacturing process is not complicated and the redundant structure is provided. The terminal part 102 can be manufactured.
  • the lower transparent connection layer 15t is formed from the same transparent conductive film as the common electrode
  • the upper transparent connection layer 19t is formed from the same conductive film as the pixel electrode. It is preferable to form. As described above, by using the pair of electrode layers that become the common electrode and the pixel electrode, the terminal portion 102 having a redundant structure can be formed while suppressing an increase in the number of manufacturing steps and the number of masks.
  • the semiconductor layer 7t, the upper transparent connection layer 19t, and the lower transparent connection layer 15t are preferably overlapped. That is, it is preferable that the upper transparent connection layer 19t also covers a portion of the lower transparent connection layer 15t located above the semiconductor layer 7t. Thereby, the increase in resistance due to step breakage can be more reliably suppressed.
  • the end 19e of the upper transparent connection layer 19t is on the lower transparent connection layer 15t, but the upper transparent connection layer 19t covers the entire upper surface of the lower transparent connection layer 15t. It may be covered.
  • the upper transparent connection layer 19t not only covers the entire upper surface of the lower transparent connection layer 15t, but also on the opposite side of the opening 7q of the lower transparent connection layer 15t and the semiconductor layer 7t. You may cover to the side.
  • the side surface of the semiconductor layer 7t on the opening 7q side is aligned with the side surface of the gate insulating layer 5 on the opening 5q side.
  • Such a configuration can be obtained by forming an opening 5q in the gate insulating layer 5 using the semiconductor layer 7t as an etching mask, as will be described later. Further, the side surface of the semiconductor layer 7t opposite to the opening 7q may be aligned with the side surface of the lower transparent connection layer 15t. Such a configuration can be obtained by simultaneously etching the semiconductor layer 7t and the lower transparent connection layer 15t.
  • the side surfaces of two or more different layers are aligned does not only mean that the side surfaces of these layers are flush with each other, but the side surfaces of these layers are continuously tapered. This includes the case of forming an inclined surface such as a shape. Such a configuration can be obtained by etching these layers using the same mask.
  • the semiconductor device 100 of this embodiment includes a TFT 101 for each pixel, and a contact portion 105 (1) that connects the TFT 101 and the pixel electrode.
  • the contact portion 105 (1) is also provided in the transistor formation region 101R.
  • FIGS. 3A and 3B are a plan view and a cross-sectional view, respectively, of the TFT 101 and the contact portion 105 (1) in the present embodiment.
  • a surface (tapered portion or the like) inclined with respect to the substrate 1 is indicated by a step-like line, but in reality, it is a smooth inclined surface. The same applies to other sectional views of the present application.
  • the semiconductor device 100 of this embodiment has a TFT 101 for each pixel and a contact portion 105 (1) for connecting the TFT 101 and the pixel electrode.
  • the contact portion 105 (1) is also provided in the transistor formation region 101R.
  • the TFT 101, the insulating layer 14 covering the TFT 101, the drain connected transparent conductive layer 15a disposed above the insulating layer 14 and not electrically connected to the first transparent conductive layer 15, and the first A second transparent conductive layer 19 a is formed on the transparent conductive layer 15 via a dielectric layer (insulating layer) 17. Further, the drain electrode 11d of the TFT 101 and the second transparent conductive layer 19a are electrically connected in the first contact hole CH1 formed in the interlayer insulating layer 14 and the dielectric layer 17.
  • the insulating layer 14 formed between the first transparent conductive layer 15 and the TFT 101 is referred to as an “interlayer insulating layer”, and is formed between the first transparent conductive layer 15 and the second transparent conductive layer 19a.
  • An insulating layer that forms a capacitance with the conductive layers 15 and 19a is referred to as a “dielectric layer”.
  • the interlayer insulating layer 14 in this embodiment includes a first insulating layer 12 formed in contact with the drain electrode 11d of the TFT 101 and a second insulating layer 13 formed thereon.
  • the TFT 101 includes a gate electrode 3a, a gate insulating layer 5 formed on the gate electrode 3a, a semiconductor layer 7a formed on the gate insulating layer 5, and a source electrode formed in contact with the semiconductor layer 7a. 11s and a drain electrode 11d.
  • a gate electrode 3a When viewed from the normal direction of the substrate 1, at least a portion that becomes a channel region in the semiconductor layer 7 a is disposed so as to overlap the gate electrode 3 a with the gate insulating layer 5 interposed therebetween.
  • a protective layer 9 is formed so as to cover at least a region to be a channel region in the semiconductor layer 7a.
  • the source and drain electrodes 11 s and 11 d may be in contact with the semiconductor layer 7 a in the opening provided in the protective layer 9.
  • the gate electrode 3 a is formed integrally with the gate wiring 3 using the same conductive film as the gate wiring 3.
  • the gate wiring layer includes the gate wiring 3 and the gate electrode 3a.
  • the gate wiring 3 includes a portion that functions as the gate of the TFT 101, and this portion becomes the gate electrode 3a described above.
  • a pattern in which the gate electrode 3a and the gate wiring 3 are integrally formed may be referred to as “gate wiring 3”.
  • the gate wiring 3 When the gate wiring 3 is viewed from the normal direction of the substrate 1, the gate wiring 3 has a portion extending in a predetermined direction and an extending portion extending from the portion in a direction different from the predetermined direction. The portion may function as the gate electrode 3a.
  • the gate wiring 3 when viewed from the normal direction of the substrate 1, the gate wiring 3 has a plurality of straight portions extending in a predetermined direction with a constant width, and a part of each straight portion overlaps the channel region of the TFT 101. It may function as the gate electrode 3a.
  • the source electrode 11 s and the drain electrode 11 d are formed of the same conductive film as the source wiring 11.
  • the source wiring layer includes the source wiring 11, the source electrode 11s, and the drain electrode 11d.
  • the source electrode 11 s is electrically connected to the source wiring 11.
  • the source wiring 11 may have a portion extending in a predetermined direction and an extending portion extending from the portion in a direction different from the predetermined direction, and the extending portion may function as the source electrode 11s.
  • the interlayer insulating layer 14 and the dielectric layer 17 have a first contact hole CH1 reaching the surface of the drain electrode 11d of the TFT 101 (exposing the drain electrode 11d).
  • the drain electrode 11d of the TFT 101 and the second transparent conductive layer 19a are electrically connected.
  • a part of the surface of the drain electrode 11d is in contact with the drain connection transparent conductive layer 15a, and the other part is in contact with the second transparent conductive layer 19a.
  • the second transparent conductive layer 19a and the drain electrode 11d may be connected via a drain connection transparent conductive layer 15a.
  • a portion where the drain electrode 11d of the TFT 101 is in contact with the transparent conductive layer (in this example, the drain connection transparent conductive layer 15a and the second transparent conductive layer 19a) formed thereabove is referred to as a “contact portion”.
  • the gate insulating layer 5 may have a stacked structure of a first gate insulating layer 5A and a second gate insulating layer 5B formed thereon.
  • the first insulating layer 12 located on the TFT 101 side in the interlayer insulating layer 14 is, for example, an inorganic insulating layer, and is formed in contact with a part of the drain electrode 11d.
  • the first insulating layer 12 functions as a passivation layer.
  • the second insulating layer 13 formed on the first insulating layer 12 may be an organic insulating film.
  • the interlayer insulating layer 14 has a two-layer structure, but may have a single-layer structure including only the first insulating layer 12 or may have a stacked structure of three or more layers.
  • the first transparent conductive layer 15 functions as a common electrode, for example.
  • the first transparent conductive layer 15 has an opening 15p.
  • the drain connection transparent conductive layer 15 a is formed of the same conductive film as the first transparent conductive layer 15, but is not electrically connected to the first transparent conductive layer 15.
  • the second transparent conductive layer 19a functions as a pixel electrode, for example.
  • the second transparent conductive layer 19a is separated for each pixel. Moreover, it has a plurality of slit-shaped openings.
  • the second transparent conductive layer 19 a When viewed from the normal direction of the substrate 1, at least a part of the second transparent conductive layer 19 a is disposed so as to overlap the first transparent conductive layer 15 with the dielectric layer 17 interposed therebetween. For this reason, a capacitance is formed in the overlapping portion of these conductive layers 15 and 19a. This capacity can function as an auxiliary capacity in the display device.
  • the contact portion 105 (1) When viewed from the normal direction of the substrate 1, at least a part of the contact portion 105 (1) is arranged so as to overlap with the gate wiring layer (here, the gate wiring 3 or the gate electrode 3a).
  • the first contact hole CH ⁇ b> 1 is configured by openings of the first transparent conductive layer 15, the dielectric layer 17, the second insulating layer 13, and the first insulating layer 12.
  • FIG. 3A examples of the outlines of the openings of the first transparent conductive layer 15, the dielectric layer 17, the second insulating layer 13, and the first insulating layer 12 are shown by lines 15p, 17p, 13p, and 12p, respectively. Show.
  • the opening is formed.
  • the contour at the depth at which the portion is the smallest is defined as “the contour of the opening”. Therefore, in FIG. 3A, for example, the outline of the opening 13p of the second insulating layer 13 is the outline at the bottom surface of the second insulating layer 13 (the interface between the second insulating layer 13 and the first insulating layer 12). .
  • the openings 17p and 13p are both disposed inside the opening 15p of the first transparent conductive layer 15. Therefore, the first transparent conductive layer 15 is not exposed on the side wall of the first contact hole CH1.
  • the opening 12 p of the first insulating layer 12 may be aligned with the opening 13 p of the second insulating layer 13.
  • the opening 17p and the opening 13p are arranged so that at least a part thereof overlaps. A portion where these openings 17p and 13p overlap corresponds to the opening 12p of the first insulating layer 12 in contact with the drain electrode 11d.
  • the openings 17p and 13p are arranged so that at least a part of the opening 13p of the second insulating layer 13 is located inside the outline of the opening 17p of the dielectric layer 17.
  • the entire opening 13p of the second insulating layer 13 is disposed inside the outline of the opening 17p of the dielectric layer 17.
  • a drain-connected transparent conductive layer 15a that is electrically separated from the first transparent conductive layer 15 is formed in the opening 15p.
  • the drain connection transparent conductive layer 15a covers part of the side surface of the opening 13p, part of the side surface of the opening 12p, and part of the surface of the drain electrode 11d exposed by these openings.
  • the second transparent conductive layer 19a includes a drain connection transparent conductive layer 15a, a portion of the surface of the drain electrode 11d and the side of the openings 12p and 13p that are not covered with the drain connection transparent conductive layer 15a, and The side surface of the opening 17p of the dielectric layer 17 is covered.
  • the first contact hole CH1 is formed by etching the dielectric layer 17, etching the first insulating layer 12, and patterning the second insulating layer 13.
  • the first insulating layer 12 is formed using the second insulating layer 13 as an etching mask. Etching is performed.
  • the side surface of the first insulating layer 12 on the opening 12p side is aligned with a part of the side surface of the second insulating layer 13 on the opening 13p side (in the first contact hole CH1 shown in FIG. 3B). .
  • the side surfaces of two or more different layers are aligned does not only mean that the side surfaces of these layers are flush with each other, but the side surfaces of these layers are continuously tapered. This includes the case of forming an inclined surface such as a shape. Such a configuration can be obtained by etching these layers using the same mask.
  • Such a contact portion 105 (1) is formed by the following method, for example. First, the TFT 101 is formed on the substrate 1. Next, a first insulating layer 12 in contact with at least the drain electrode 11 d of the TFT 101 is formed so as to cover the TFT 101. Next, the second insulating layer 13 having the opening 13 p is formed on the first insulating layer 12. Thereafter, using the second insulating layer 13 as a mask, the first insulating layer 12 is etched to provide an opening 12p. By etching the first insulating layer 12, the surface of the drain electrode 11d is exposed.
  • a first transparent conductive layer 15 having an opening 15p and a drain connection transparent conductive layer 15a are formed on the inner side of the opening 15p on the second insulating layer 13.
  • the drain connection transparent conductive layer 15a is in contact with a part of the surface of the drain electrode 11d in the opening 12p, and the other part of the surface of the drain electrode 11d is exposed.
  • a dielectric layer 17 having an opening 17 p is formed on the first transparent conductive layer 15.
  • the openings 12p, 13p, and 17p constitute the first contact hole CH1.
  • the second transparent conductive layer 19a is formed on the dielectric layer 17 and in the first contact hole CH1 so as to be in contact with other portions of the surface of the drain electrode 11d.
  • the drain electrode 11d and the second transparent conductive layer 19a may not be in direct contact with each other in the first contact hole CH1.
  • FIGS. 4A and 4B are a cross-sectional view and a plan view illustrating another TFT and contact portion in this embodiment.
  • FIG. 4B shows a cross section taken along the line A-A ′ of FIG.
  • Constituent elements common to the TFT 101 and the contact portion 105 (1) shown in FIG. 3 are denoted by the same reference numerals to avoid duplication of description.
  • the drain electrode 11d in the first contact hole CH1, the drain electrode 11d is in contact with only the drain connection transparent conductive layer 15a and is not in contact with the second transparent conductive layer 19a. That is, the drain electrode 11d is electrically connected to the second transparent conductive layer 19a through the drain connection transparent conductive layer 15a.
  • the contact portion 105 (2) is a portion where the drain electrode 11d and the drain connection transparent conductive layer 15a are in contact with each other.
  • the contact portion 105 (2) is disposed so as to overlap with the gate wiring layer (here, the gate wiring 3 or the gate electrode 3 a) when viewed from the normal direction of the substrate 1.
  • the opening 17p of the dielectric layer 17 and the openings 12p, 13p of the interlayer insulating layer 14 are arranged so as to partially overlap. Therefore, the dielectric layer 17 is formed on the side surface on the opening side of the interlayer insulating layer 14 so as to cover a part of the drain connection transparent conductive layer 15a.
  • a second transparent conductive layer 19a is formed so as to cover the dielectric layer 17 and a portion of the drain connection transparent conductive layer 15a that is not covered with the dielectric layer 17.
  • the contact part 105 (2) can be formed as follows, for example. First, the first insulating layer 12 is etched using the second insulating layer 13 as a mask in the same manner as the method for forming the contact portion 105 (1) described above, so that the opening 12p exposing the surface of the drain electrode 11d is formed. Provide. Thereafter, a first transparent conductive layer 15 having an opening 15p and a drain connection transparent conductive layer 15a are formed on the inner side of the opening 15p on the second insulating layer 13. At this time, the drain-connected transparent conductive layer 15a is disposed in contact with the entire surface of the drain electrode 11d in the opening 12p. Thereafter, a dielectric layer 17 having an opening 17 p is formed on the first transparent conductive layer 15.
  • the openings 12p, 13p, and 17p constitute the first contact hole CH1. Since a part of the outline of the opening 17p is located inside the outline of the opening 13p, the dielectric layer 17 covers a part of the side of the openings 12p and 13p (the left side in FIG. 4). It is formed. Next, the second transparent conductive layer 19a is formed on the dielectric layer 17 and in the first contact hole CH1 so as to be in contact with the drain-connected transparent conductive layer 15a.
  • 5A and 5B are a plan view and a cross-sectional view illustrating still another contact portion 105 (3) in the present embodiment, respectively.
  • the contact portion 105 (3) is formed of the same conductive film as the gate wiring 3 and is disposed on the lower conductive layer 3 c that is electrically separated from the gate wiring 3.
  • the lower conductive layer 3c may be an auxiliary capacitance wiring, for example.
  • An upper conductive layer 11c is formed on the lower conductive layer 3c with a gate insulating layer 5 interposed therebetween.
  • the upper conductive layer 11c is formed of the same conductive film as the source wiring 11 and is electrically connected to the drain electrode 11d.
  • the upper conductive layer 11c may be formed integrally with the drain electrode 11d.
  • an interlayer insulating layer 14 having an opening 14p exposing the upper conductive layer 11c is formed.
  • a drain connection transparent conductive layer 15a, a dielectric layer 17 and a second transparent conductive layer 19a are formed in this order.
  • An opening 17p is formed in the dielectric layer 17.
  • the opening 17p is disposed inside the outline of the opening 14p.
  • the second transparent conductive layer 19a is in contact with the drain connection transparent conductive layer 15a in the opening 17p formed in the dielectric layer 17.
  • the second transparent conductive layer 19a which is a pixel electrode, is electrically connected to the upper conductive layer 11c via the drain connection transparent conductive layer 15a.
  • the contact portion 105 (3) also functions as an auxiliary capacitor having the lower conductive layer 3c as a lower electrode and the upper conductive layer 11c as an upper electrode.
  • contact portion 105 Since the contact portions 105 (1) to 105 (3) (hereinafter simply referred to as “contact portion 105”) in the present embodiment have the above-described configuration, the following advantages can be obtained according to the present embodiment. .
  • the drain electrode 11d and the second transparent conductive layer 19a can be electrically connected in one first contact hole CH1, thereby reducing the area required for the contact hole. it can.
  • the drain connection transparent conductive layer 15a is provided so as to cover only a part of the side surface of the first contact hole CH1, so that the two transparent conductive layers are formed in the entire contact hole.
  • the layout can be more efficient than the configuration in which the layers are arranged, and the first contact hole CH1 and the contact portion 105 can be reduced. Therefore, a higher definition TFT substrate can be realized. Furthermore, since the redundant structure of the second transparent conductive layer 19a and the drain electrode 11d is partially formed in the first contact hole CH1, the reliability of the contact portion 105 can be improved.
  • the formation of the dielectric layer 17 can be performed with the drain-connected transparent conductive layer 15a covering the entire exposed surface of the drain electrode 11d. For this reason, the process damage which arises on the surface of the drain electrode 11d can be reduced more effectively.
  • the contact portion 105 in contact with the second transparent conductive layer 19a is preferably disposed so as to overlap the gate wiring layer (the gate wiring 3 and the lower conductive layer 3c). Thereby, it is possible to suppress a decrease in the aperture ratio due to the contact portion 105 as compared with the conventional case, and a high transmittance can be realized.
  • the contact portion 105 overlaps the gate wiring 3 or the gate electrode 3a as in the contact portions 105 (1) and 105 (2), a higher definition TFT substrate can be obtained. More preferably, the entire contact portion 105 is disposed so as to overlap the gate wiring 3 or the gate electrode 3a.
  • the entire contact portion 105 is disposed so as to overlap the gate wiring 3 without increasing the width of the gate wiring 3. It is possible. Thereby, the transmittance can be increased more effectively, and further high definition can be achieved.
  • each electrode pattern may be set so that the distance between the edge of the gate electrode 3a and the edge of the drain electrode 11d is 2 ⁇ m or more. Thereby, the fall of the transmittance
  • the auxiliary capacitance wiring may be provided and the auxiliary capacitance may be formed thereon, but the auxiliary capacitance wiring itself may not be provided.
  • a capacitor can be formed by disposing at least a part of the second transparent conductive layer 19 a so as to overlap the first transparent conductive layer 15 with the dielectric layer 17 interposed therebetween. This capacity can function as an auxiliary capacity.
  • the semiconductor layer 7a used as the active layer of the TFT 101 is not particularly limited, but is, for example, an oxide semiconductor layer.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (hereinafter abbreviated as “IGZO-based semiconductor”).
  • IGZO-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • IGZO-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • In: Ga: Zn 2: 2: 1
  • In: Ga: Zn 1: 1: 1: 2: 2: 1
  • the IGZO semiconductor may be amorphous or crystalline.
  • a crystalline IGZO-based semiconductor having a c-axis oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an IGZO-based semiconductor is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475.
  • the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference. Since the oxide semiconductor has higher mobility than the amorphous silicon semiconductor, the size of the TFT 101 can be reduced. In addition to this, the application of the oxide semiconductor TFT to the semiconductor device of this embodiment has the following advantages.
  • the aperture ratio of the pixel it is preferable to increase the aperture ratio of the pixel by arranging the contact portion 105 so as to overlap the gate wiring 3.
  • Cgd becomes larger than before.
  • the ratio of Cgd to pixel capacity: Cgd / [Cgd + (C LC + C CS )] is designed to be less than a predetermined value, so that the pixel capacity (C LC + C CS ) is increased by the amount of Cgd. Need to be increased.
  • the amorphous silicon TFT cannot be written at the conventional frame frequency.
  • the configuration in which the contact portion is overlapped with the gate wiring is not practical because it cannot be compatible with other characteristics required for the display device. Did not adopt the correct configuration.
  • the present embodiment it is possible to increase the C CS using an auxiliary capacitor constituted by the first and second transparent conductive layer 15,19a and the dielectric layer 17 described above. Since the conductive layers 15 and 19a are both transparent, the transmittance does not decrease even when such an auxiliary capacitor is formed. Therefore, since the pixel capacity can be increased, the ratio of Cgd to the pixel capacity can be sufficiently reduced. Furthermore, when an oxide semiconductor TFT is applied to the embodiment, even when the pixel capacitance is increased, the oxide semiconductor has high mobility, and thus writing can be performed at a frame frequency equivalent to that of the conventional one. Therefore, the aperture ratio can be increased by an amount corresponding to the area of the contact portion 105 while maintaining the writing speed and keeping Cgd / [Cgd + (C LC + C CS )] sufficiently small.
  • the second transparent conductive layer 19a is separated for each pixel and functions as a pixel electrode.
  • Each second transparent conductive layer 19a pixel electrode
  • the first transparent conductive layer 15 is disposed at least under the slit-shaped opening of the pixel electrode, it functions as a counter electrode of the pixel electrode and can apply a lateral electric field to the liquid crystal molecules.
  • the first transparent conductive layer 15 is formed in each pixel so as to occupy substantially the entire region where the metal film such as the gate wiring 3 and the source wiring 11 is not formed (region transmitting light). .
  • the first transparent conductive layer 15 occupies substantially the entire pixel (other than the opening 15p for forming the contact portion 105). Thereby, since the area of the part which overlaps with the 2nd transparent conductive layer 19a among the 1st transparent conductive layers 15 can be enlarged, the area of an auxiliary capacity can be increased. In addition, when the first transparent conductive layer 15 occupies substantially the entire pixel, an electric field from an electrode (or wiring) formed below the first transparent conductive layer 15 is shielded by the first transparent conductive layer 15. The advantage that it can be obtained.
  • the occupied area of the first transparent conductive layer 15 with respect to the pixels is preferably 80% or more, for example.
  • the semiconductor device 100 of the present embodiment can also be applied to a display device in an operation mode other than the FFS mode.
  • a display device in an operation mode other than the FFS mode.
  • it is applied to a vertical electric field drive type display device such as a VA mode
  • the second transparent conductive layer 19a functions as a pixel electrode
  • a transparent auxiliary capacitor is formed in the pixel.
  • the dielectric layer 17 and the first transparent conductive layer 15 may be formed.
  • ⁇ SG connection part formation region 103R> 6A and 6B are a plan view and a cross-sectional view, respectively, showing a part of the SG connection portion forming region 103R in the present embodiment.
  • each SG connection portion 103 formed in the SG connection portion formation region 103R a lower conductive layer 3sg formed of the same conductive film as the gate wiring 3 and an upper portion formed of the same conductive film as the source wiring 11
  • the conductive layer 11sg is connected to the lower transparent conductive layer 15sg.
  • the SG connecting portion 103 includes a first connecting portion 103A that connects the lower conductive layer 3sg and the lower transparent conductive layer 15sg, and a second connection that connects the upper conductive layer 11sg and the lower transparent conductive layer 15sg. And a connecting portion 103B.
  • the lower transparent conductive layer 15 sg is formed of, for example, the same conductive film as the first transparent conductive layer 15.
  • the 103 A of 1st connection parts are the lower conductive layer 3sg, the gate insulating layer 5, the protective layer 9, and the interlayer insulating layer 14 extended so that the lower conductive layer 3sg might be covered, the gate insulating layer 5, the protective layer 9, and the interlayer A lower transparent conductive layer 15sg in contact with the lower conductive layer 3sg in the opening 14rA formed in the insulating layer 14 and an upper transparent conductive layer 19sg formed on the lower transparent conductive layer 15sg in the opening 14rA.
  • the upper transparent conductive layer 19sg is formed of the same conductive film as the second transparent conductive layer (pixel electrode) 19a, for example.
  • the second connection portion 103B is formed in the upper conductive layer 11sg formed on the gate insulating layer 5, the interlayer insulating layer 14 extending so as to cover the upper conductive layer 11sg, and the interlayer insulating layer 14 A lower transparent conductive layer 15sg in contact with the upper conductive layer 11sg in the opening 14rB and an upper transparent conductive layer 19sg formed on the lower transparent conductive layer 15sg in the opening 14rB are provided.
  • one opening including the openings 14rA and 14rB of the first and second connection portions 103A and 103B is formed, but these openings 14rA and 14rB are two openings separated from each other. May be.
  • the lower transparent conductive layer 15sg and the upper transparent conductive layer 19sg are stacked in the openings 14rA and 14rB to form a redundant structure. Thereby, the reliability of the SG connection unit 103 can be improved.
  • the upper conductive layer 11 sg is connected to the source wiring 11, and the lower conductive layer 3 sg is connected to the lower conductive layer 3 t of the terminal portion (source terminal portion) 102.
  • the source wiring 11 can be connected to the terminal portion 102 via the SG connecting portion 103.
  • FIG. 7 is a diagram illustrating a liquid crystal display device 1000 of this embodiment.
  • the liquid crystal display device 1000 includes a liquid crystal layer 930, a TFT substrate 100 (corresponding to the semiconductor device 100 of the first embodiment) and the counter substrate 900 facing each other with the liquid crystal layer 930 interposed therebetween, And polarizing plates 910 and 920 disposed on the outer sides of the counter substrate 900 and a backlight unit 940 that emits display light toward the TFT substrate 100.
  • a scanning line driving circuit for driving a plurality of scanning lines (gate bus lines) and a signal line driving circuit for driving a plurality of signal lines (data bus lines) are arranged.
  • the scanning line driving circuit and the signal line driving circuit are connected to a control circuit arranged outside the TFT substrate 100.
  • a scanning signal for switching on / off of the TFT is supplied from the scanning line driving circuit to the plurality of scanning lines, and the display signal (from the signal line driving circuit to the second transparent conductive layer 19a which is a pixel electrode). Applied voltage) is supplied to a plurality of signal lines.
  • the COM signal is supplied to the first transparent conductive layer 15 that is the common electrode via the COM signal wiring.
  • the counter substrate 900 includes a color filter.
  • the color filter includes an R (red) filter, a G (green) filter, and a B (blue) filter, which are arranged corresponding to the pixels.
  • the liquid crystal molecules of the liquid crystal layer are changed for each pixel according to the potential difference applied between the first transparent conductive layer 15 that is the common electrode of the TFT substrate 100 and the second transparent conductive layer 19a that is the pixel electrode.
  • the display is made.
  • a method for simultaneously forming the film on the substrate 1 will be described.
  • the manufacturing method of this embodiment is not limited to the example demonstrated below.
  • the configurations of the TFT 101, the contact portion 105, the terminal portion 102, and the SG connection portion 103 can be changed as appropriate.
  • FIG. 8 is a diagram showing a flow of a manufacturing method of the semiconductor device 100 of the present embodiment.
  • masks are used in STEPs 1 to 8, respectively, and a total of eight masks are used.
  • FIGS. 9A to 11A are plan views showing steps of forming the TFT 101, the contact portion 105, the SG connection portion 103, and the terminal portion 102 on the same substrate, respectively.
  • FIGS. 9B to 11B are cross-sectional views corresponding to (a) to (h) of FIGS. 9A to 11A, respectively.
  • FIG. 9A (a), FIG. 9B (a) Gate wiring formation process
  • a gate wiring metal film thickness: for example, 50 nm to 500 nm
  • the metal film for gate wiring is formed on the substrate 1 by sputtering or the like.
  • a gate wiring layer is formed by patterning the metal film for gate wiring.
  • the gate electrode 3a and the lower conductive layer 3c of the TFT 101 are integrated with the gate wiring 3 by patterning the metal film for the gate wiring.
  • the lower conductive layer 3t of the terminal portion 102 is formed in the terminal portion formation region 102R
  • the lower conductive layer 3sg of the SG connection portion 103 is formed in the SG connection portion formation region 103R.
  • the substrate for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the material for the metal film for gate wiring is not particularly limited.
  • a film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a laminated film made of Cu (copper) / Ti (titanium) is used.
  • the thickness of the upper Cu layer is, for example, 300 nm, and the thickness of the lower Ti layer is, for example, 30 nm.
  • the patterning is performed by forming a resist mask (not shown) by a known photolithography method and then removing a portion of the gate wiring metal film not covered with the resist mask. After patterning, the resist mask is removed.
  • STEP 2 Gate insulating layer / semiconductor layer forming step (FIGS. 9A (b) and 9B (b))
  • the gate insulating layer 5 is formed on the substrate 1 so as to cover the gate electrode 3a, the lower conductive layer 3c, the lower conductive layers 3t, and 3sg. To do.
  • a semiconductor film is formed on the gate insulating layer 5 and patterned.
  • the semiconductor layer 7a is formed in the transistor formation region 101R, and the semiconductor layer 7t is formed in the terminal portion formation region 102R.
  • the semiconductor layer 7a is arranged so that at least a part thereof overlaps with the gate electrode 3a.
  • the semiconductor layer 7t has an opening 7q on the lower conductive layer 3t.
  • the opening 7q of the semiconductor layer 7t is preferably located inside the contour of the lower conductive layer 3t.
  • the semiconductor film may be removed in the SG connecting portion forming region 103R.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the gate insulating layer 5 may be a single layer or may have a laminated structure. For example, a silicon nitride layer, a silicon nitride oxide layer, or the like is formed on the substrate side (lower layer) to prevent diffusion of impurities and the like from the substrate 1, and the insulating layer is secured on the upper layer (upper layer).
  • a silicon oxide layer, a silicon oxynitride layer, or the like may be formed.
  • the gate insulating layer 5 having a two-layer structure is formed.
  • the lower layer of the gate insulating layer 5 may be a SiNx film having a thickness of 300 nm, for example, and the upper layer may be a SiO 2 film having a thickness of 50 nm, for example.
  • These insulating layers are formed using, for example, a CVD method.
  • the uppermost layer of the gate insulating layer 5 is a layer containing oxygen (for example, an oxide layer such as SiO 2 is preferable. Accordingly, when oxygen vacancies are generated in the oxide semiconductor layer, the oxygen vacancies can be recovered by oxygen contained in the oxide layer, so that oxygen vacancies in the oxide semiconductor layer can be effectively reduced.
  • an oxide semiconductor layer is formed as the semiconductor layer 7a.
  • an oxide semiconductor film (not shown) having a thickness of 30 nm to 200 nm is formed on the gate insulating layer 5 by sputtering.
  • the oxide semiconductor film is, for example, an In—Ga—Zn—O-based amorphous oxide semiconductor film (IGZO-based semiconductor film) containing In, Ga, and Zn at a ratio of 1: 1: 1.
  • IGZO-based semiconductor film with a thickness of, for example, 50 nm is formed as the oxide semiconductor film.
  • the oxide semiconductor film is patterned by photolithography to obtain the semiconductor layer 7a.
  • the semiconductor layer 7a is disposed so as to overlap the gate electrode 3a with the gate insulating layer 5 interposed therebetween.
  • the ratios of In, G, and Zn in the IGZO-based semiconductor film are not limited to the above, and can be selected as appropriate.
  • the semiconductor layer 7a may be formed using another oxide semiconductor film instead of the IGZO-based semiconductor film.
  • Other oxide semiconductor films include InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg x Zn 1-x O), cadmium zinc oxide (Cd x Zn 1-x O), cadmium oxide (CdO), and the like. Also good.
  • STEP 3 Etching process of protective layer and gate insulating layer (FIGS. 9A (c) and 9B (c))
  • a protective layer (thickness: 30 nm or more and 200 nm or less) 9 is formed on the semiconductor layers 7 a and 7 t and the gate insulating layer 5.
  • the protective layer 9 is etched using a resist mask (not shown).
  • the etching conditions are selected according to the material of each layer so that the protective layer 9 is etched and the semiconductor layers 7a and 7t and the gate insulating layer 5 are not etched.
  • the etching conditions here include the type of etching gas, the temperature of the substrate 1, the degree of vacuum in the chamber, and the like when dry etching is used. When wet etching is used, the type of etching solution, etching time, and the like are included.
  • the opening 9p that exposes both sides of the region to be the channel region of the semiconductor layer 7a in the protective layer 9 is provided in the transistor formation region 101R. Is formed.
  • the semiconductor layer 7a functions as an etch stopper.
  • the protective layer 9 may be patterned so as to cover at least a region to be a channel region. A portion of the protective layer 9 located on the channel region functions as a channel protective film. For example, in the subsequent source / drain separation step, etching damage generated in the semiconductor layer 7a can be reduced, so that deterioration of TFT characteristics can be suppressed.
  • the protective layer 9 is formed so as to cover the upper surface of the semiconductor layer 7t.
  • the protective layer 9 has an opening 9q located on the lower conductive layer 3c. 9A (c) and 9B (c), the side surface of the opening 9q of the protective layer 9 and the side surface of the opening 7q of the semiconductor layer 7t are shown to be aligned.
  • the end is preferably located on the outer side (opening side) than the end of the semiconductor layer 7t. That is, when viewed from the normal direction of the substrate 1, the opening 9q of the protective layer 9 is preferably inside the opening 7q of the semiconductor layer 7t.
  • the entire upper surface of the semiconductor layer 7t can be more reliably covered with the protective layer 9, so that damage to the semiconductor layer 7t can be reduced in the subsequent etching step for forming the source / drain electrodes.
  • the protective layer 9 may also cover the side surface of the semiconductor layer 7t.
  • the protective layer 9 is formed with an opening 9w located on the lower conductive layer 3c and an opening 9r located on the lower conductive layer 3sg. .
  • the protective layer 9 may be a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof.
  • a silicon oxide film (SiO 2 film) having a thickness of, for example, 100 nm is formed as the protective layer 9 by CVD.
  • the protective layer 9 When the protective layer 9 is formed over the semiconductor layers 7a and 7t, process damage generated in the oxide semiconductor layer can be reduced.
  • an oxide film such as a SiOx film (including a SiO 2 film) is preferably used.
  • the oxygen vacancies can be recovered by oxygen contained in the oxide film, so that the oxidation vacancies in the oxide semiconductor layer can be more effectively reduced.
  • a SiO 2 film having a thickness of, for example, 100 nm is used as the protective layer 9.
  • STEP 4 Source / Drain Formation Step (FIGS. 10A (d) and 10B (d))
  • a metal film for source wiring is formed on the protective layer 9 and in the openings 9p, 9w, 9r, 9q.
  • the source wiring metal film is formed by, for example, sputtering.
  • a source wiring layer is formed by patterning the source wiring metal film.
  • the source electrode 11s, the drain electrode 11d, and the upper conductive layer 11c are formed from the source wiring metal film in the transistor formation region 101R.
  • the source electrode 11s and the drain electrode 11d are each connected to the semiconductor layer 7a in the opening 9p.
  • the upper conductive layer 11c is formed in the opening 9w.
  • the upper conductive layer 11sg is formed on a part of the gate insulating layer 5 exposed by the opening 9r. A portion of the gate insulating layer 5 that is not covered with the upper conductive layer 11sg remains exposed.
  • the metal film for source wiring is removed.
  • the material of the metal film for source wiring is not particularly limited, and metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), etc.
  • metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), etc.
  • a film containing an alloy thereof or a metal nitride thereof can be used as appropriate.
  • a laminated film having a Ti layer having a thickness of 30 nm as a lower layer and a Cu layer having a thickness of 300 nm as an upper layer is used.
  • STEP 5 Interlayer insulating layer forming step (FIGS. 10A (e) and 10B (e))
  • the first insulating layer 12 and the second insulating layer 13 are formed in this order on the substrate 1.
  • These insulating layers 12 and 13 constitute an interlayer insulating layer 14.
  • an inorganic insulating layer (passivation film) is formed by, for example, a CVD method.
  • an organic insulating layer is formed as the second insulating layer 13 on the first insulating layer 12.
  • the second insulating layer 13 is patterned, and openings are formed in a portion of the second insulating layer 13 located on the upper conductive layer 11c and a portion located on the upper conductive layer 11sg and the lower conductive layer 3sg. Provide. Further, the second insulating layer 13 is removed in the terminal portion formation region 102R.
  • the first insulating layer 12, the gate insulating layer 5, and the protective layer 9 are etched using the patterned second insulating layer 13 as a mask. Thereby, in the transistor formation region 101R, a portion of the first insulating layer 12 that is not covered with the second insulating layer 13 is removed. As a result, a first contact hole CH1 exposing a part of the upper conductive layer 11c is formed in the first and second insulating layers 12 and 13.
  • the first and second insulating layers 12 and 13 are formed with an opening 14rA exposing a part of the lower conductive layer 3sg and an opening 14rB exposing a part of the upper conductive layer 11sg. In this example, these openings 14rA and 14rB are connected.
  • the protective layer 9, the portion of the first insulating layer 12 located in the opening of the semiconductor layer 7t, and the portion of the gate insulating layer 5 that is not covered with the semiconductor layer 7t are removed.
  • the semiconductor layer 7t functions as an etching stopper in etching the protective layer 9, and functions as an etching mask in etching the gate insulating layer 5.
  • the semiconductor layer 7t can be used as an etching mask, it is not necessary to form a separate mask for forming the opening, which is advantageous.
  • Openings 5q and 7q constitute second contact hole CH2.
  • the side surface of the semiconductor layer 7t is aligned with the side surface of the gate insulating layer 5.
  • a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like is used as appropriate. Can do. An insulating material having another film quality may be used.
  • the second insulating layer 13 is preferably a layer made of an organic material, and may be, for example, a positive photosensitive resin film.
  • a SiO 2 film having a thickness of, for example, 200 nm is used as the first insulating layer 12, and a positive photosensitive resin film having a thickness of, for example, 2000 nm is used as the second insulating layer 13.
  • the material of these insulating layers 12 and 13 is not limited to the said material.
  • the material and etching conditions of each insulating layer 12, 13 may be selected so that the second insulating layer 13 can be etched without etching the first insulating layer 12. . Therefore, the second insulating layer 13 may be an inorganic insulating layer, for example.
  • the gate insulating layer 5, and the protective layer 9 materials and etching conditions are selected so that these layers can be etched and the semiconductor layer 7t and the upper conductive layer 11sg are not etched. That's fine.
  • STEP 6 First transparent conductive layer forming step (FIGS. 10A (f) and 10B (f)) Next, a transparent conductive film (not shown) is formed on the second insulating layer 13, in the contact holes CH1 and CH2, and in the openings 14rA and 14rB, for example, by sputtering, and patterned. Known photolithography can be used for the patterning.
  • the first transparent conductive layer 15 is formed on the second insulating layer 13 by patterning the transparent conductive film in the transistor formation region 101R.
  • a drain connection transparent conductive layer 15a electrically isolated from the first transparent conductive layer 15 is formed in the first contact hole CH1.
  • the drain connection transparent conductive layer 15a is in contact with the upper conductive layer 11c in the first contact hole CH1.
  • An end of the drain connection transparent conductive layer 15 a may be located on the second insulating layer 13.
  • the lower transparent conductive layer 15sg is formed in the openings 14rA and 14rB by patterning the transparent conductive film.
  • the lower transparent conductive layer 15sg contacts the lower conductive layer 3sg in the opening 14rA, and contacts the upper conductive layer 11sg in the opening 14rB.
  • the end portion of the lower transparent conductive layer 15 sg may be located on the second insulating layer 13.
  • the lower transparent connection layer 15t is formed in the second contact hole CH2 and on a part of the semiconductor layer 7t by patterning the transparent conductive film.
  • the lower transparent connection layer 15t is in contact with the lower conductive layer 3t in the second contact hole CH2.
  • the semiconductor layer 7t is also patterned simultaneously with the patterning of the lower transparent connection layer 15t.
  • the terminal portions may be electrically connected.
  • the semiconductor layer 7t is patterned together with the lower transparent connection layer 15t as in the present embodiment, the patterns of the semiconductor layer 7t of each terminal portion can be separated from each other, which is preferable.
  • the lower transparent connection layer 15t and the semiconductor layer 7t are simultaneously patterned, the lower transparent connection layer 15t and the gate are formed only in the periphery (periphery, fringe portion) of the second contact hole CH2 without increasing the number of manufacturing steps.
  • the semiconductor layer 7 t can be left between the insulating layer 5. Therefore, it is possible to suppress conduction between the terminal portions while ensuring the reliability of the terminal portions.
  • the first transparent conductive layer 15 may be formed so as to occupy substantially the entire portion other than the contact portion 105 in the pixel.
  • the transparent conductive film for forming the first transparent conductive layer 15, the drain connection transparent conductive layer 15a, the lower transparent conductive layer 15sg, and the lower transparent connection layer 15t for example, an ITO (indium tin oxide) film (thickness: 50 to 200 nm), an IZO film, a ZnO film (zinc oxide film), or the like can be used.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • Step 7 Dielectric layer forming step (FIGS. 11A (g) and 11B (g))
  • the dielectric layer 17 is formed by, for example, the CVD method so as to cover the entire surface of the substrate 1.
  • a resist mask (not shown) is formed on the dielectric layer 17 and the dielectric layer 17 is etched.
  • an opening 17p exposing the drain connection transparent conductive layer 15a is formed in the dielectric layer 17.
  • the opening 17p is arranged so that the drain-connected transparent conductive layer 15a is exposed at a part of the bottom surface of the first contact hole CH1, but the position of the opening 17p is not particularly limited.
  • an opening 17r exposing the lower transparent conductive layer 15sg is formed in the dielectric layer 17.
  • the opening 17r is formed so that the entire portion located in the openings 14rA and 14rB in the lower transparent conductive layer 15sg is exposed.
  • the dielectric layer 17 is removed.
  • the dielectric layer 17 is not particularly limited. For example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, or a silicon nitride oxide (SiNxOy; x> y) film is used. Etc. can be used as appropriate.
  • the dielectric layer 17 is also used as a capacitive insulating film constituting an auxiliary capacitance, the material and thickness of the dielectric layer 17 are appropriately selected so that a predetermined capacitance CCS is obtained. It is preferable.
  • SiNx can be suitably used from the viewpoint of dielectric constant and insulation.
  • the thickness of the dielectric layer 17 is, for example, not less than 150 nm and not more than 400 nm. If it is 150 nm or more, insulation can be ensured more reliably. On the other hand, if it is 400 nm or less, a desired capacity can be obtained more reliably.
  • a SiNx film having a thickness of 300 nm is used as the dielectric layer 17.
  • STEP 8 Second transparent conductive layer forming step (FIGS. 11A (h) and 11B (h)) Subsequently, a transparent conductive film (not shown) is formed on the dielectric layer 17, in the openings 17p and 17r, and in the second contact hole CH2, for example, by sputtering, and patterned. Known photolithography can be used for the patterning.
  • the second transparent conductive layer 19a is formed in the transistor formation region 101R.
  • the second transparent conductive layer 19a is in contact with the drain connection transparent conductive layer 15a in the opening 17p.
  • the second transparent conductive layer 19a and the drain electrode 11d can be electrically connected via the drain connection transparent conductive layer 15a and the upper conductive layer 11c.
  • at least a part of the second transparent conductive layer 19 a is disposed so as to overlap the first transparent conductive layer 15 with the dielectric layer 17 interposed therebetween.
  • the second transparent conductive layer 19a functions as a pixel electrode in the FFS mode display device. In this case, in each pixel, a plurality of slits may be formed in a portion of the second transparent conductive layer 19a that does not overlap with the gate wiring 3.
  • the upper transparent conductive layer 19sg in contact with the lower transparent conductive layer 15sg in the opening 17r is obtained from the transparent conductive film.
  • the lower conductive layer 3sg and the upper conductive layer 11sg can be connected via the lower transparent conductive layer 15sg and the upper transparent conductive layer 19sg.
  • the lower transparent conductive layer 15sg and the upper transparent conductive layer 19sg are stacked in the openings 14rA and 14rB to obtain a redundant structure, a highly reliable connection portion can be realized.
  • the upper transparent connection layer 19t of the terminal portion 102 is formed from the transparent conductive film.
  • the upper transparent connection layer 19t is in contact with the lower transparent connection layer 15t in the second contact hole CH2.
  • the lower conductive layer 3t and the upper transparent connection layer 19t can be connected via the lower transparent connection layer 15t.
  • the lower transparent connection layer 15t and the upper transparent connection layer 19t are laminated and a redundant structure is obtained, a highly reliable terminal portion can be realized.
  • the transparent conductive film for forming the second transparent conductive layer 19a, the upper transparent connection layer 19sg, and the upper transparent connection layer 19t for example, an ITO (indium tin oxide) film (thickness: 50 to 150 nm), an IZO film Alternatively, a ZnO film (zinc oxide film) or the like can be used.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • a protective layer is provided between the gate insulating layer 5 and the interlayer insulating layer 14 in almost the entire display region, but the protective layer is removed in the terminal portion forming region 102R.
  • a protective layer is used in the process of forming the terminal portion in order to suppress process damage of the semiconductor layer 7t.
  • the method of manufacturing the terminal portion 102 shown in FIG. 2B, the TFT 101 and the contact portion 105 (3) shown in FIG. 4 has been described.
  • the terminal portion 102 (2) shown in FIG. 3), the contact part 105 (1) shown in FIG. 3 and the contact part 105 (2) shown in FIG. 4 can also be manufactured according to the flow shown in FIG.
  • the upper conductive layer 11sg formed from the source wiring metal using the transparent conductive layers 15 and 19a and the lower conductive layer formed from the gate wiring metal.
  • a structure in which the upper conductive layer 11sg and the lower conductive layer 3sg are in direct contact with each other is employed.
  • the present embodiment is different from the first embodiment in that the drain connection transparent conductive layer 15a is not formed in the contact portion 105, and the second transparent conductive layer 19a and the upper conductive layer 11c are in direct contact.
  • the contact portion 105 is provided on the lower conductive layer 3c that functions as an auxiliary capacitance wiring.
  • the manufacturing method described in the first embodiment is different in that the opening 7q is formed in the semiconductor layer 7t using the protective layer 9 as an etching mask.
  • FIGS. 9B to 11B are process cross-sectional views illustrating an example of the method for manufacturing the semiconductor device of this embodiment. Components similar to those in FIGS. 9B to 11B are denoted by the same reference numerals. In the following description, the description of the same steps as in the first embodiment (including the material of each component, the film forming method, the etching method, the film thickness, etc.) is omitted.
  • a gate wiring metal 3 ′ is formed on the substrate 1.
  • the gate wiring metal 3 ' is patterned to obtain a gate wiring layer.
  • the gate electrode 3a and the lower conductive layer 3c are formed in the transistor formation region 101R.
  • the lower conductive layer 3c may be an auxiliary capacitance wiring.
  • a lower conductive layer 3sg and a lower conductive layer 3t are formed in the SG connection portion formation region 103R and the terminal portion formation region 102R, respectively.
  • the gate insulating layer 5 is formed so as to cover the gate electrode 3a, the lower conductive layer 3c, the lower conductive layer 3sg, and the lower conductive layer 3t.
  • a semiconductor film 7 ′ is formed on the gate insulating layer 5. Subsequently, the semiconductor film 7 'is patterned.
  • the semiconductor layer 7a and the semiconductor layer 7c are formed in the transistor formation region 101R, and the semiconductor layer 7t is formed in the terminal portion formation region 102R.
  • the semiconductor layer 7a is arranged so that a part thereof overlaps with the gate electrode 3a.
  • the semiconductor layer 7c is disposed so as to overlap the lower conductive layer 3c in a region where the contact portion and the auxiliary capacitance are to be formed.
  • the semiconductor layer 7t is arranged so that a part thereof overlaps the lower conductive layer 3t.
  • a protective layer 9 is formed so as to cover the gate insulating layer 5 and the semiconductor layers 7a, 7c, and 7t.
  • a mask layer 31 having a predetermined opening is formed on the protective layer 9. Using this mask layer 31 as an etching mask, the protective layer 9 is patterned. At this time, portions of the gate insulating layer 5 that are not covered by the mask layer 31 and the semiconductor layers 7a, 7c, and 7t are also removed (simultaneous etching of the protective layer 9 and the gate insulating layer 5). As a result, as shown in FIG.
  • openings 9p are formed in the protective layer 9 to expose both sides of the portion that becomes the channel region of the semiconductor layer 7a.
  • the protective layer 9 and the gate insulating layer 5 are etched to form an opening 9r exposing a part of the lower conductive layer 3sg.
  • an opening 9q exposing a part of the semiconductor layer 7t is formed.
  • a source wiring metal film 11 ′ is formed so as to cover the entire surface of the substrate 1. Thereafter, the source wiring metal film 11 'is patterned. As a result, as shown in FIG. 14J, in the transistor formation region 101R, the source electrode 11s and the drain electrode 11d in contact with the semiconductor layer 7a are formed in the opening 9p, and the TFT 101 is obtained. An upper conductive layer 11c is formed on the lower conductive layer 3c with the gate insulating layer 5 and the semiconductor layer 7c interposed therebetween. In the SG connection part formation region 103R, the upper conductive layer 11sg in contact with the lower conductive layer 3sg is formed in the opening 9r.
  • the SG connection section 103 (2) is obtained.
  • the semiconductor layer 7t is also etched together with the source wiring metal film 11 '.
  • the protective layer 9 functions as an etch stop for the etching of the source wiring metal film 11 ′ and also functions as an etching mask for the etching of the semiconductor layer 7 t. Accordingly, only the portion of the semiconductor layer 7t that is not covered with the protective layer 9 is removed, and the portion that is covered with the protective layer 9 remains.
  • the first insulating layer 12 is formed on the entire surface of the substrate 1, and the first insulating layer 12 and the protective layer 9 are patterned. As a result, portions of the first insulating layer 12 and the protective layer 9 located in the terminal portion formation region 102R are removed.
  • the second insulating layer 13 is formed and patterned. Thereby, an opening 13p located on the upper conductive layer 11c is formed in the second insulating layer 13, and a portion of the second insulating layer 13 located in the terminal portion formation region 102R is removed.
  • a transparent conductive film is formed on the entire surface of the substrate 1 and patterned.
  • the first transparent conductive layer 15 is formed on the second insulating layer 13 in the transistor formation region 101R and the SG connection portion formation region 103R.
  • the 1st transparent conductive layer 15 has the opening part 15p in the part used as a contact part.
  • the opening 13 p of the second insulating layer 13 is located inside the opening 15 p of the first transparent conductive layer 15.
  • the semiconductor layer 7t is also etched at the same time when the transparent conductive film is patterned.
  • the lower transparent connection layer 15t in contact with the lower conductive layer 3t is formed in the opening 5q, and the semiconductor layer 7t is separated for each terminal portion.
  • the semiconductor layer 7t is located between the lower transparent connection layer 15t and the gate insulating layer 5, and the end opposite to the opening is aligned with the end of the lower transparent connection layer 15t.
  • the dielectric layer 17 is formed on the entire surface of the substrate 1 (including the inside of the opening 13p). Subsequently, the dielectric layer 17 is patterned. As a result, as shown in FIG. 15N, the portion of the dielectric layer 17 located in the terminal portion formation region 102R is removed. In addition, in the opening 13p of the second insulating layer 13, an opening 17p reaching the upper conductive layer 11c is formed in the dielectric layer 17 and the first insulating layer 12 (the dielectric layer 17 and the first insulating layer 12). And simultaneous etching).
  • a transparent conductive film 19 ' is formed on the entire surface of the substrate 1 (including the inside of the opening 17p) and patterned.
  • the second transparent conductive layer 19a to be the pixel electrode is formed in the transistor formation region 101R and the SG connection portion formation region 103R.
  • the second transparent conductive layer 19a is in contact with the upper conductive layer 11c in the opening 17p to form a contact portion 105 (4).
  • An upper transparent connection layer 19t in contact with the lower transparent connection layer 15t is formed in the terminal portion formation region 102R. In this way, the terminal portion 102 (2) is obtained.
  • the highly reliable terminal portion 102 can be easily formed.
  • the dielectric layer 17 can be formed with the surface of the upper conductive layer 11c protected by the first insulating layer 12 in the step of forming the contact portion and the auxiliary capacitance. 11c process damage can be reduced.
  • the SG connection portion 103 (2) has a structure in which the source wiring layer and the gate wiring layer are in direct contact with each other, it is possible to reduce the size and reduce the resistance.
  • the third embodiment is different from the first embodiment described above in that a dielectric layer is provided around (around) the contact hole of the terminal portion. Since the structure of the TFT and the SG connection portion is the same as that of the first embodiment, description thereof is omitted.
  • FIGS. 16A and 16B are a plan view and a cross-sectional view showing the terminal portion 202 formed in the peripheral region of the TFT substrate, respectively.
  • the same components as those in FIG. FIG. 16B shows two adjacent terminals, but the number of terminals is not particularly limited.
  • the terminal portion 202 is different from the terminal portion 102 shown in FIG. 2 in that a dielectric layer 17t is formed between the lower transparent connection layer 15t and the upper transparent connection layer 19t around the contact hole CH. Yes. In the terminal portion 202, electrical connection between the upper transparent connection layer 19t and the lower conductive layer 3t is ensured through the lower transparent connection layer 15t.
  • the lower conductive layer 3t is formed of the same conductive film as the gate wiring 3, for example.
  • the semiconductor layer 7t is formed of the same semiconductor film as the semiconductor layer 7a that is the active layer of the TFT 101.
  • the dielectric layer 17 t is formed of the same dielectric film as the dielectric layer 17.
  • the terminal portion 202 has a redundant structure including the lower transparent connection layer 15t and the upper transparent connection layer 19t, so that high reliability can be ensured.
  • the lower transparent connection layer 15t is formed of the same transparent conductive film as the common electrode
  • the upper transparent connection layer 19t is the same conductive as the pixel electrode. It is preferable to form from a film. In this manner, by using the pair of electrode layers that become the common electrode and the pixel electrode, the terminal portion 202 having a redundant structure can be formed while suppressing an increase in the number of manufacturing steps and the number of masks.
  • the semiconductor layer 7t, the dielectric layer 17t, the upper transparent connection layer 19t, and the lower transparent connection layer 15t are preferably overlapped.
  • the dielectric layer 17t is preferably in contact with not only the upper surface of the lower transparent connection layer 15t but also the upper surface of the gate insulating layer 5.
  • the dielectric layer 17t is disposed so as to cover the side surface of the lower transparent connection layer 15t and the side surface of the end portion of the semiconductor layer 7t opposite to the contact hole CH, thereby reducing process damage to the semiconductor layer 7t. it can.
  • the end of the semiconductor layer 7t on the opening 7q side may be aligned with the side surface of the gate insulating layer 5 on the opening 5q side.
  • Such a configuration can be obtained by forming an opening 5q in the gate insulating layer 5 using the semiconductor layer 7t as an etching mask in the manufacturing method described later.
  • the side surface of the semiconductor layer 7t opposite to the opening 7q may be aligned with the side surface of the lower transparent connection layer 15t.
  • Such a configuration can be obtained by simultaneously etching the semiconductor layer 7t and the lower transparent connection layer 15t in the manufacturing method described later.
  • the semiconductor device of this embodiment can also be manufactured along the flow shown in FIG.
  • the steps from STEP1 to STEP6 are the same as the steps described above with reference to FIGS. 9A, 9B, 10A, and 10B, and thus the description thereof is omitted here.
  • 17A is a process cross-sectional view for explaining the process of STEP7
  • FIG. 17B is a process cross-sectional view for explaining the process of STEP8.
  • STEP1 to STEP6 Transistor formation process (not shown) First, similarly to the steps shown in FIGS. 9A, 9B, 10A, and 10B, formation of a gate wiring, a semiconductor layer, a protective layer, a source / drain, an interlayer insulating layer, and a first transparent conductive layer on the substrate 1 is performed. Do.
  • Step 7 Dielectric layer forming step (FIG. 17A)
  • the dielectric layer 17 is formed by, for example, the CVD method so as to cover the entire surface of the substrate 1.
  • a resist mask (not shown) is formed on the dielectric layer 17 and the dielectric layer 17 is etched.
  • an opening 17p exposing the drain connection transparent conductive layer 15a is formed in the dielectric layer 17.
  • an opening 17r exposing the lower transparent conductive layer 15sg is formed in the dielectric layer 17.
  • the opening 17r is formed so that the entire portion located in the openings 14rA and 14rB in the lower transparent conductive layer 15sg is exposed.
  • the dielectric layer 17t is formed on the lower transparent connection layer 15t in the periphery (periphery) of the second contact hole CH2.
  • the dielectric layer 17t is disposed so as to overlap with at least a part of the semiconductor layer 7t when viewed from the normal direction of the substrate 1.
  • STEP 8 Second transparent conductive layer forming step (FIG. 17B) Subsequently, a transparent conductive film (not shown) is formed on the dielectric layer 17, in the openings 17p and 17r, and in the second contact hole CH2, for example, by sputtering, and patterned. Thereby, as shown in FIG. 17B, the second transparent conductive layer 19a is formed in the transistor formation region 101R. In the SG connection part formation region 103R, an upper transparent conductive layer 19sg in contact with the lower transparent conductive layer 15sg in the opening 17r is obtained. In the terminal portion formation region 102R, the upper transparent connection layer 19t of the terminal portion 102 is formed from the transparent conductive film.
  • the upper transparent connection layer 19t is in contact with the lower transparent connection layer 15t in the second contact hole CH2. Further, at least part of the dielectric layer 17t is located between the upper transparent connection layer 19t and the lower transparent connection layer 15t.
  • the end portion of the upper transparent connection layer 19t may be located on the dielectric layer 17t as shown in FIG. Alternatively, as shown in FIG. 16 (b), it is located on the gate insulating layer 5 and covers the entire top surface of the dielectric layer 17t and the side surface of the dielectric layer 17t opposite to the second contact hole CH2. Good.
  • Embodiment 4 a semiconductor device according to a fourth embodiment of the present invention will be described.
  • the TFT and SG connection part in Embodiment 4 have the same configuration as the TFT and SG connection part in Embodiment 2 described above, but the terminal part has the same structure as the terminal part in Embodiment 3. Therefore, the description of the configuration of the semiconductor device of this embodiment is omitted.
  • 18A to 18C are process cross-sectional views for explaining the method for manufacturing a semiconductor device of this embodiment.
  • the dielectric layer 17 is formed by the same method as described above with reference to FIGS.
  • the dielectric layer 17 is patterned. Thereby, in the transistor formation region 101R, an opening 17p reaching the upper conductive layer 11c is formed in the dielectric layer 17 and the first insulating layer 12. In the terminal portion formation region 102R, the dielectric layer 17t is formed around the second contact hole CH2 so as to cover a part of the lower transparent connection layer 15t. The dielectric layer 17t is disposed so as to overlap with at least a part of the semiconductor layer 7t when viewed from the normal direction of the substrate 1.
  • a transparent conductive film 19 ' is formed on the entire surface of the substrate 1, and the transparent conductive film 19' is patterned.
  • the second transparent conductive layer 19a is formed in the transistor formation region 101R.
  • the upper transparent connection layer 19t of the terminal portion 102 is formed from the transparent conductive film 19 '.
  • the upper transparent connection layer 19t is in contact with the lower transparent connection layer 15t in the second contact hole CH2. Further, in the vicinity of the second contact hole CH2, it is in contact with the dielectric layer 17t.
  • the upper transparent connection layer 19t is formed so as to cover the entire dielectric layer 17t, and is in contact with the gate insulating layer 5 at the end. The end portion of the upper transparent connection layer 19t may be located on the dielectric layer 17t.
  • the embodiment of the present invention can be widely applied to a semiconductor device including a thin film transistor and two transparent conductive layers on a substrate.
  • a semiconductor device having a thin film transistor such as an active matrix substrate and a display device including such a semiconductor device.

Abstract

　半導体装置は、薄膜トランジスタ（１０１）、端子部（１０２）、ドレイン電極（１１ｄ）の表面と接する第１絶縁層（１２）を含む層間絶縁層（１４）、層間絶縁層（１４）の上に形成された第１透明導電層（１５）、第１誘電体層（１７）および第２透明導電層（１９ａ）を備え、端子部（１０２）は、下部導電層（３ｔ）と、ゲート絶縁層（５）上に配置された第２半導体層（７ｔ）と、下部透明接続層（１５ｔ）と、上部透明接続層（１９ｔ）とを備え、ゲート絶縁層（５）および第２半導体層（７ｔ）はコンタクトホール（ＣＨ２）を有し、ゲート絶縁層（５）および第２半導体層（７ｔ）のコンタクトホール（ＣＨ２）側の側面は整合し、下部透明接続層（１５ｔ）はコンタクトホール（ＣＨ２）内で下部導電層（３ｔ）と接し、上部透明接続層（１９ｔ）はコンタクトホール（ＣＨ２）の底面および側壁で下部透明接続層（１５ｔ）と接する。

Description

半導体装置、表示装置、ならびに半導体装置の製造方法
　本発明は、薄膜トランジスタを備える半導体装置および表示装置、ならびに、薄膜トランジスタを備える半導体装置の製造方法に関する。
　アクティブマトリクス型の液晶表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成された基板（以下、「ＴＦＴ基板」と呼ぶ）と、対向電極およびカラーフィルタなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層と、液晶層に電圧を印加するための一対の電極とを備えている。
　ＴＦＴ基板には、複数のソース配線と、複数のゲート配線と、これらの交差部にそれぞれ配置された複数のＴＦＴと、液晶層などの光変調層に電圧を印加するための画素電極と、補助容量配線および補助容量電極などが形成されている。また、ＴＦＴ基板の端部には、ソース配線およびゲート配線を、駆動回路の入力端子にそれぞれ接続するための端子部が設けられている。駆動回路は、ＴＦＴ基板上に形成されていてもよいし、別個の基板（回路基板）上に形成されていてもよい。
　アクティブマトリクス型の液晶表示装置には、その用途に応じて様々な動作モードが提案され、採用されている。動作モードとして、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードなどが挙げられる。
　このうちＴＮモードやＶＡモードは、液晶層を挟んで配置される一対の電極により、液晶分子に電界を印加する縦方向電界方式のモードである。ＩＰＳモードやＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　横方向電界方式の動作モードのうちＩＰＳモードの液晶表示装置では、ＴＦＴ基板上に、金属膜のパターニングによって一対の櫛歯電極が形成される。このため、透過率および開口率が低くなるという問題がある。これに対し、ＦＦＳモードの液晶表示装置では、ＴＦＴ基板上に形成する電極を透明化することにより、開口率および透過率を改善できる。
　ＦＦＳモードの液晶表示装置は、例えば特許文献１および特許文献２などに開示されている。
　これらの表示装置のＴＦＴ基板には、ＴＦＴの上方に、共通電極および画素電極が絶縁膜を介して設けられている。これらの電極のうち液晶層側に位置する電極（例えば画素電極）には、スリット状の開口が形成されている。これにより、画素電極から出て液晶層を通り、さらにスリット状の開口を通って共通電極に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。
　一方、近年、シリコン半導体に代わって、酸化物半導体を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。例えば特許文献３には、酸化物半導体ＴＦＴをスイッチング素子として用いたアクティブマトリクス型の液晶表示装置が開示されている。
特開２００８－３２８９９号公報 特開２００２－１８２２３０号公報 特開２０１０－２３０７４４号公報
　ＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に代表されるように、ＴＦＴ上に、２層の電極を有するＴＦＴ基板において、上述のように、２層の電極のそれぞれを透明導電膜を用いて形成すると、ＩＰＳモードの液晶表示装置に使用されるＴＦＴ基板よりも、開口率および透過率を高めることが可能である。また、酸化物半導体ＴＦＴを用いることにより、ＴＦＴ基板におけるトランジスタ部のサイズを縮小できるので、透過率をさらに改善できる。
　このような液晶表示装置では、液晶表示装置の用途の拡大や要求仕様により、信頼性をさらに高める必要がある。この対策の１つとして、ＴＦＴ基板の端子部に形成される各端子の信頼性（耐候性）の向上が求められている。なお、上述した特許文献１～３には、具体的な端子構造は提案されていない。
　本発明は、上記に鑑みてなされたものであり、ＴＦＴ基板などの半導体装置、または、そのような半導体装置を用いた表示装置の信頼性を高めることを目的とする。
　本発明の実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタ、ゲート配線層、ソース配線層および端子部とを備え、前記ゲート配線層は、ゲート配線と、前記薄膜トランジスタのゲート電極と、前記端子部の下部導電層とを含み、前記ソース配線層は、ソース配線と、前記薄膜トランジスタのソース電極およびドレイン電極とを含み、前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、酸化物半導体を含む第１半導体層と、少なくとも前記第１半導体層のチャネル領域を覆う保護層と、前記ソース電極と、前記ドレイン電極とを有する、半導体装置であって、前記ソース電極及び前記ドレイン電極の上に形成され、少なくとも前記ドレイン電極の表面と接する第１絶縁層を含む層間絶縁層と、前記層間絶縁層の上に形成された第１透明導電層と、前記第１透明導電層上に形成された第１誘電体層と、前記第１誘電体層上に、前記第１誘電体層を介して前記第１透明導電層の少なくとも一部と重なるように形成された第２透明導電層とをさらに備え、前記端子部は、前記下部導電層と、前記下部導電層上に延設された前記ゲート絶縁層と、前記ゲート絶縁層上に配置され、前記第１半導体層と同一の半導体膜から形成された第２半導体層と、前記第１透明導電層と同一の導電膜から形成された下部透明接続層と、前記下部透明接続層上に配置され、前記第２透明導電層と同一の導電膜から形成された上部透明接続層とを備え、前記ゲート絶縁層および前記第２半導体層はコンタクトホールを有し、前記ゲート絶縁層の前記コンタクトホール側の側面と、前記第２半導体層の前記コンタクトホール側の側面とは整合しており、前記下部透明接続層は、前記コンタクトホール内および前記第２半導体層上に形成され、前記コンタクトホール内で前記下部導電層と接しており、前記上部透明接続層は、前記コンタクトホールの底面および側壁において、前記下部透明接続層と接している。
　ある実施形態において、前記下部透明接続層の側面は、前記第２半導体層の前記コンタクトホールと反対側の側面と整合している。
　ある実施形態において、前記上部透明接続層の端部は、前記下部透明接続層上にある。
　ある実施形態において、前記上部透明接続層は、前記第２半導体層の前記コンタクトホールと反対側の側面を覆っている。
　ある実施形態において、前記上部透明接続層と前記下部透明接続層との間に、前記第１誘電体層と同一の誘電体膜から形成された第２誘電体層をさらに有している。
　ある実施形態において、前記第２誘電体層は、前記半導体層の前記コンタクトホールと反対側の側面を覆っている。
　本発明の実施形態の表示装置は、上記の半導体装置と、前記半導体装置と対向するように配置された対向基板と、前記対向基板と前記半導体装置との間に配置された液晶層とを備え、マトリクス状に配置された複数の画素を有し、前記第２透明導電層は、画素毎に分離され、画素電極として機能する。
　ある実施形態において、前記第２透明導電層は、画素内に、スリット状の複数の開口部を有し、記第１透明導電層は、少なくとも前記複数の開口部の下方に存在し、共通電極として機能する。
　本発明の実施形態の半導体装置の製造方法は、薄膜トランジスタおよび端子部を備える半導体装置を製造する方法であって、（ａ）基板上に、下部導電層、ゲート配線およびゲート電極を含むゲート配線層を形成する工程と、（ｂ）前記ゲート配線層を覆うゲート絶縁層を形成する工程と、（ｃ）前記ゲート絶縁層上に酸化物半導体膜を形成し、これをパターニングすることにより、少なくとも一部が前記ゲート電極と重なる第１半導体層と、前記下部導電層の上方に第１開口部を有する第２半導体層とを形成する工程と、（ｄ）前記第１半導体層のチャネル領域となる領域および前記第２半導体層の上面を少なくとも覆う保護層を形成する工程と、（ｅ）前記保護層が形成された前記基板の表面に導電膜を形成し、これをパターニングすることにより、前記第１半導体層に接するソース電極およびドレイン電極を含むソース配線層を形成する工程と、（ｆ）前記ソース配線層が形成された前記基板の表面に第１絶縁膜を形成し、前記第１絶縁膜、前記ゲート絶縁層および前記保護層のエッチングを同時に行う工程であって、前記保護層のうち前記第２半導体層上に位置する部分を除去し、かつ、前記第２半導体層をエッチングマスクとして、前記第１絶縁膜および前記ゲート絶縁層を除去して前記下部導電層を露出させる工程を含み、これにより、前記第２半導体層および前記ゲート絶縁層にコンタクトホールを形成する、工程と、（ｇ）前記コンタクトホール内および前記第２半導体層上に、前記コンタクトホール内で前記下部導電層と接する下部透明接続層を形成する工程と、（ｈ）前記下部透明接続層上に、前記コンタクトホールの底面および側面において前記下部透明接続層と接するように上部透明接続層を形成する工程とを包含する。
　ある実施形態において、前記工程（ｇ）は、前記コンタクトホール内および前記第２半導体層上に透明導電膜を形成する工程と、前記透明導電膜および前記第２半導体層を同時にエッチングする工程を含む。
　ある実施形態において、前記工程（ｇ）と前記工程（ｆ）との間に、前記下部透明導電層の一部上に誘電体層を形成する工程をさらに含み、前記工程（ｆ）において、前記上部透明接続層は、前記下部透明導電層および前記誘電体層と接するように形成される。
　本発明による他の実施形態の半導体装置は、基板と、前記基板に支持された端子部とを備える半導体装置であって、前記端子部は、前記基板上に形成された下部導電層と、前記下部導電層を覆う絶縁層と、前記絶縁層上に形成された酸化物半導体を含む半導体層と、前記下部透明接続層と、前記下部透明接続層上に配置された透明な上部透明接続層とを備え、前記絶縁層および前記半導体層はコンタクトホールを有し、前記絶縁層の前記コンタクトホール側の側面と、前記半導体層の前記コンタクトホール側の側面とは整合しており、前記下部透明接続層は、前記コンタクトホール内および前記半導体層上に形成され、前記コンタクトホール内で前記下部導電層と接しており、前記上部透明接続層は、前記コンタクトホールの底面および側壁において、前記下部透明接続層と接している。
　ある実施形態において、前記酸化物半導体はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　本発明による他の実施形態の半導体装置の製造方法は、端子部を備える半導体装置を製造する方法であって、（Ａ）基板上に下部導電層を形成する工程と、（Ｂ）前記下部導電層を覆う絶縁層を形成する工程と、（Ｃ）前記絶縁層上に、前記下部導電層の上方に第１開口部を有する、酸化物半導体を含む半導体層を形成する工程と、（Ｄ）前記半導体層を覆う保護層を形成する工程と、（Ｅ）前記保護層上および前記第１開口部内に第１絶縁膜を形成する工程と、（Ｆ）前記第１絶縁膜、前記絶縁層および前記保護層のエッチングを同時に行う工程であって、前記保護層を除去し、かつ、前記半導体層をエッチングマスクとして、前記第１絶縁膜および前記絶縁層を除去して、前記下部導電層の一部を露出させる工程を含み、これにより、前記絶縁層および前記半導体層にコンタクトホールを形成する、工程と、（Ｇ）前記コンタクトホール内および前記半導体層上に、前記コンタクトホール内で前記下部導電層と接する下部透明接続層を形成する工程と、（Ｈ）前記下部透明接続層上に、前記コンタクトホールの底面および側面において前記下部透明接続層と接するように上部透明接続層を形成する工程とを包含する。
　ある実施形態において、前記酸化物半導体はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　本発明の実施形態によれば、ＴＦＴと、ＴＦＴの上に形成された第１透明導電層と、第１透明導電層上に誘電体層を介して形成された第２透明導電層とを備えた半導体装置において、第１および第２透明導電層を利用して、冗長構造を有する端子を形成する。従って、端子部の信頼性を高めることができる。
　また、本発明の実施形態によれば、上記のような端子部を有する半導体装置を、マスク枚数を増大させることなく、効率よく製造することができる。
本発明による実施形態の半導体装置（ＴＦＴ基板）１００の平面構造の一例を模式的に示す図である。 （ａ）および（ｂ）は、それぞれ、本発明による実施形態１のＴＦＴ基板の周辺領域に形成された端子部１０２を示す平面図および断面図である。（ｃ）は、端子部１０２の他の例を示す断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による実施形態１におけるＴＦＴ１０１およびコンタクト部１０５（１）の平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態１における他のコンタクト部１０５（２）を示す平面図および断面図である。 本発明の実施形態１におけるさらに他のコンタクト部１０５（３）を示す平面図である。 本発明の実施形態１におけるさらに他のコンタクト部１０５（３）を示す断面図である。 本発明による実施形態１におけるＳ－Ｇ接続部形成領域１０３Ｒの一部を示す平面図である。 本発明による実施形態１におけるＳ－Ｇ接続部形成領域１０３Ｒの一部を示す断面図である。 本発明による実施形態１の液晶表示装置１０００を例示する図である。 半導体装置１００の製造方法のフローを示す図である。 （ａ）～（ｃ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程平面図である。 （ａ）～（ｃ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程断面図である。 （ｄ）～（ｆ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程平面図である。 （ｄ）～（ｆ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程断面図である。 （ｇ）および（ｈ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程平面図である。 （ｇ）および（ｈ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程断面図である。 （ａ）～（ｅ）は、それぞれ、本発明による実施形態２の半導体装置の製造方法を説明するための工程断面図である。 （ｆ）～（ｉ）は、それぞれ、本発明による実施形態２の半導体装置の製造方法を説明するための工程断面図である。 （ｊ）～（ｍ）は、それぞれ、本発明による実施形態２の半導体装置の製造方法を説明するための工程断面図である。 （ｎ）～（ｐ）は、それぞれ、本発明による実施形態２の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による実施形態３のＴＦＴ基板の周辺領域に形成された端子部２０２を示す平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による実施形態３の半導体装置の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、それぞれ、本発明による実施形態４の半導体装置の製造方法を説明するための工程断面図である。
　以下、図面を参照しながら、本発明の実施形態による半導体装置、表示装置、および半導体装置の製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。
　（実施形態１）
　本発明による半導体装置の実施形態１は、アクティブマトリクス型の液晶表示装置に使用されるＴＦＴ基板である。以下では、ＦＦＳモードの表示装置に使用されるＴＦＴ基板を例に説明する。なお、本実施形態の半導体装置は、ＴＦＴと２層の透明導電層とを基板上に有していればよく、他の動作モードの液晶表示装置、液晶表示装置以外の各種表示装置や電子機器などに用いられるＴＦＴ基板を広く含むものとする。
　図１は、本実施形態の半導体装置（ＴＦＴ基板）１００の平面構造の一例を模式的に示す図である。半導体装置１００は、表示に寄与する表示領域（アクティブ領域）１２０と、アクティブ領域１２０の外側に位置する周辺領域（額縁領域）１１０とを有している。
　表示領域１２０には、複数のゲート配線Ｇと複数のソース配線Ｓとが形成されており、これらの配線で包囲されたそれぞれの領域が「画素」となる。図示するように、複数の画素はマトリクス状に配置されている。各画素には画素電極（図示せず）が形成されている。図示しないが、各画素において、複数のソース配線Ｓと複数のゲート配線Ｇとの各交点の付近には、能動素子である薄膜トランジスタ（ＴＦＴ）が形成されている。各ＴＦＴは、コンタクト部により、画素電極と電気的に接続されている。本明細書では、ＴＦＴおよびコンタクト部が形成される領域を「トランジスタ形成領域１０１Ｒ」と称する。また、本実施形態では、画素電極の下方には、誘電体層（絶縁層）を介して画素電極と対向する共通電極（図示せず）が設けられている。共通電極には、共通信号（ＣＯＭ信号）が印加される。
　周辺領域１１０には、ゲート配線Ｇまたはソース配線Ｓと外部配線とを電気的に接続するための端子部１０２が形成されている。また、各ソース配線Ｓと端子部１０２との間に、ゲート配線Ｇと同じ導電膜から形成された接続配線に接続するためのＳ－Ｇ接続部（ソース配線Ｓからゲート配線Ｇへのつなぎ換え部）１０３が形成されていてもよい。その場合、この接続配線は、端子部１０２において外部配線と接続される。本明細書では、複数の端子部１０２が形成される領域を「端子部形成領域１０２Ｒ」、Ｓ－Ｇ接続部１０３が形成される領域を「Ｓ－Ｇ接続部形成領域１０３Ｒ」とそれぞれ称する。
　また、図示する例では、周辺領域１１０に、共通電極にＣＯＭ信号を印加するためのＣＯＭ信号用配線ＳCOM、ＧCOMと、共通電極とＣＯＭ信号用配線ＧCOMとを接続するＣＯＭ－Ｇ接続部（図示せず）、共通電極とＣＯＭ信号用配線ＳCOMとを接続するＣＯＭ－Ｓ接続部（図示せず）、とが形成されている。ここでは、ＣＯＭ信号用配線ＳCOM、ＧCOMは、表示領域１２０を包囲するようにリング状に設けられているが、ＣＯＭ信号用配線ＳCOM、ＧCOMの平面形状は特に限定されない。
　この例では、ソース配線Ｓに平行に延びるＣＯＭ信号用配線ＳCOMは、ソース配線Ｓと同じ導電膜から形成され、ゲート配線Ｇに平行に延びるＣＯＭ信号用配線ＧCOMは、ゲート配線Ｇと同じ導電膜から形成されている。これらのＣＯＭ信号用配線ＳCOM、ＧCOMは、例えば周辺領域１１０において、表示領域１２０の各角部の近傍で、互いに電気的に接続されている。なお、ＣＯＭ信号用配線を形成するための導電膜は上記に限定されない。ＣＯＭ信号用配線全体がゲート配線Ｇと同じ導電膜、またはソース配線Ｓと同じ導電膜から形成されていてもよい。
　ＣＯＭ信号用配線ＧCOMと共通電極とを接続するためのＣＯＭ－Ｇ接続部は、周辺領域１１０において、隣接するソース配線Ｓの間に、Ｓ－Ｇ接続部１０３と重ならないように配置されていてもよい。本明細書では、ＣＯＭ－Ｇ接続部が形成される領域を「ＣＯＭ－Ｇ接続部形成領域１０４Ｒ」と称する。
　図示しないが、周辺領域１１０において、ＣＯＭ信号用配線ＳCOMと共通電極とを接続するためのＣＯＭ－Ｓ接続部が配置されていてもよい。
　なお、半導体装置１００を適用する表示装置の動作モードによっては、対向電極は共通電極でなくてもよい。その場合には、周辺領域１１０に、ＣＯＭ信号用配線およびＣＯＭ－Ｇ接続部が形成されていなくてもよい。また、半導体装置１００を縦電界駆動方式の動作モードの表示装置に適用する場合などには、誘電体層を介して画素電極に対向して配置される透明導電層を電極として機能させなくてもよい。
　＜端子部形成領域１０２Ｒ＞
　まず、本実施形態のＴＦＴ基板における端子部の構造を説明する。図２（ａ）および（ｂ）は、それぞれ、ＴＦＴ基板の周辺領域に形成された端子部を示す平面図および断面図である。なお、図２（ｂ）では、隣接する２つの端子を図示しているが、端子の個数は特に限定されない。
　端子部１０２は、基板１上に配置された下部導電層３ｔと、下部導電層３ｔを覆うように延設されたゲート絶縁層５と、ゲート絶縁層５の上に形成された、酸化物半導体からなる半導体層７ｔとを有している。ゲート絶縁層５および半導体層７ｔには、下部導電層３ｔの一部を露出する（下部導電層３ｔに達する）コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、ゲート絶縁層５の開口部５ｑと、半導体層７ｔの開口部７ｑとによって構成されている。コンタクトホールＣＨの側壁において、ゲート絶縁層５の開口部５ｑの側面（コンタクトホールＣＨ側の側面）と、半導体層７ｔの開口部７ｑの側面（コンタクトホールＣＨ側の側面）とは整合している。
　半導体層７ｔ上およびコンタクトホールＣＨ内には、下部透明接続層１５ｔが形成されている。下部透明接続層１５ｔは、コンタクトホールＣＨ内で下部導電層３ｔと接している。下部透明接続層１５ｔ上には、上部透明接続層１９ｔが形成されている。上部透明接続層１９ｔは、コンタクトホールＣＨの底面および側面において、下部透明接続層１５ｔと接している。端子部１０２では、下部透明接続層１５ｔを介して、上部透明接続層１９ｔと下部導電層３ｔとの電気的な接続が確保される。
　図示する例では、下部導電層３ｔは、例えばゲート配線３と同じ導電膜から形成されている。下部導電層３ｔは、ゲート配線３と接続されていてもよい（ゲート端子部）。あるいは、Ｓ－Ｇ接続部を介してソース配線１１と接続されていてもよい（ソース端子部）。
　本実施形態の端子部１０２は、下部透明接続層１５ｔおよび上部透明接続層１９ｔによる冗長構造を有している。このため、ゲート絶縁層５および半導体層７ｔからなる凹部に形成される導電膜の段切れによる抵抗の増大を抑制できるので、従来よりも信頼性を向上できる。また、本実施形態によると、後述するように、ゲート絶縁層５に開口部５ｑを形成する工程において半導体層７ｔをエッチングマスクとして利用できるので、製造プロセスを複雑化させずに、冗長構造を有する端子部１０２を製造できる。
　本実施形態をＦＦＳモードの表示装置に使用されるＴＦＴ基板に適用する場合、下部透明接続層１５ｔを共通電極と同じ透明導電膜から形成し、上部透明接続層１９ｔを画素電極と同じ導電膜から形成することが好ましい。このように、共通電極および画素電極となる一対の電極層を利用することにより、製造工程数やマスク枚数の増加を抑えつつ、冗長構造を有する端子部１０２を形成できる。
　基板１の法線方向から見たとき、半導体層７ｔ、上部透明接続層１９ｔおよび下部透明接続層１５ｔは重なっていることが好ましい。すなわち、上部透明接続層１９ｔは、下部透明接続層１５ｔのうち半導体層７ｔの上に位置する部分も覆っていることが好ましい。これにより、段切れによる抵抗の増大をより確実に抑制できる。なお、図２（ａ）に示す例では、上部透明接続層１９ｔの端部１９ｅは、下部透明接続層１５ｔの上にあるが、上部透明接続層１９ｔは、下部透明接続層１５ｔの上面全体を覆っていてもよい。例えば、図２（ｃ）に示すように、上部透明接続層１９ｔは、下部透明接続層１５ｔの上面全体を覆うだけでなく、下部透明接続層１５ｔおよび半導体層７ｔの開口部７ｑと反対側の側面まで覆っていてもよい。
　本実施形態では、半導体層７ｔの開口部７ｑ側の側面は、ゲート絶縁層５の開口部５ｑ側の側面と整合している。このような構成は、後述するように、半導体層７ｔをエッチングマスクとして、ゲート絶縁層５に開口部５ｑを形成することによって得られる。また、半導体層７ｔの開口部７ｑと反対側の側面は、下部透明接続層１５ｔの側面と整合していてもよい。このような構成は、半導体層７ｔと下部透明接続層１５ｔとを同時にエッチングすることによって得られる。
　なお、本明細書において、異なる２以上の層の「側面が整合する」とは、これらの層の側面が垂直方向に面一である場合のみでなく、これらの層の側面が連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、同一のマスクを用いて、これらの層をエッチングすること等によって得られる。
　＜トランジスタ形成領域１０１Ｒ＞
　本実施形態の半導体装置１００は画素毎にＴＦＴ１０１、およびＴＦＴ１０１と画素電極とを接続するコンタクト部１０５（１）とを有している。本実施形態では、コンタクト部１０５（１）もトランジスタ形成領域１０１Ｒに設けられる。
　図３（ａ）および（ｂ）は、それぞれ、本実施形態におけるＴＦＴ１０１およびコンタクト部１０５（１）の平面図および断面図である。なお、図３（ｂ）に示す断面図では、基板１に対して傾斜した面（テーパー部など）が階段状の線で示されているが、実際には、なめらかな傾斜面である。本願の他の断面図についても同様である。
　本実施形態の半導体装置１００は画素毎にＴＦＴ１０１、およびＴＦＴ１０１と画素電極とを接続するコンタクト部１０５（１）とを有している。本実施形態では、コンタクト部１０５（１）もトランジスタ形成領域１０１Ｒに設けられる。
　トランジスタ形成領域１０１Ｒには、ＴＦＴ１０１、ＴＦＴ１０１を覆う絶縁層１４、絶縁層１４の上方に配置された、第１透明導電層１５に電気的に接続されていないドレイン接続透明導電層１５ａ、ならびに第１透明導電層１５の上に誘電体層（絶縁層）１７を介して配置された第２透明導電層１９ａが形成されている。また、ＴＦＴ１０１のドレイン電極１１ｄと第２透明導電層１９ａとは、層間絶縁層１４および誘電体層１７に形成された第１コンタクトホールＣＨ１内において、電気的に接続されている。本明細書では、第１透明導電層１５とＴＦＴ１０１との間に形成された絶縁層１４を「層間絶縁層」、第１透明導電層１５と第２透明導電層１９ａとの間に形成され、これらの導電層１５、１９ａと容量を形成する絶縁層を「誘電体層」と称する。本実施形態における層間絶縁層１４は、ＴＦＴ１０１のドレイン電極１１ｄに接して形成された第１絶縁層１２と、その上に形成された第２絶縁層１３とを含んでいる。
　ＴＦＴ１０１は、ゲート電極３ａと、ゲート電極３ａの上に形成されたゲート絶縁層５と、ゲート絶縁層５の上に形成された半導体層７ａと、半導体層７ａに接するように形成されたソース電極１１ｓ及びドレイン電極１１ｄとを備えている。基板１の法線方向から見たとき、半導体層７ａのうち少なくともチャネル領域となる部分は、ゲート絶縁層５を介してゲート電極３ａと重なるように配置されている。また、半導体層７ａのうち少なくともチャネル領域となる領域を覆うように保護層９が形成されている。ソースおよびドレイン電極１１ｓ、１１ｄは、それぞれ、保護層９に設けられた開口部内で半導体層７ａと接していてもよい。
　ゲート電極３ａは、ゲート配線３と同じ導電膜を用いて、ゲート配線３と一体的に形成されている。本明細書では、ゲート配線３と同じ導電膜を用いて形成された層をまとめて「ゲート配線層」と称する。従って、ゲート配線層は、ゲート配線３およびゲート電極３ａを含む。ゲート配線３は、ＴＦＴ１０１のゲートとして機能する部分を含んでおり、この部分が上述したゲート電極３ａとなる。また、本明細書では、ゲート電極３ａとゲート配線３とが一体的に形成されたパターンを「ゲート配線３」と呼ぶこともある。ゲート配線３を基板１の法線方向から見たとき、ゲート配線３は所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がゲート電極３ａとして機能してもよい。あるいは、基板１の法線方向から見たとき、ゲート配線３は、一定の幅で所定の方向に延びる複数の直線部分を有し、各直線部分の一部がＴＦＴ１０１のチャネル領域と重なって、ゲート電極３ａとして機能していてもよい。
　ソース電極１１ｓ及びドレイン電極１１ｄは、ソース配線１１と同じ導電膜から形成されている。本明細書では、ソース配線１１と同じ導電膜を用いて形成された層をまとめて「ソース配線層」と称する。従って、ソース配線層は、ソース配線１１、ソース電極１１ｓおよびドレイン電極１１ｄを含む。ソース電極１１ｓはソース配線１１と電気的に接続されている。ソース配線１１は、所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がソース電極１１ｓとして機能してもよい。
　層間絶縁層１４および誘電体層１７は、ＴＦＴ１０１のドレイン電極１１ｄの表面に達する（ドレイン電極１１ｄを露出する）第１コンタクトホールＣＨ１を有している。第１コンタクトホールＣＨ１内において、ＴＦＴ１０１のドレイン電極１１ｄと第２透明導電層１９ａとが電気的に接続されている。この例では、第１コンタクトホールＣＨ１内で、ドレイン電極１１ｄの表面の一部は、ドレイン接続透明導電層１５ａと接し、他の部分は第２透明導電層１９ａと接している。なお、後述するように、第２透明導電層１９ａとドレイン電極１１ｄとは、ドレイン接続透明導電層１５ａを介して接続されていてもよい。本明細書では、ＴＦＴ１０１のドレイン電極１１ｄと、その上方に形成された透明導電層（この例ではドレイン接続透明導電層１５ａおよび第２透明導電層１９ａ）とが接する部分を「コンタクト部」と称する。
　図示するように、ゲート絶縁層５は、第１ゲート絶縁層５Ａと、その上に形成された第２ゲート絶縁層５Ｂとの積層構造を有していてもよい。
　層間絶縁層１４のうちＴＦＴ１０１側に位置する第１絶縁層１２は、例えば無機絶縁層であり、ドレイン電極１１ｄの一部と接するように形成されている。第１絶縁層１２は、パッシベーション層として機能する。第１絶縁層１２の上に形成された第２絶縁層１３は、有機絶縁膜であってもよい。なお、図示する例では、層間絶縁層１４は２層構造を有するが、第１絶縁層１２のみからなる単層構造であってもよいし、３層以上の積層構造を有してもよい。
　第１透明導電層１５は、例えば共通電極として機能する。第１透明導電層１５は、開口部１５ｐを有している。ドレイン接続透明導電層１５ａは、第１透明導電層１５と同一の導電膜から形成されているが、第１透明導電層１５とは電気的に接続されていない。
　第２透明導電層１９ａは、例えば画素電極として機能する。この例では、第２透明導電層１９ａは、画素毎に分離されている。また、スリット状の複数の開口部を有している。
　基板１の法線方向から見たとき、第２透明導電層１９ａの少なくとも一部は、誘電体層１７を介して第１透明導電層１５と重なるように配置されている。このため、これらの導電層１５、１９ａの重なる部分には容量が形成される。この容量は、表示装置における補助容量としての機能を有することが可能である。
　基板１の法線方向から見たとき、コンタクト部１０５（１）の少なくとも一部はゲート配線層（ここではゲート配線３またはゲート電極３ａ）と重なるように配置されている。
　ここで、図３（ａ）を用いて、コンタクト部１０５（１）および第１コンタクトホールＣＨ１の形状を説明する。第１コンタクトホールＣＨ１は、第１透明導電層１５、誘電体層１７、第２絶縁層１３および第１絶縁層１２の開口部によって構成されている。図３（ａ）には、第１透明導電層１５、誘電体層１７、第２絶縁層１３、第１絶縁層１２の開口部の輪郭の一例を、それぞれ線１５ｐ、１７ｐ、１３ｐ、１２ｐで示している。
　なお、本明細書では、各層に形成された開口部の側面が基板１に垂直ではなく、開口部の大きさが深さに応じて変化する場合（例えばテーパー形状を有する場合）には、開口部が最も小さくなる深さにおける輪郭を「開口部の輪郭」としている。従って、図３（ａ）において、例えば第２絶縁層１３の開口部１３ｐの輪郭は、第２絶縁層１３の底面（第２絶縁層１３と第１絶縁層１２との界面）における輪郭である。
　開口部１７ｐ、１３ｐは、何れも、第１透明導電層１５の開口部１５ｐの内部に配置されている。このため、第１コンタクトホールＣＨ１の側壁には、第１透明導電層１５は露出されない。第１絶縁層１２の開口部１２ｐは第２絶縁層１３の開口部１３ｐと整合していてもよい。また、開口部１７ｐと開口部１３ｐとは、少なくとも一部が重なるように配置されている。これらの開口部１７ｐ、１３ｐの重なる部分が、ドレイン電極１１ｄと接する第１絶縁層１２の開口部１２ｐに相当する。本実施形態では、第２絶縁層１３の開口部１３ｐの少なくとも一部は、誘電体層１７の開口部１７ｐの輪郭の内部に位置するように、開口部１７ｐ、１３ｐが配置される。図示する例では、誘電体層１７の開口部１７ｐの輪郭の内部に、第２絶縁層１３の開口部１３ｐ全体が配置されている。
　開口部１５ｐの内部には、第１透明導電層１５と電気的に分離されたドレイン接続透明導電層１５ａが形成されている。この例では、ドレイン接続透明導電層１５ａは、開口部１３ｐの側面の一部、開口部１２ｐの側面の一部、および、これらの開口部によって露出されたドレイン電極１１ｄの表面の一部を覆っている。第２透明導電層１９ａは、コンタクトホールＣＨ１内において、ドレイン接続透明導電層１５ａ、ドレイン電極１１ｄの表面および開口部１２ｐ、１３ｐの側面のうちドレイン接続透明導電層１５ａで覆われていない部分、および誘電体層１７の開口部１７ｐの側面を覆っている。
　後述するように、第１コンタクトホールＣＨ１は、誘電体層１７のエッチングと第１絶縁層１２のエッチングと第２絶縁層１３のパターニングとにより形成されている。本実施形態においては、第２絶縁層１３として有機絶縁膜を用いているので、第２絶縁層１３に開口部１３ｐを形成した後、第２絶縁層１３をエッチングマスクとして、第１絶縁層１２のエッチングを行なっている。これにより、第１絶縁層１２の開口部１２ｐ側の側面は、第２絶縁層１３の開口部１３ｐ側の側面の一部と整合する（図３（ｂ）に示す第１コンタクトホールＣＨ１内）。なお、本明細書において、異なる２以上の層の「側面が整合する」とは、これらの層の側面が垂直方向に面一である場合のみでなく、これらの層の側面が連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、同一のマスクを用いて、これらの層をエッチングすること等によって得られる。
　このようなコンタクト部１０５（１）は、例えば次のような方法で形成される。まず、基板１上に、ＴＦＴ１０１を形成する。次いで、ＴＦＴ１０１を覆うように、少なくともＴＦＴ１０１のドレイン電極１１ｄと接する第１絶縁層１２を形成する。次いで、第１絶縁層１２の上に、開口部１３ｐを有する第２絶縁層１３を形成する。この後、第２絶縁層１３をマスクとして、第１絶縁層１２をエッチングして開口部１２ｐを設ける。第１絶縁層１２のエッチングによりドレイン電極１１ｄの表面が露出する。この後、第２絶縁層１３上に、開口部１５ｐを有する第１透明導電層１５と、開口部１５ｐの内側にドレイン接続透明導電層１５ａとを形成する。このとき、ドレイン接続透明導電層１５ａは開口部１２ｐ内でドレイン電極１１ｄの表面の一部と接し、ドレイン電極１１ｄの表面の他の部分は露出している。この後、第１透明導電層１５の上に、開口部１７ｐを有する誘電体層１７を形成する。開口部１２ｐ、１３ｐ、１７ｐは第１コンタクトホールＣＨ１を構成する。次いで、誘電体層１７の上および第１コンタクトホールＣＨ１内に、ドレイン電極１１ｄの表面の他の部分と接するように、第２透明導電層１９ａを形成する。コンタクト部１０５（１）のより具体的な製造工程については後述する。
　なお、本実施形態では、第１コンタクトホールＣＨ１内で、ドレイン電極１１ｄと第２透明導電層１９ａとが直接接していなくてもよい。
　図４（ａ）および（ｂ）は、本実施形態における他のＴＦＴおよびコンタクト部を例示する断面図および平面図である。図４（ｂ）は、図４（ａ）のＡ－Ａ’線に沿った断面を示している。図３に示すＴＦＴ１０１およびコンタクト部１０５（１）と共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　コンタクト部１０５（２）では、第１コンタクトホールＣＨ１内で、ドレイン電極１１ｄはドレイン接続透明導電層１５ａのみと接触し、第２透明導電層１９ａとは接触していない。すなわち、ドレイン電極１１ｄは、ドレイン接続透明導電層１５ａを介して第２透明導電層１９ａに電気的に接続されている。この例では、ドレイン電極１１ｄとドレイン接続透明導電層１５ａとが接触している部分がコンタクト部１０５（２）となる。コンタクト部１０５（２）は、基板１の法線方向から見たとき、ゲート配線層（ここではゲート配線３またはゲート電極３ａ）と重なるように配置されている。さらに、誘電体層１７の開口部１７ｐと、層間絶縁層１４（第１および第２絶縁層１２、１３）の開口部１２ｐ、１３ｐとは、部分的に重なるように配置されている。このため、層間絶縁層１４の開口部側の側面において、ドレイン接続透明導電層１５ａの一部を覆うように誘電体層１７が形成されている。誘電体層１７と、ドレイン接続透明導電層１５ａのうち誘電体層１７で覆われていない部分とを覆うように第２透明導電層１９ａが形成されている。
　コンタクト部１０５（２）は、例えば次のようにして形成され得る。まず、上述したコンタクト部１０５（１）の形成方法と同様の方法で、第２絶縁層１３をマスクとして、第１絶縁層１２をエッチングして、ドレイン電極１１ｄの表面を露出する開口部１２ｐを設ける。この後、第２絶縁層１３上に、開口部１５ｐを有する第１透明導電層１５と、開口部１５ｐの内側にドレイン接続透明導電層１５ａとを形成する。このとき、ドレイン接続透明導電層１５ａを開口部１２ｐ内でドレイン電極１１ｄの表面全体と接するように配置する。この後、第１透明導電層１５の上に、開口部１７ｐを有する誘電体層１７を形成する。開口部１２ｐ、１３ｐ、１７ｐは第１コンタクトホールＣＨ１を構成する。開口部１７ｐの輪郭の一部は、開口部１３ｐの輪郭の内部に位置するので、誘電体層１７は、開口部１２ｐ、１３ｐの側面の一部（図４では左側の側面）を覆うように形成される。次いで、誘電体層１７の上および第１コンタクトホールＣＨ１内に、ドレイン接続透明導電層１５ａと接するように、第２透明導電層１９ａを形成する。
　図５Ａおよび図５Ｂは、それぞれ本実施形態におけるさらに他のコンタクト部１０５（３）を例示する平面図および断面図である。
　コンタクト部１０５（３）は、ゲート配線３と同じ導電膜から形成され、かつ、ゲート配線３とは電気的に分離された下部導電層３ｃ上に配置されている。下部導電層３ｃは、例えば補助容量配線であってもよい。下部導電層３ｃの上には、ゲート絶縁層５を介して、上部導電層１１ｃが形成されている。上部導電層１１ｃは、ソース配線１１と同じ導電膜から形成され、ドレイン電極１１ｄと電気的に接続されている。上部導電層１１ｃはドレイン電極１１ｄと一体的に形成されていてもよい。上部導電層１１ｃの上には、上部導電層１１ｃを露出する開口部１４ｐを有する層間絶縁層１４が形成されている。層間絶縁層１４の開口部１４ｐ内には、ドレイン接続透明導電層１５ａ、誘電体層１７および第２透明導電層１９ａがこの順で形成されている。誘電体層１７には開口部１７ｐが形成されている。この例では、開口部１７ｐは、開口部１４ｐの輪郭の内部に配置されている。第２透明導電層１９ａは、誘電体層１７に形成された開口部１７ｐ内で、ドレイン接続透明導電層１５ａと接している。
　このように、コンタクト部１０５（３）では、画素電極である第２透明導電層１９ａは、ドレイン接続透明導電層１５ａを介して上部導電層１１ｃに電気的に接続されている。このコンタクト部１０５（３）は、下部導電層３ｃを下部電極、上部導電層１１ｃを上部電極とする補助容量としても機能する。
　本実施形態におけるコンタクト部１０５（１）～１０５（３）（以下、単に「コンタクト部１０５」とする。）は上記の構成を有するので、本実施形態によると、次のような利点が得られる。
　（１）コンタクト部１０５の縮小化
　従来の構成（例えば特許文献２に開示された構成）によると、ドレイン電極と共通電極とを接続するコンタクト部と、共通電極と画素電極とを接続するコンタクト部とを別個に形成する必要があり、コンタクト部に要する面積を小さくできないという問題がある。
　これに対し、本実施形態によると、１つの第１コンタクトホールＣＨ１内で、ドレイン電極１１ｄと第２透明導電層１９ａ（画素電極）とを電気的に接続できるので、コンタクトホールに要する面積を低減できる。
　また、コンタクト部１０５（１）および１０５（２）によると、第１コンタクトホールＣＨ１の側面の一部のみを覆うようにドレイン接続透明導電層１５ａを設けるので、コンタクトホール全体に２層の透明導電層を配置する構成よりも、効率的なレイアウトが可能となり、第１コンタクトホールＣＨ１およびコンタクト部１０５を縮小化できる。従って、より高精細なＴＦＴ基板を実現できる。さらに、第１コンタクトホールＣＨ１内において、第２透明導電層１９ａとドレイン電極１１ｄとによる冗長構造が部分的に形成されているので、コンタクト部１０５の信頼性を向上できる。
　（２）ドレイン電極１１ｄの表面保護
　コンタクト部１０５（１）～１０５（３）を形成する際には、ドレイン電極１１ｄの表面の一部または全部をドレイン接続透明導電層１５ａで覆った状態で誘電体層１７の形成までを行うことができる。このようなプロセスを用いると、第１コンタクトホールＣＨ１の底面全体にドレイン電極１１ｄを露出した状態で誘電体層１７を形成する場合と比べて、ドレイン電極１１ｄの露出面積を小さくできるので、ドレイン電極１１ｄの表面に生じるプロセスダメージを低減できる。この結果、より低抵抗で安定したコンタクト部１０５を形成できる。特に、コンタクト部１０５（２）および１０５（３）の構成によると、ドレイン接続透明導電層１５ａでドレイン電極１１ｄの露出表面全体を覆った状態で誘電体層１７の形成までを行うことができる。このため、ドレイン電極１１ｄの表面に生じるプロセスダメージをより効果的に低減できる。
　（３）コンタクト部１０５の配置による高透過率化
　コンタクト部１０５（１）～１０５（３）では、基板１の法線方向から見たとき、ＴＦＴ１０１のドレイン電極１１ｄとドレイン接続透明導電層１５ａまたは第２透明導電層１９ａとが接するコンタクト部１０５は、ゲート配線層（ゲート配線３や下部導電層３ｃ）と重なるように配置されていることが好ましい。これにより、コンタクト部１０５による開口率の低下を従来よりも抑えることが可能となり、高透過率化を実現できる。
　特に、コンタクト部１０５（１）および１０５（２）のように、コンタクト部１０５の少なくとも一部がゲート配線３またはゲート電極３ａと重なっていれば、より高精細なＴＦＴ基板を得ることができる。より好ましくは、コンタクト部１０５全体がゲート配線３またはゲート電極３ａと重なるように配置される。
　本実施形態では、上記（１）で説明したように、コンタクト部１０５の面積を小さくできるので、ゲート配線３の幅を増大させることなく、コンタクト部１０５全体をゲート配線３と重なるように配置させることが可能である。これにより、より効果的に透過率を高めることができ、さらなる高精細化を図ることができる。
　さらに、コンタクト部１０５を形成しようとする領域において、ドレイン電極１１ｄの幅をゲート配線３の幅よりも十分に小さく設定し、ゲート配線３と重なるようにドレイン電極１１ｄ全体を配置することが好ましい。例えば、図３（ａ）に示す平面図において、ゲート電極３ａのエッジとドレイン電極１１ｄのエッジとの距離が２μｍ以上となるように、それぞれの電極パターンを設定してもよい。これにより、ドレイン電極１１ｄによる透過率の低下を抑制できる。その上、アライメントずれによるＣｇｄの変動を小さく抑えることができるので、液晶表示装置の信頼性を高めることが可能である。
　（４）透明補助容量による高透過率化
　本実施形態では、補助容量配線を設けてその上に補助容量を形成してもよいが、補助容量配線自体を設けなくてもよい。その場合、第２透明導電層１９ａの少なくとも一部を、誘電体層１７を介して第１透明導電層１５と重なるように配置することにより、容量を形成できる。この容量は補助容量として機能できる。誘電体層１７の材料および厚さ、容量を形成する部分の面積などを適宜調整することにより、所望の容量を有する補助容量が得られる。このように、画素内に、例えばソース配線と同じ金属膜などを利用して補助容量を別途形成する必要がないので有利である。従って、金属膜を用いた補助容量の形成による開口率の低下を抑制できる。
　本実施形態において、ＴＦＴ１０１の活性層として用いる半導体層７ａは特に限定しないが、例えば酸化物半導体層である。酸化物半導体層は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「ＩＧＺＯ系半導体」と略する。）を含む。ここで、ＩＧＺＯ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。ＩＧＺＯ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質ＩＧＺＯ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質ＩＧＺＯ系半導体が好ましい。このようなＩＧＺＯ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。酸化物半導体はアモルファスシリコン半導体よりも高い移動度を有するので、ＴＦＴ１０１のサイズを低減できる。これに加えて、本実施形態の半導体装置に酸化物半導体ＴＦＴを適用すると、次のような利点がある。
　前述したように、コンタクト部１０５をゲート配線３と重なるように配置し、画素の開口率を高めることが好ましい。これにより、従来よりもＣｇｄが大きくなる。通常、Ｃｇｄの画素容量に対する比：Ｃｇｄ／［Ｃｇｄ＋（ＣLC＋ＣCS）］は、所定の値未満に抑えるように設計されるため、Ｃｇｄが大きくなる分だけ、画素容量（ＣLC＋ＣCS）も増加させる必要が生じる。しかしながら、画素容量を大きくできたとしても、アモルファスシリコンＴＦＴでは、従来のフレーム周波数で書き込みできないという問題が生じる。このように、従来のアモルファスシリコンＴＦＴを用いた半導体装置では、コンタクト部をゲート配線と重なるように配置する構成は、表示装置に要求される他の特性と両立できないので実用的ではなく、そのような構成を採用することはなかった。
　これに対し、本実施形態では、上述した第１および第２透明導電層１５、１９ａと誘電体層１７とによって構成される補助容量を利用してＣCSを大きくすることが可能である。なお、導電層１５、１９ａは何れも透明なので、そのような補助容量を形成しても透過率は低下しない。従って、画素容量を増加させることができるので、Ｃｇｄの画素容量に対する上記比を十分に小さく抑えることができる。さらに、実施形態に酸化物半導体ＴＦＴを適用すると、画素容量が増加しても、酸化物半導体の移動度は高いので、従来と同等のフレーム周波数で書き込み可能である。従って、書き込み速度を維持し、Ｃｇｄ／［Ｃｇｄ＋（ＣLC＋ＣCS）］を十分小さく抑えつつ、コンタクト部１０５の面積に相当する分だけ開口率を高めることができる。
　本実施形態の半導体装置１００をＦＦＳモードの表示装置に適用する場合には、第２透明導電層１９ａは、画素毎に分離され、画素電極として機能する。各第２透明導電層１９ａ（画素電極）は、複数のスリット状の開口部を有することが好ましい。一方、第１透明導電層１５は、少なくとも、画素電極のスリット状の開口部の下に配置されていれば、画素電極の対向電極として機能し、液晶分子に横電界を印加させることができる。好ましくは、第１透明導電層１５は、各画素において、ゲート配線３やソース配線１１などの金属膜が形成されていない領域（光を透過する領域）の略全体を占めるように形成されている。本実施形態では、第１透明導電層１５は、画素の略全体（コンタクト部１０５を形成するための開口部１５ｐ以外）を占めている。これにより、第１透明導電層１５のうち第２透明導電層１９ａと重なる部分の面積を大きくできるので、補助容量の面積を増加させることができる。また、第１透明導電層１５が画素の略全体を占めていると、第１透明導電層１５よりも下に形成されている電極（または配線）からの電界が第１透明導電層１５によってシールドできるという利点が得られる。画素に対する第１透明導電層１５の占有面積は、例えば８０％以上であることが好ましい。
　なお、本実施形態の半導体装置１００は、ＦＦＳモード以外の動作モードの表示装置にも適用され得る。例えばＶＡモードなどの縦電界駆動方式の表示装置に適用し、第２透明導電層１９ａを画素電極として機能させ、画素内に透明な補助容量を形成するために、画素電極とＴＦＴ１０１との間に、誘電体層１７および第１透明導電層１５を形成してもよい。
　＜Ｓ－Ｇ接続部形成領域１０３Ｒ＞
　図６Ａおよび図６Ｂは、それぞれ本実施形態におけるＳ－Ｇ接続部形成領域１０３Ｒの一部を示す平面図および断面図である。
　Ｓ－Ｇ接続部形成領域１０３Ｒに形成される各Ｓ－Ｇ接続部１０３では、ゲート配線３と同じ導電膜から形成された下部導電層３ｓｇと、ソース配線１１と同じ導電膜から形成された上部導電層１１ｓｇとを、下部透明導電層１５ｓｇによって接続している。図示する例では、Ｓ－Ｇ接続部１０３は、下部導電層３ｓｇと下部透明導電層１５ｓｇとを接続する第１接続部１０３Ａと、上部導電層１１ｓｇと下部透明導電層１５ｓｇとを接続する第２接続部１０３Ｂとを有している。下部透明導電層１５ｓｇは、例えば第１透明導電層１５と同じ導電膜から形成されている。
　第１接続部１０３Ａは、下部導電層３ｓｇと、下部導電層３ｓｇを覆うように延設されたゲート絶縁層５、保護層９および層間絶縁層１４と、ゲート絶縁層５、保護層９および層間絶縁層１４に形成された開口部１４ｒＡ内で下部導電層３ｓｇと接する下部透明導電層１５ｓｇと、開口部１４ｒＡ内において、下部透明導電層１５ｓｇ上に形成された上部透明導電層１９ｓｇとを備えている。上部透明導電層１９ｓｇは、例えば第２透明導電層（画素電極）１９ａと同じ導電膜から形成されている。
　一方、第２接続部１０３Ｂは、ゲート絶縁層５上に形成された上部導電層１１ｓｇと、上部導電層１１ｓｇを覆うように延設された層間絶縁層１４と、層間絶縁層１４に形成された開口部１４ｒＢ内で上部導電層１１ｓｇと接する下部透明導電層１５ｓｇと、開口部１４ｒＢ内において、下部透明導電層１５ｓｇ上に形成された上部透明導電層１９ｓｇとを備えている。
　図示する例では、第１および第２接続部１０３Ａ、１０３Ｂの開口部１４ｒＡ、１４ｒＢを含む１つの開口部が形成されているが、これらの開口部１４ｒＡ、１４ｒＢは互いに分離した２つの開口であってもよい。
　本実施形態におけるＳ－Ｇ接続部１０３では、開口部１４ｒＡ、１４ｒＢ内において、下部透明導電層１５ｓｇと上部透明導電層１９ｓｇとが積層されて冗長構造を形成している。これにより、Ｓ－Ｇ接続部１０３の信頼性を高めることができる。
　本実施形態では、上部導電層１１ｓｇがソース配線１１に接続され、かつ、下部導電層３ｓｇが端子部（ソース端子部）１０２の下部導電層３ｔと接続されている。これにより、ソース配線１１を、Ｓ－Ｇ接続部１０３を介して端子部１０２と接続できる。
　＜液晶表示装置の構成＞
　ここで、本実施形態の半導体装置１００を用いた液晶表示装置の構成を説明する。図７は、本実施形態の液晶表示装置１０００を例示する図である。
　図７に示すように、液晶表示装置１０００は、液晶層９３０と、液晶層９３０を挟んで互いに対向するＴＦＴ基板１００（実施形態１の半導体装置１００に対応）および対向基板９００と、ＴＦＴ基板１００および対向基板９００のそれぞれの外側に配置された偏光板９１０および９２０と、表示用の光をＴＦＴ基板１００に向けて出射するバックライトユニット９４０とを備えている。ＴＦＴ基板１００には、複数の走査線（ゲートバスライン）を駆動する走査線駆動回路、および複数の信号線（データバスライン）を駆動する信号線駆動回路が配置されている。走査線駆動回路及び信号線駆動回路は、ＴＦＴ基板１００の外部に配置された制御回路に接続されている。制御回路による制御に応じて、走査線駆動回路からＴＦＴのオン－オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路から表示信号（画素電極である第２透明導電層１９ａへの印加電圧）が、複数の信号線に供給される。また、図示していないが、図１を参照しながら前述したように、共通電極である第１透明導電層１５には、ＣＯＭ信号用配線を介してＣＯＭ信号が供給される。
　対向基板９００は、カラーフィルタを備えている。カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。
　液晶表示装置１０００では、ＴＦＴ基板１００の共通電極である第１透明導電層１５と画素電極である第２透明導電層１９ａとの間に与えられる電位差に応じて、液晶層の液晶分子が画素毎に配向し、表示がなされる。
　＜半導体装置１００の製造方法＞
　以下、図面を参照しながら、本実施形態の半導体装置１００の製造方法の一例を説明する。
　ここでは、図５Ａおよび図５Ｂに示すＴＦＴ１０１およびコンタクト部１０５（３）、図２（ａ）および（ｂ）に示す端子部１０２（１）、図６Ａおよび図６Ｂに示すＳ－Ｇ接続部１０３を基板１上に同時に形成する方法を例に説明する。なお、本実施形態の製造方法は、以下に説明する例に限定されない。また、ＴＦＴ１０１、コンタクト部１０５、端子部１０２およびＳ－Ｇ接続部１０３のそれぞれの構成も、適宜変更可能である。
　図８は、本実施形態の半導体装置１００の製造方法のフローを示す図である。この例では、ＳＴＥＰ１～８でそれぞれマスクを使用しており、合計８枚のマスクを用いる。
　図９Ａ～図１１Ａの（ａ）～（ｈ）は、それぞれ、同一基板上にＴＦＴ１０１、コンタクト部１０５、Ｓ－Ｇ接続部１０３および端子部１０２を形成する工程を示す平面図である。また、図９Ｂ～図１１Ｂの（ａ）～（ｈ）は、それぞれ、図９Ａ～図１１Ａの（ａ）～（ｈ）に対応する断面図である。
　ＳＴＥＰ１：ゲート配線形成工程（図９Ａ（ａ）、図９Ｂ（ａ））
　まず、基板１上に、図示しないゲート配線用金属膜（厚さ：例えば５０ｎｍ～５００ｎｍ）を形成する。ゲート配線用金属膜は、基板１の上にスパッタ法などによって形成される。
　次いで、ゲート配線用金属膜をパターニングすることにより、ゲート配線層を形成する。このとき、図９Ａ（ａ）および図９Ｂ（ａ）に示すように、トランジスタ形成領域１０１Ｒには、ゲート配線用金属膜のパターニングによりＴＦＴ１０１のゲート電極３ａおよび下部導電層３ｃをゲート配線３と一体的に形成する。同様に、端子部形成領域１０２Ｒには端子部１０２の下部導電層３ｔ、Ｓ－Ｇ接続部形成領域１０３ＲにはＳ－Ｇ接続部１０３の下部導電層３ｓｇを形成する。
　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　ゲート配線用金属膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、Ｃｕ（銅）／Ｔｉ（チタン）からなる積層膜を用いる。上層であるＣｕ層の厚さは例えば３００ｎｍ、下層であるＴｉ層の厚さは例えば３０ｎｍである。パターニングには、公知のフォトリソグラフィ法によって、レジストマスク（図示せず）を形成した後、レジストマスクで覆われていない部分のゲート配線用金属膜を除去することによって行われる。パターニングの後、レジストマスクは除去される。
　ＳＴＥＰ２：ゲート絶縁層・半導体層形成工程（図９Ａ（ｂ）、図９Ｂ（ｂ））
　次に、図９Ａ（ｂ）および図９Ｂ（ｂ）に示すように、基板１上に、ゲート電極３ａ、下部導電層３ｃ、下部導電層３ｔ、３ｓｇを覆うように、ゲート絶縁層５を形成する。この後、ゲート絶縁層５の上に半導体膜を形成し、これをパターニングする。これにより、トランジスタ形成領域１０１Ｒに半導体層７ａを形成し、端子部形成領域１０２Ｒに半導体層７ｔを形成する。半導体層７ａは、少なくとも一部がゲート電極３ａと重なるように配置される。また、半導体層７ｔは下部導電層３ｔの上に開口部７ｑを有している。基板１の法線方向から見たとき、半導体層７ｔの開口部７ｑは、下部導電層３ｔの輪郭の内部に位置することが好ましい。図示するように、Ｓ－Ｇ接続部形成領域１０３Ｒでは、半導体膜は除去されてもよい。
　ゲート絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、２層構造のゲート絶縁層５を形成する。ゲート絶縁層５の下層は、例えば厚さが３００ｎｍのＳｉＮｘ膜であり、上層は、例えば厚さが５０ｎｍのＳｉＯ2膜であってもよい。これらの絶縁層は、例えばＣＶＤ法を用いて形成される。
　なお、半導体層７ａとして酸化物半導体層を用いる場合、積層膜を用いてゲート絶縁層５を形成するときには、ゲート絶縁層５の最上層（すなわち半導体層に接する層）は、酸素を含む層（例えばＳｉＯ2などの酸化物層）であることが好ましい。これにより、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損を効果的に低減できる。
　本実施形態では、半導体層７ａとして酸化物半導体層を形成する。例えばスパッタ法を用いて、厚さが３０ｎｍ以上２００ｎｍ以下の酸化物半導体膜（図示せず）をゲート絶縁層５上に形成する。酸化物半導体膜は、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜（ＩＧＺＯ系半導体膜）である。ここでは、酸化物半導体膜として、厚さが例えば５０ｎｍのＩＧＺＯ系半導体膜を形成する。この後、フォトリソグラフィにより、酸化物半導体膜のパターニングを行い、半導体層７ａを得る。半導体層７ａは、ゲート絶縁層５を介してゲート電極３ａと重なるように配置される。
　なお、ＩＧＺＯ系半導体膜におけるＩｎ、ＧおよびＺｎの割合は上記に限定されず適宜選択され得る。また、ＩＧＺＯ系半導体膜の代わりに、他の酸化物半導体膜を用いて半導体層７ａを形成してもよい。他の酸化物半導体膜は、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺｎ1-xＯ）又は酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）、酸化カドミウム（ＣｄＯ）などであってもよい。
　ＳＴＥＰ３：保護層およびゲート絶縁層のエッチング工程（図９Ａ（ｃ）、図９Ｂ（ｃ））
　次に、半導体層７ａ、７ｔおよびゲート絶縁層５の上に、保護層（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）９を形成する。続いて、レジストマスク（図示せず）を用いて、保護層９のエッチングを行う。このとき、保護層９がエッチングされ、かつ、半導体層７ａ、７ｔおよびゲート絶縁層５がエッチングされないように、各層の材料に応じて、エッチング条件が選択される。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板１の温度、チャンバー内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。
　これにより、図９Ａ（ｃ）および図９Ｂ（ｃ）に示すように、トランジスタ形成領域１０１Ｒにおいては、保護層９に、半導体層７ａのうちチャネル領域となる領域の両側をそれぞれ露出する開口部９ｐが形成される。このエッチングでは、半導体層７ａはエッチストッパとして機能する。なお、保護層９は少なくともチャネル領域となる領域を覆うようにパターニングされればよい。保護層９のうちチャネル領域上に位置する部分はチャネル保護膜として機能する。例えば、後のソース・ドレイン分離工程において、半導体層７ａに生じるエッチングダメージを低減できるので、ＴＦＴ特性の劣化を抑制できる。
　一方、端子部形成領域１０２Ｒにおいては、保護層９は半導体層７ｔの上面を覆うように形成される。保護層９は、下部導電層３ｃ上に位置する開口部９ｑを有している。図９Ａ（ｃ）および図９Ｂ（ｃ）では、保護層９の開口部９ｑの側面と半導体層７ｔの開口部７ｑの側面とが整合しているように示されているが、保護層９の端部は半導体層７ｔの端部よりも外側（開口部側）に位置していることが好ましい。すなわち、基板１の法線方向から見たとき、保護層９の開口部９ｑは、半導体層７ｔの開口部７ｑの内部にあることが好ましい。これにより、半導体層７ｔの上面全体を、より確実に保護層９で覆うことができるので、後のソース・ドレイン電極を形成するためのエッチング工程において、半導体層７ｔの受けるダメージを低減できる。半導体層７ｔをより効果的に保護するためには、保護層９は、半導体層７ｔの側面も覆っていてもよい。
　コンタクト部１０５を形成する領域およびＳ－Ｇ接続部形成領域１０３Ｒでは、保護層９に、下部導電層３ｃ上に位置する開口部９ｗ、下部導電層３ｓｇ上に位置する開口部９ｒが形成される。
　保護層９は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはそれらの積層膜であってもよい。ここでは、ＣＶＤ法により、保護層９として、厚さが例えば１００ｎｍの酸化シリコン膜（ＳｉＯ2膜）を形成する。
　半導体層７ａ、７ｔ上に保護層９を形成すると、酸化物半導体層に生じるプロセスダメージを低減できる。保護層９として、ＳｉＯｘ膜（ＳｉＯ2膜を含む）などの酸化物膜を用いることが好ましい。酸化物半導体層に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸化欠損をより効果的に低減できる。ここでは、保護層９として、厚さが例えば１００ｎｍのＳｉＯ2膜を用いる。
　ＳＴＥＰ４：ソース・ドレイン形成工程（図１０Ａ（ｄ）、図１０Ｂ（ｄ））
　次に、保護層９の上、および開口部９ｐ、９ｗ、９ｒ、９ｑ内に、ソース配線用金属膜（厚さ：例えば５０ｎｍ～５００ｎｍ）を形成する。ソース配線用金属膜は、例えばスパッタ法などによって形成される。
　続いて、ソース配線用金属膜をパターニングすることにより、ソース配線層を形成する。このとき、図１０Ａ（ｄ）および図１０Ｂ（ｄ）に示すように、トランジスタ形成領域１０１Ｒには、ソース配線用金属膜からソース電極１１ｓ、ドレイン電極１１ｄおよび上部導電層１１ｃを形成する。ソース電極１１ｓおよびドレイン電極１１ｄは、それぞれ、開口部９ｐ内で半導体層７ａに接続される。また、上部導電層１１ｃは開口部９ｗ内に形成される。
　Ｓ－Ｇ接続部形成領域１０３Ｒでは、開口部９ｒによって露出されたゲート絶縁層５の一部に上部導電層１１ｓｇが形成される。ゲート絶縁層５のうち上部導電層１１ｓｇで覆われていない部分は露出した状態で残る。
　端子部形成領域１０２Ｒにおいては、ソース配線用金属膜は除去される。
　このエッチング工程（ソース・ドレイン分離工程）では、保護層９が半導体層７ａ、７ｔをそれぞれ覆っており、バリアレイヤとして機能するので、エッチング時に半導体層７ａ、７ｔが受けるダメージを低減できる。
　ソース配線用金属膜の材料は特に限定せず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、例えば、厚さが３０ｎｍのＴｉ層を下層とし、厚さが３００ｎｍのＣｕ層を上層とする積層膜を用いる。
　ＳＴＥＰ５：層間絶縁層形成工程（図１０Ａ（ｅ）、図１０Ｂ（ｅ））
　次に、図１０Ａ（ｅ）および図１０Ｂ（ｅ）に示すように、基板１の上に、第１絶縁層１２および第２絶縁層１３をこの順で形成する。これらの絶縁層１２、１３は層間絶縁層１４を構成する。本実施形態では、第１絶縁層１２として、例えばＣＶＤ法により、無機絶縁層（パッシベーション膜）を形成する。次いで、第１絶縁層１２の上に、第２絶縁層１３として、例えば有機絶縁層を形成する。この後、第２絶縁層１３のパターニングを行い、第２絶縁層１３のうち上部導電層１１ｃ上に位置する部分と、上部導電層１１ｓｇおよび下部導電層３ｓｇ上に位置する部分とに開口部を設ける。また、端子部形成領域１０２Ｒでは、第２絶縁層１３を除去する。
　続いて、パターニングされた第２絶縁層１３をマスクとして、第１絶縁層１２、ゲート絶縁層５および保護層９のエッチングを行う。これにより、トランジスタ形成領域１０１Ｒでは、第１絶縁層１２のうち第２絶縁層１３で覆われていない部分が除去される。この結果、第１および第２絶縁層１２、１３には、上部導電層１１ｃの一部を露出する第１コンタクトホールＣＨ１が形成される。
　Ｓ－Ｇ接続部形成領域１０３Ｒでは、第１絶縁層１２のうち第２絶縁層１３で覆われていない部分と、ゲート絶縁層５のうち上部導電層１１ｓｇで覆われていない部分とが除去される（第１絶縁層１２およびゲート絶縁層５の同時エッチング）。この結果、第１および第２絶縁層１２、１３には、下部導電層３ｓｇの一部を露出する開口部１４ｒＡおよび上部導電層１１ｓｇの一部を露出する開口部１４ｒＢが形成される。この例では、これらの開口部１４ｒＡ、１４ｒＢは接続されている。
　端子部形成領域１０２Ｒでは、保護層９と、第１絶縁層１２のうち半導体層７ｔの開口部内に位置する部分と、ゲート絶縁層５のうち半導体層７ｔで覆われていない部分とが除去される（第１絶縁層１２、ゲート絶縁層５および保護層９の同時エッチング）。すなわち、半導体層７ｔは、保護層９のエッチングにおいてエッチングストッパとして機能し、かつ、ゲート絶縁層５のエッチングにおいてはエッチングマスクとして機能する。このように、半導体層７ｔをエッチングマスクとして利用できるので、開口部を形成するために別個のマスクを形成する必要がなく有利である。この工程により、ゲート絶縁層５に、下部導電層３ｔの一部を露出する開口部５ｑが形成される。開口部５ｑおよび７ｑは第２コンタクトホールＣＨ２を構成する。第２コンタクトホールＣＨ２の側壁において、半導体層７ｔの側面は、ゲート絶縁層５の側面と整合する。
　第１絶縁層１２としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。なお、さらに他の膜質を有する絶縁性材料を用いてもよい。第２絶縁層１３は有機材料からなる層であることが好ましく、例えばポジ型の感光性樹脂膜であってもよい。本実施形態では、第１絶縁層１２として、厚さが例えば２００ｎｍのＳｉＯ2膜、第２絶縁層１３として、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を用いる。
　なお、これらの絶縁層１２、１３の材料は上記材料に限定されない。第２絶縁層１３のパターニングの際には、第１絶縁層１２をエッチングすることなく、第２絶縁層１３をエッチングできるように、各絶縁層１２、１３の材料及びエッチング条件を選択すればよい。従って、第２絶縁層１３は例えば無機絶縁層であっても構わない。また、第１絶縁層１２、ゲート絶縁層５および保護層９のエッチング工程では、これらの層をエッチングでき、かつ、半導体層７ｔおよび上部導電層１１ｓｇがエッチングされないような材料およびエッチング条件を選択すればよい。
　ＳＴＥＰ６：第１透明導電層形成工程（図１０Ａ（ｆ）、図１０Ｂ（ｆ））
　次に、第２絶縁層１３上、コンタクトホールＣＨ１、ＣＨ２内、および開口部１４ｒＡ、１４ｒＢ内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。
　図１０Ａ（ｆ）および図１０Ｂ（ｆ）に示すように、トランジスタ形成領域１０１Ｒにおいて、透明導電膜のパターニングにより、第２絶縁層１３上に第１透明導電層１５を形成する。また、第１コンタクトホールＣＨ１内に、第１透明導電層１５と電気的に分離されたドレイン接続透明導電層１５ａを形成する。ドレイン接続透明導電層１５ａは、第１コンタクトホールＣＨ１内で上部導電層１１ｃと接する。ドレイン接続透明導電層１５ａの端部は、第２絶縁層１３上に位置していてもよい。
　Ｓ－Ｇ接続部形成領域１０３Ｒでは、透明導電膜のパターニングにより、開口部１４ｒＡ、１４ｒＢ内に、下部透明導電層１５ｓｇを形成する。下部透明導電層１５ｓｇは開口部１４ｒＡ内で下部導電層３ｓｇと接し、開口部１４ｒＢ内で上部導電層１１ｓｇと接する。下部透明導電層１５ｓｇの端部は、第２絶縁層１３上に位置していてもよい。
　端子部形成領域１０２Ｒでは、透明導電膜のパターニングにより、第２コンタクトホールＣＨ２内および半導体層７ｔの一部上に下部透明接続層１５ｔを形成する。下部透明接続層１５ｔは、第２コンタクトホールＣＨ２内で下部導電層３ｔと接する。
　本実施形態では、下部透明接続層１５ｔのパターニングの際に、半導体層７ｔも同時にパターニングしている。基板１上に複数の端子部を形成する場合に、隣接する端子部の下部透明接続層１５ｔに接する半導体層７ｔ同士が接続されていると、端子部同士が導通するおそれがある。本実施形態のように、下部透明接続層１５ｔとともに半導体層７ｔのパターニングを行うと、各端子部の半導体層７ｔのパターンを互いに分離させることができるので好ましい。ドライエッチングにより、下部透明接続層１５ｔおよび半導体層７ｔのパターニングを行う場合、基板１の法線方向から見たとき、下部透明接続層１５ｔの端部と半導体層７ｔの端部（第２コンタクトホールＣＨ２とは反対側の端部）とは整合する。ウェットエッチングを用いてパターニングを行う場合、基板１に垂直な断面において、半導体層７ｔの上記端部の側面が下部透明接続層１５ｔの端部から第２コンタクトホールＣＨ２側に傾斜する逆テーパー形状を有することもある。このように、下部透明接続層１５ｔおよび半導体層７ｔを同時にパターニングすると、製造工程数を増大させることなく、第２コンタクトホールＣＨ２の周辺（周囲、フリンジ部分）においてのみ、下部透明接続層１５ｔとゲート絶縁層５との間に半導体層７ｔを残すことができる。従って、端子部の信頼性を確保しつつ、端子部同士の導通を抑制できる。
　なお、第１透明導電層１５は、画素内のコンタクト部１０５以外の部分の略全体を占めるように形成されていてもよい。
　第１透明導電層１５、ドレイン接続透明導電層１５ａ、下部透明導電層１５ｓｇおよび下部透明接続層１５ｔを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０～２００ｎｍ）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　ＳＴＥＰ７：誘電体層形成工程（図１１Ａ（ｇ）、図１１Ｂ（ｇ））
　次に、基板１の表面全体を覆うように、例えばＣＶＤ法により、誘電体層１７を形成する。次いで、誘電体層１７の上にレジストマスク（図示せず）を形成し、誘電体層１７のエッチングを行う。
　これにより、図１１Ａ（ｇ）および図１１Ｂ（ｇ）に示すように、トランジスタ形成領域１０１Ｒでは、誘電体層１７に、ドレイン接続透明導電層１５ａを露出する開口部１７ｐが形成される。この例では、開口部１７ｐは、第１コンタクトホールＣＨ１の底面の一部においてドレイン接続透明導電層１５ａが露出されるように配置されているが、開口部１７ｐの位置は特に限定されない。
　Ｓ－Ｇ接続部形成領域１０３Ｒでは、誘電体層１７に、下部透明導電層１５ｓｇを露出する開口部１７ｒが形成される。この例では、下部透明導電層１５ｓｇのうち開口部１４ｒＡ、１４ｒＢ内に位置する部分全体が露出するように開口部１７ｒが形成されている。
　端子部形成領域１０２Ｒでは、誘電体層１７は除去される。
　誘電体層１７としては、特に限定されず、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。本実施形態では、誘電体層１７は、補助容量を構成する容量絶縁膜としても利用されるため、所定の容量ＣCSが得られるように、誘電体層１７の材料や厚さを適宜選択することが好ましい。誘電体層１７の材料としては、誘電率と絶縁性の観点からＳｉＮｘが好適に用いられ得る。誘電体層１７の厚さは、例えば１５０ｎｍ以上４００ｎｍ以下である。１５０ｎｍ以上であれば、より確実に絶縁性を確保できる。一方、４００ｎｍ以下であれば、より確実に所望の容量が得られる。本実施形態では、誘電体層１７として、例えば厚さが３００ｎｍのＳｉＮｘ膜を用いる。
　ＳＴＥＰ８：第２透明導電層形成工程（図１１Ａ（ｈ）、図１１Ｂ（ｈ））
　続いて、誘電体層１７の上、開口部１７ｐ、１７ｒ内、および第２コンタクトホールＣＨ２内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。
　これにより、図１１Ａ（ｈ）および図１１Ｂ（ｈ）に示すように、トランジスタ形成領域１０１Ｒには、第２透明導電層１９ａが形成される。第２透明導電層１９ａは、開口部１７ｐ内でドレイン接続透明導電層１５ａと接している。これにより、第２透明導電層１９ａとドレイン電極１１ｄとを、ドレイン接続透明導電層１５ａおよび上部導電層１１ｃを介して電気的に接続させることが可能になる。また、第２透明導電層１９ａの少なくとも一部は、誘電体層１７を介して第１透明導電層１５と重なるように配置される。なお、本実施形態では、第２透明導電層１９ａは、ＦＦＳモードの表示装置において画素電極として機能する。この場合、各画素において、第２透明導電層１９ａのうちゲート配線３と重なっていない部分に、複数のスリットが形成されてもよい。
　Ｓ－Ｇ接続部形成領域１０３Ｒでは、透明導電膜から、開口部１７ｒ内で下部透明導電層１５ｓｇと接する上部透明導電層１９ｓｇが得られる。これにより、下部導電層３ｓｇと上部導電層１１ｓｇとを、下部透明導電層１５ｓｇおよび上部透明導電層１９ｓｇを介して接続させることが可能となる。また、開口部１４ｒＡ、１４ｒＢ内で下部透明導電層１５ｓｇと上部透明導電層１９ｓｇとが積層し、冗長構造が得られるので、信頼性の高い接続部を実現できる。
　端子部形成領域１０２Ｒでは、透明導電膜から、端子部１０２の上部透明接続層１９ｔが形成される。上部透明接続層１９ｔは、第２コンタクトホールＣＨ２内において、下部透明接続層１５ｔと接している。これにより、下部導電層３ｔと上部透明接続層１９ｔとを、下部透明接続層１５ｔを介して接続させることが可能となる。また、下部透明接続層１５ｔと上部透明接続層１９ｔとを積層させており、冗長構造が得られるので、信頼性の高い端子部を実現できる。
　第２透明導電層１９ａ、上部透明接続層１９ｓｇおよび上部透明接続層１９ｔを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０～１５０ｎｍ）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　なお、本実施形態では、表示領域の略全体において、ゲート絶縁層５と層間絶縁層１４との間に保護層が設けられるが、端子部形成領域１０２Ｒでは保護層は除去されている。しかしながら、端子部の形成工程において、半導体層７ｔのプロセスダメージを抑制するために保護層が利用される。
　上記では、図２（ｂ）に示す端子部１０２、図４に示すＴＦＴ１０１およびコンタクト部１０５（３）を製造する方法を説明したが、代わりに、図２（ｃ）に示す端子部１０２（２）、図３に示すコンタクト部１０５（１）、図４に示すコンタクト部１０５（２）を製造する場合も、上記と同様に、図８に示すフローに沿って製造することができる。
　（実施形態２）
　以下、本発明による半導体装置の実施形態２を説明する。
　前述の実施形態１では、Ｓ－Ｇ接続部１０３において、透明導電層１５、１９ａを利用してソース配線用金属から形成された上部導電層１１ｓｇと、ゲート配線用金属から形成された下部導電層３ｓｇとを電気的に接続しているが、本実施形態では、上部導電層１１ｓｇと下部導電層３ｓｇとを直接接触させる構造を採用している。また、本実施形態では、コンタクト部１０５にドレイン接続透明導電層１５ａを形成せず、第２透明導電層１９ａと上部導電層１１ｃとを直接接触させている点で、実施形態１と異なっている。コンタクト部１０５は、補助容量配線として機能する下部導電層３ｃの上に設けられている。さらに、端子部を形成する際に、保護層９をエッチングマスクとして半導体層７ｔに開口部７ｑを形成する点で、実施形態１で説明した製造方法と異なっている。
　図１２～図１５の（ａ）～（ｐ）は、それぞれ、本実施形態の半導体装置の製造方法の一例を示す工程断面図である。図９Ｂ～図１１Ｂと同様の構成要素には同じ参照符号を付している。以下の説明では、実施形態１と同様の工程（各構成要素の材料や、製膜方法、エッチング方法、膜の厚さなどを含む）については、説明を省略する。
　まず、図１２（ａ）に示すように、基板１上にゲート配線用金属３’を形成する。次いで、図１２（ｂ）に示すように、ゲート配線用金属３’のパターニングを行い、ゲート配線層を得る。具体的には、トランジスタ形成領域１０１Ｒには、ゲート電極３ａおよび下部導電層３ｃを形成する。下部導電層３ｃは、補助容量配線であってもよい。Ｓ－Ｇ接続部形成領域１０３Ｒ、端子部形成領域１０２Ｒには、それぞれ、下部導電層３ｓｇおよび下部導電層３ｔを形成する。
　次に、図１２（ｃ）に示すように、ゲート電極３ａ、下部導電層３ｃ、下部導電層３ｓｇおよび下部導電層３ｔを覆うようにゲート絶縁層５を形成する。
　この後、図１２（ｄ）に示すように、ゲート絶縁層５の上に半導体膜７’を形成する。続いて、半導体膜７’のパターニングを行う。これにより、図１２（ｅ）に示すように、トランジスタ形成領域１０１Ｒに半導体層７ａおよび半導体層７ｃ、端子部形成領域１０２Ｒには半導体層７ｔを形成する。半導体層７ａは、その一部がゲート電極３ａと重なるように配置される。半導体層７ｃは、コンタクト部および補助容量を形成しようとする領域に、下部導電層３ｃと重なるように配置される。半導体層７ｔは、その一部が下部導電層３ｔと重なるように配置される。
　次いで、図１３（ｆ）に示すように、ゲート絶縁層５、半導体層７ａ、７ｃ、７ｔを覆うように保護層９を形成する。続いて、図１３（ｇ）に示すように、保護層９の上に、所定の開口を有するマスク層３１を形成する。このマスク層３１をエッチングマスクとして、保護層９のパターニングを行う。このとき、ゲート絶縁層５のうちマスク層３１にも半導体層７ａ、７ｃ、７ｔにも覆われていない部分も除去される（保護層９とゲート絶縁層５との同時エッチング）。これにより、図１３（ｈ）に示すように、トランジスタ形成領域１０１Ｒにおいては、保護層９に、半導体層７ａのチャネル領域となる部分の両側を露出する開口部９ｐが形成される。Ｓ－Ｇ接続部形成領域１０３Ｒでは、保護層９およびゲート絶縁層５がエッチングされて、下部導電層３ｓｇの一部を露出する開口部９ｒが形成される。端子部形成領域１０２Ｒでは、半導体層７ｔの一部を露出する開口部９ｑが形成される。
　次に、図１３（ｉ）に示すように、基板１の表面全体を覆うようにソース配線用金属膜１１’を形成する。この後、ソース配線用金属膜１１’のパターニングを行う。これにより、図１４（ｊ）に示すように、トランジスタ形成領域１０１Ｒで、開口部９ｐ内で半導体層７ａと接するソース電極１１ｓおよびドレイン電極１１ｄが形成され、ＴＦＴ１０１が得られる。また、下部導電層３ｃ上には、ゲート絶縁層５および半導体層７ｃを介して上部導電層１１ｃが形成される。Ｓ－Ｇ接続部形成領域１０３Ｒでは、開口部９ｒ内で下部導電層３ｓｇと接する上部導電層１１ｓｇが形成される。このようにして、Ｓ－Ｇ接続部１０３（２）が得られる。端子部形成領域１０２Ｒでは、ソース配線用金属膜１１’とともに半導体層７ｔもエッチングされる。このとき、保護層９は、ソース配線用金属膜１１’のエッチングに対するエッチストップとして機能し、かつ、半導体層７ｔのエッチングに対してエッチングマスクとして機能する。従って、半導体層７ｔのうち保護層９で覆われていない部分のみが除去され、保護層９で覆われている部分は残る。
　続いて、図１４（ｋ）に示すように、基板１の表面全体に第１絶縁層１２を形成し、第１絶縁層１２および保護層９のパターニングを行う。これにより、第１絶縁層１２および保護層９のうち、端子部形成領域１０２Ｒに位置する部分を除去する。次いで、第２絶縁層１３を形成し、パターニングを行う。これにより、第２絶縁層１３に、上部導電層１１ｃ上に位置する開口部１３ｐを形成するとともに、第２絶縁層１３のうち端子部形成領域１０２Ｒに位置する部分を除去する。
　次いで、基板１の表面全体に透明導電膜を形成し、これをパターニングする。これにより、トランジスタ形成領域１０１ＲおよびＳ－Ｇ接続部形成領域１０３Ｒでは、第２絶縁層１３上に第１透明導電層１５が形成される。第１透明導電層１５は、コンタクト部となる部分に開口部１５ｐを有している。基板１の法線方向から見たとき、第１透明導電層１５の開口部１５ｐの内部に、第２絶縁層１３の開口部１３ｐが位置する。また、端子部形成領域１０２Ｒでは、透明導電膜のパターニングの際に、半導体層７ｔも同時にエッチングされる。この結果、開口部５ｑ内で下部導電層３ｔと接する下部透明接続層１５ｔが形成されるとともに、半導体層７ｔは端子部ごとに分離される。各端子部では、半導体層７ｔは、下部透明接続層１５ｔとゲート絶縁層５との間に位置し、その開口部と反対側の端部は、下部透明接続層１５ｔの端部と整合する。
　この後、図１４（ｍ）に示すように、基板１の表面全体（開口部１３ｐ内も含む）に誘電体層１７を形成する。続いて、誘電体層１７のパターニングを行う。これにより、図１５（ｎ）に示すように、誘電体層１７のうち端子部形成領域１０２Ｒに位置する部分が除去される。また、第２絶縁層１３の開口部１３ｐ内において、誘電体層１７および第１絶縁層１２に、上部導電層１１ｃに達する開口部１７ｐが形成される（誘電体層１７と第１絶縁層１２との同時エッチング）。
　続いて、図１５（ｏ）に示すように、基板１の表面全体（開口部１７ｐ内も含む）に透明導電膜１９’を形成し、パターニングを行う。これにより、図１５（ｐ）に示すように、トランジスタ形成領域１０１ＲおよびＳ－Ｇ接続部形成領域１０３Ｒには、画素電極となる第２透明導電層１９ａが形成される。第２透明導電層１９ａは、開口部１７ｐ内で上部導電層１１ｃと接し、コンタクト部１０５（４）を形成する。端子部形成領域１０２Ｒには、下部透明接続層１５ｔと接する上部透明接続層１９ｔが形成される。このようにして、端子部１０２（２）が得られる。
　本実施形態によると、実施形態１と同様に、信頼性の高い端子部１０２を簡便に形成できる。また、本実施形態では、コンタクト部および補助容量の形成工程において、上部導電層１１ｃの表面を第１絶縁層１２で保護した状態で誘電体層１７の形成を行うことができるので、上部導電層１１ｃのプロセスダメージを低減できる。また、Ｓ－Ｇ接続部１０３（２）は、ソース配線層とゲート配線層とが直接接する構造を有するので、縮小化および低抵抗化が可能になる。
　（実施形態３）
　以下、本発明による半導体装置の実施形態３を説明する。実施形態３は、前述した実施形態１と、端子部のコンタクトホールの周辺（周囲）に誘電体層を有する点で異なっている。ＴＦＴおよびＳ－Ｇ接続部の構造は実施形態１と同様であるので、説明を省略する。
　図１６（ａ）および（ｂ）は、それぞれ、ＴＦＴ基板の周辺領域に形成された端子部２０２を示す平面図および断面図である。図１６では、図２と同様の構成要素には同じ参照符号を付している。また、図１６（ｂ）では、隣接する２つの端子を図示しているが、端子の個数は特に限定されない。
　端子部２０２は、コンタクトホールＣＨの周囲において、下部透明接続層１５ｔと上部透明接続層１９ｔとの間には誘電体層１７ｔが形成されている点で、図２に示す端子部１０２と異なっている。端子部２０２では、下部透明接続層１５ｔを介して、上部透明接続層１９ｔと下部導電層３ｔとの電気的な接続が確保される。
　本実施形態でも、実施形態１と同様に、下部導電層３ｔは、例えばゲート配線３と同じ導電膜から形成されている。また、半導体層７ｔは、ＴＦＴ１０１の活性層である半導体層７ａと同じ半導体膜から形成されている。さらに、誘電体層１７ｔは、誘電体層１７と同じ誘電体膜から形成されている。
　端子部２０２も、実施形態１の端子部１０２と同様に、下部透明接続層１５ｔおよび上部透明接続層１９ｔによる冗長構造を有しているので、高い信頼性を確保できる。また、本実施形態をＦＦＳモードの表示装置に使用されるＴＦＴ基板に適用する場合、下部透明接続層１５ｔを共通電極と同じ透明導電膜から形成し、上部透明接続層１９ｔを画素電極と同じ導電膜から形成することが好ましい。このように、共通電極および画素電極となる一対の電極層を利用することにより、製造工程数やマスク枚数の増加を抑えつつ、冗長構造を有する端子部２０２を形成できる。
　基板１の法線方向から見たとき、半導体層７ｔ、誘電体層１７ｔ、上部透明接続層１９ｔおよび下部透明接続層１５ｔは重なっていることが好ましい。また、誘電体層１７ｔは、下部透明接続層１５ｔの上面のみでなく、ゲート絶縁層５の上面とも接していることが好ましい。これにより、誘電体層１７ｔは、下部透明接続層１５ｔの側面および半導体層７ｔのコンタクトホールＣＨと反対側の端部の側面を覆うように配置されるので、半導体層７ｔへのプロセスダメージを低減できる。
　図示するように、半導体層７ｔの開口部７ｑ側の端部は、ゲート絶縁層５の開口部５ｑ側の側面と整合していてもよい。このような構成は、後述する製造方法において、半導体層７ｔをエッチングマスクとして、ゲート絶縁層５に開口部５ｑを形成することによって得られる。また、半導体層７ｔの開口部７ｑと反対側の側面は、下部透明接続層１５ｔの側面と整合していてもよい。このような構成は、後述する製造方法において、半導体層７ｔと下部透明接続層１５ｔとを同時にエッチングすることによって得られる。
　次いで、本実施形態の半導体装置の製造方法の一例を説明する。ここでは、図５Ａおよび図５Ｂに示すＴＦＴ１０１およびコンタクト部１０５（３）、図１６に示す端子部２０２および図６Ａおよび図６Ｂに示すＳ－Ｇ接続部１０３を基板１上に同時に形成する方法を例に説明する。なお、本実施形態の製造方法は、以下に説明する例に限定されない。また、ＴＦＴ１０１、コンタクト部１０５、端子部１０２およびＳ－Ｇ接続部１０３のそれぞれの構成も、適宜変更可能である。
　本実施形態の半導体装置も、図８に示すフローに沿って製造され得る。ＳＴＥＰ１～ＳＴＥＰ６までの工程は、図９Ａ、図９Ｂおよび図１０Ａ、図１０Ｂを参照しながら前述した工程と同様であるので、ここでは説明を省略する。図１７（ａ）は、ＳＴＥＰ７の工程を説明するための工程断面図、図１７（ｂ）は、ＳＴＥＰ８の工程を説明するための工程断面図である。
　ＳＴＥＰ１～ＳＴＥＰ６：トランジスタ形成工程（図示せず）
　まず、図９Ａ、図９Ｂおよび図１０Ａ、図１０Ｂに示す工程と同様に、基板１上に、ゲート配線、半導体層、保護層、ソース・ドレイン、層間絶縁層および第１透明導電層の形成を行う。
　ＳＴＥＰ７：誘電体層形成工程（図１７（ａ））
　次に、基板１の表面全体を覆うように、例えばＣＶＤ法により、誘電体層１７を形成する。この後、誘電体層１７の上にレジストマスク（図示せず）を形成し、誘電体層１７のエッチングを行う。これにより、図１７（ａ）に示すように、トランジスタ形成領域１０１Ｒでは、誘電体層１７に、ドレイン接続透明導電層１５ａを露出する開口部１７ｐが形成される。Ｓ－Ｇ接続部形成領域１０３Ｒでは、誘電体層１７に、下部透明導電層１５ｓｇを露出する開口部１７ｒが形成される。この例では、下部透明導電層１５ｓｇのうち開口部１４ｒＡ、１４ｒＢ内に位置する部分全体が露出するように開口部１７ｒが形成されている。また、端子部形成領域１０２Ｒでは、第２コンタクトホールＣＨ２の周辺（周囲）において、下部透明接続層１５ｔの上に誘電体層１７ｔが形成される。誘電体層１７ｔは、基板１の法線方向から見たとき、半導体層７ｔの少なくとも一部と重なるように配置される。
　ＳＴＥＰ８：第２透明導電層形成工程（図１７（ｂ））
　続いて、誘電体層１７の上、開口部１７ｐ、１７ｒ内、および第２コンタクトホールＣＨ２内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。これにより、図１７（ｂ）に示すように、トランジスタ形成領域１０１Ｒでは、第２透明導電層１９ａが形成される。Ｓ－Ｇ接続部形成領域１０３Ｒでは、開口部１７ｒ内で下部透明導電層１５ｓｇと接する上部透明導電層１９ｓｇが得られる。端子部形成領域１０２Ｒでは、透明導電膜から、端子部１０２の上部透明接続層１９ｔが形成される。上部透明接続層１９ｔは、第２コンタクトホールＣＨ２内において、下部透明接続層１５ｔと接している。また、誘電体層１７ｔの少なくとも一部は、上部透明接続層１９ｔと下部透明接続層１５ｔとの間に位置している。なお、上部透明接続層１９ｔの端部は、図１７（ｂ）に示すように、誘電体層１７ｔ上に位置してもよい。あるいは、図１６（ｂ）に示すように、ゲート絶縁層５上に位置し、誘電体層１７ｔの上面全体、および誘電体層１７ｔの第２コンタクトホールＣＨ２と反対側の側面を覆っていてもよい。
　（実施形態４）
　以下、本発明による半導体装置の実施形態４を説明する。実施形態４におけるＴＦＴおよびＳ－Ｇ接続部は、前述した実施形態２におけるＴＦＴおよびＳ－Ｇ接続部と同様の構成を有するが、端子部は実施形態３における端子部と同様の構造を有する。従って、本実施形態の半導体装置の構成の説明を省略する。
　本実施形態の半導体装置の製造方法の一例を説明する。図１８（ａ）～（ｃ）は、本実施形態の半導体装置の製造方法を説明するための工程断面図である。
　まず、図１３～図１５を参照しながら前述した方法と同様の方法で、誘電体層１７の形成工程までを行う。
　次いで、図１８（ａ）に示すように、誘電体層１７のパターニングを行う。これにより、トランジスタ形成領域１０１Ｒでは、誘電体層１７および第１絶縁層１２に、上部導電層１１ｃに達する開口部１７ｐが形成される。また、端子部形成領域１０２Ｒでは、第２コンタクトホールＣＨ２の周辺において、下部透明接続層１５ｔの一部を覆うように誘電体層１７ｔが形成される。誘電体層１７ｔは、基板１の法線方向から見たとき、半導体層７ｔの少なくとも一部と重なるように配置される。
　この後、図１８（ｂ）に示すように、基板１の表面全体に透明導電膜１９’を形成し、透明導電膜１９’のパターニングを行う。これにより、図１８（ｃ）に示すように、トランジスタ形成領域１０１Ｒでは、第２透明導電層１９ａが形成される。また、端子部形成領域１０２Ｒでは、透明導電膜１９’から、端子部１０２の上部透明接続層１９ｔが形成される。上部透明接続層１９ｔは、第２コンタクトホールＣＨ２内において、下部透明接続層１５ｔと接している。また、第２コンタクトホールＣＨ２の周辺において、誘電体層１７ｔと接している。この例では、上部透明接続層１９ｔは、誘電体層１７ｔ全体を覆うように形成されており、端部でゲート絶縁層５と接している。なお、上部透明接続層１９ｔの端部は、誘電体層１７ｔ上に位置してもよい。
　本発明の実施形態は、基板上に薄膜トランジスタおよび２層の透明導電層を備えた半導体装置に広く適用され得る。特に、アクティブマトリクス基板などの薄膜トランジスタを有する半導体装置、およびそのような半導体装置を備えた表示装置に好適に用いられる。
　１　　基板
　３、Ｇ　　ゲート配線
　３ａ　ゲート電極
　３ｃ　下部導電層
　３ｔ、３ｓｇ　下部導電層
　５　ゲート絶縁層
　７ａ、７ｃ、７ｔ　半導体層
　９　保護層
　１１、Ｓ　ソース配線
　１１ｓ　ソース電極
　１１ｄ　ドレイン電極
　１１ｔ、１１ｓｇ　上部導電層
　１２　第１絶縁層
　１３　第２絶縁層
　１４　層間絶縁層
　１５　第１透明導電層
　１５ａ　ドレイン接続透明導電層
　１５ｔ　下部透明接続層
　１７、１７ｔ　誘電体層
　１９ａ　第２透明導電層
　１９ｔ　上部透明接続層
　１００　半導体装置
　１０１　ＴＦＴ
　１０２、２０２　端子部
　１０３　Ｓ－Ｇ接続部
　１０５　コンタクト部
　１０００　　液晶表示装置

Claims (15)

  1. 　基板と、前記基板に支持された薄膜トランジスタ、ゲート配線層、ソース配線層および端子部とを備え、
    　前記ゲート配線層は、ゲート配線と、前記薄膜トランジスタのゲート電極と、前記端子部の下部導電層とを含み、
    　前記ソース配線層は、ソース配線と、前記薄膜トランジスタのソース電極およびドレイン電極とを含み、
    　前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、酸化物半導体を含む第１半導体層と、少なくとも前記第１半導体層のチャネル領域を覆う保護層と、前記ソース電極と、前記ドレイン電極とを有する、半導体装置であって、
    　前記ソース電極及び前記ドレイン電極の上に形成され、少なくとも前記ドレイン電極の表面と接する第１絶縁層を含む層間絶縁層と、
    　前記層間絶縁層の上に形成された第１透明導電層と、
    　前記第１透明導電層上に形成された第１誘電体層と
    　前記第１誘電体層上に、前記第１誘電体層を介して前記第１透明導電層の少なくとも一部と重なるように形成された第２透明導電層と
    をさらに備え、
    　前記端子部は、前記下部導電層と、前記下部導電層上に延設された前記ゲート絶縁層と、前記ゲート絶縁層上に配置され、前記第１半導体層と同一の半導体膜から形成された第２半導体層と、前記第１透明導電層と同一の導電膜から形成された下部透明接続層と、前記下部透明接続層上に配置され、前記第２透明導電層と同一の導電膜から形成された上部透明接続層とを備え、
    　前記ゲート絶縁層および前記第２半導体層はコンタクトホールを有し、前記ゲート絶縁層の前記コンタクトホール側の側面と、前記第２半導体層の前記コンタクトホール側の側面とは整合しており、
    　前記下部透明接続層は、前記コンタクトホール内および前記第２半導体層上に形成され、前記コンタクトホール内で前記下部導電層と接しており、
    　前記上部透明接続層は、前記コンタクトホールの底面および側壁において、前記下部透明接続層と接している半導体装置。
  2. 　前記下部透明接続層の側面は、前記第２半導体層の前記コンタクトホールと反対側の側面と整合している請求項１に記載の半導体装置。
  3. 　前記上部透明接続層の端部は、前記下部透明接続層上にある請求項１または２に記載の半導体装置。
  4. 　前記上部透明接続層は、前記第２半導体層の前記コンタクトホールと反対側の側面を覆っている請求項１または２に記載の半導体装置。
  5. 　前記上部透明接続層と前記下部透明接続層との間に、前記第１誘電体層と同一の誘電体膜から形成された第２誘電体層をさらに有している請求項１または２に記載の半導体装置。
  6. 　前記第２誘電体層は、前記半導体層の前記コンタクトホールと反対側の側面を覆っている請求項５に記載の半導体装置。
  7. 　請求項１から６のいずれかに記載の半導体装置と、
    　前記半導体装置と対向するように配置された対向基板と、
    　前記対向基板と前記半導体装置との間に配置された液晶層と
    を備え、
    　マトリクス状に配置された複数の画素を有し、
    　前記第２透明導電層は、画素毎に分離され、画素電極として機能する表示装置。
  8. 　前記第２透明導電層は、画素内に、スリット状の複数の開口部を有し、
    前記第１透明導電層は、少なくとも前記複数の開口部の下方に存在し、共通電極として機能する請求項７に記載の表示装置。
  9. 　薄膜トランジスタおよび端子部を備える半導体装置を製造する方法であって、
    　（ａ）基板上に、下部導電層、ゲート配線およびゲート電極を含むゲート配線層を形成する工程と、
    　（ｂ）前記ゲート配線層を覆うゲート絶縁層を形成する工程と、
    　（ｃ）前記ゲート絶縁層上に酸化物半導体膜を形成し、これをパターニングすることにより、少なくとも一部が前記ゲート電極と重なる第１半導体層と、前記下部導電層の上方に第１開口部を有する第２半導体層とを形成する工程と、
    　（ｄ）前記第１半導体層のチャネル領域となる領域および前記第２半導体層の上面を少なくとも覆う保護層を形成する工程と、
    　（ｅ）前記保護層が形成された前記基板の表面に導電膜を形成し、これをパターニングすることにより、前記第１半導体層に接するソース電極およびドレイン電極を含むソース配線層を形成する工程と、
    　（ｆ）前記ソース配線層が形成された前記基板の表面に第１絶縁膜を形成し、前記第１絶縁膜、前記ゲート絶縁層および前記保護層のエッチングを同時に行う工程であって、前記保護層のうち前記第２半導体層上に位置する部分を除去し、かつ、前記第２半導体層をエッチングマスクとして、前記第１絶縁膜および前記ゲート絶縁層を除去して前記下部導電層を露出させる工程を含み、これにより、前記第２半導体層および前記ゲート絶縁層にコンタクトホールを形成する、工程と、
    　（ｇ）前記コンタクトホール内および前記第２半導体層上に、前記コンタクトホール内で前記下部導電層と接する下部透明接続層を形成する工程と、
    　（ｈ）前記下部透明接続層上に、前記コンタクトホールの底面および側面において前記下部透明接続層と接するように上部透明接続層を形成する工程と
    を包含する半導体装置の製造方法。
  10. 　前記工程（ｇ）は、前記コンタクトホール内および前記第２半導体層上に透明導電膜を形成する工程と、前記透明導電膜および前記第２半導体層を同時にエッチングする工程を含む請求項９に記載の半導体装置の製造方法。
  11. 　前記工程（ｇ）と前記工程（ｆ）との間に、前記下部透明導電層の一部上に誘電体層を形成する工程をさらに含み、
    　前記工程（ｆ）において、前記上部透明接続層は、前記下部透明導電層および前記誘電体層と接するように形成される請求項９または１０に記載の半導体装置の製造方法。
  12. 　基板と、前記基板に支持された端子部とを備える半導体装置であって、
    　前記端子部は、
    　　前記基板上に形成された下部導電層と、
    　　前記下部導電層を覆う絶縁層と、
    　　前記絶縁層上に形成された酸化物半導体を含む半導体層と、
    　　下部透明接続層と、
    　　前記下部透明接続層上に配置された透明な上部透明接続層と
    を備え、
    　前記絶縁層および前記半導体層はコンタクトホールを有し、前記絶縁層の前記コンタクトホール側の側面と、前記半導体層の前記コンタクトホール側の側面とは整合しており、
    　前記下部透明接続層は、前記コンタクトホール内および前記半導体層上に形成され、前記コンタクトホール内で前記下部導電層と接しており、
    　前記上部透明接続層は、前記コンタクトホールの底面および側壁において、前記下部透明接続層と接している半導体装置。
  13. 　端子部を備える半導体装置を製造する方法であって、
    　（Ａ）基板上に下部導電層を形成する工程と、
    　（Ｂ）前記下部導電層を覆う絶縁層を形成する工程と、
    　（Ｃ）前記絶縁層上に、前記下部導電層の上方に第１開口部を有する、酸化物半導体を含む半導体層を形成する工程と、
    　（Ｄ）前記半導体層を覆う保護層を形成する工程と、
    　（Ｅ）前記保護層上および前記第１開口部内に第１絶縁膜を形成する工程と、
    　（Ｆ）前記第１絶縁膜、前記絶縁層および前記保護層のエッチングを同時に行う工程であって、前記保護層を除去し、かつ、前記半導体層をエッチングマスクとして、前記第１絶縁膜および前記絶縁層を除去して、前記下部導電層の一部を露出させる工程を含み、これにより、前記絶縁層および前記半導体層にコンタクトホールを形成する、工程と、
    　（Ｇ）前記コンタクトホール内および前記半導体層上に、前記コンタクトホール内で前記下部導電層と接する下部透明接続層を形成する工程と、
    　（Ｈ）前記下部透明接続層上に、前記コンタクトホールの底面および側面において前記下部透明接続層と接するように上部透明接続層を形成する工程と
    を包含する半導体装置の製造方法。
  14. 　前記酸化物半導体はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む請求項１から６および１２のいずれかに記載の半導体装置。
  15. 　前記酸化物半導体はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む請求項１３に記載の半導体装置の製造方法。
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