KR20210118330A - 표시 장치 - Google Patents

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KR20210118330A
KR20210118330A KR1020200034543A KR20200034543A KR20210118330A KR 20210118330 A KR20210118330 A KR 20210118330A KR 1020200034543 A KR1020200034543 A KR 1020200034543A KR 20200034543 A KR20200034543 A KR 20200034543A KR 20210118330 A KR20210118330 A KR 20210118330A
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gate signal
transistor
active layer
lower gate
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KR1020200034543A
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주윤식
성석제
백경현
신현우
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삼성디스플레이 주식회사
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Abstract

표시 장치는 기판, 기판 상에 배치되는 게이트 전극을 포함하는 제1 트랜지스터, 기판 상에 배치되는 하부 게이트 전극 및 하부 게이트 전극 상에 배치되는 상부 게이트 전극을 포함하고 제1 단부가 제1 트랜지스터의 단부에 연결되는 제2 트랜지스터, 제1 방향으로 연장되고 일부가 하부 게이트 전극을 형성하는 하부 게이트 신호선, 하부 게이트 신호선 상에 배치되고 제1 방향으로 연장되며 일부가 상부 게이트 전극을 형성하는 상부 게이트 신호선, 그리고 상부 게이트 신호선 상에 배치되고 게이트 전극과 제2 트랜지스터의 제2 단부를 연결하며 하부 게이트 신호선 및 상부 게이트 신호선에 교차하는 제1 연결 패턴을 포함할 수 있다. 하부 게이트 신호선 또는 상부 게이트 신호선이 제1 연결 패턴에 중첩하는 중첩 영역 내에서 상부 게이트 신호선의 전부는 하부 게이트 신호선의 일부에 중첩할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 사용자에게 시각적인 정보를 제공하기 위한 영상을 표시하는 장치이다. 표시 장치는 복수의 화소들을 포함하고, 화소들 각각은 광을 생성하는 발광 소자 및 발광 소자에 구동 전류를 제공하는 화소 회로를 포함할 수 있다. 화소 회로는 적층되는 복수의 도전층들을 포함할 수 있다.
화소 회로를 형성하기 위하여 도전층들을 형성하는 과정에서 마스크의 오정렬로 인해 도전층들 사이의 정렬이 틀어질 수 있다. 이 경우, 화소 행들의 도전층들 사이의 커패시턴스들이 불균일할 수 있고, 이에 따라, 화소 행들의 킥백 전압이 불균일할 수 있다. 따라서, 표시 장치에 얼룩 등이 발생될 수 있고, 표시 장치의 표시 품질이 저하될 수 있다.
본 발명의 일 목적은 표시 품질이 향상된 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 게이트 전극을 포함하는 제1 트랜지스터, 상기 기판 상에 배치되는 하부 게이트 전극 및 상기 하부 게이트 전극 상에 배치되는 상부 게이트 전극을 포함하고, 제1 단부가 상기 제1 트랜지스터의 단부에 연결되는 제2 트랜지스터, 제1 방향으로 연장되고 일부가 상기 하부 게이트 전극을 형성하는 하부 게이트 신호선, 상기 하부 게이트 신호선 상에 배치되고 상기 제1 방향으로 연장되며 일부가 상기 상부 게이트 전극을 형성하는 상부 게이트 신호선, 그리고 상기 상부 게이트 신호선 상에 배치되고 상기 게이트 전극과 상기 제2 트랜지스터의 제2 단부를 연결하며 상기 하부 게이트 신호선 및 상기 상부 게이트 신호선에 교차하는 제1 연결 패턴을 포함할 수 있다. 상기 하부 게이트 신호선 또는 상기 상부 게이트 신호선이 상기 제1 연결 패턴에 중첩하는 중첩 영역 내에서 상기 상부 게이트 신호선의 전부는 상기 하부 게이트 신호선의 일부에 중첩할 수 있다.
일 실시예에 있어서, 상기 중첩 영역 내에서 상기 상부 게이트 신호선의 상기 제1 방향에 직교하는 제2 방향으로의 폭은 상기 하부 게이트 신호선의 상기 제2 방향으로의 폭보다 작을 수 있다.
일 실시예에 있어서, 상기 중첩 영역 내에서 상기 하부 게이트 신호선의 상기 제2 방향으로의 폭에서 상기 상부 게이트 신호선의 상기 제2 방향으로의 폭을 뺀 값은 약 1 ㎛ 보다 클 수 있다.
일 실시예에 있어서, 상기 중첩 영역 내에서 상기 제1 연결 패턴은 상기 제2 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 하부 게이트 신호선의 상기 제2 방향으로의 폭 및 상기 상부 게이트 신호선의 상기 제2 방향으로의 폭 각각은 일정할 수 있다.
일 실시예에 있어서, 상기 중첩 영역에서 상기 하부 게이트 신호선은 평면상 상기 제2 방향으로 돌출될 수 있다.
일 실시예에 있어서, 상기 중첩 영역에서 상기 상부 게이트 신호선은 평면상 상기 제2 방향으로 함몰될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 상기 기판과 상기 게이트 전극 사이에 배치되는 제1 액티브층을 더 포함하고, 상기 제2 트랜지스터는 상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 배치되고 제1 단부가 상기 제1 액티브층의 단부에 연결되는 제2 액티브층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 액티브층은 다결정 실리콘을 포함하고, 상기 제2 액티브층은 산화물 반도체를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 연결 패턴은 상기 게이트 전극과 상기 제2 액티브층의 제2 단부를 연결할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 액티브층의 상기 단부와 상기 제2 액티브층의 상기 제1 단부를 연결하고 상기 제1 연결 패턴과 같은 층에 배치되는 제2 연결 패턴을 더 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 게이트 전극을 포함하는 제1 트랜지스터, 상기 기판 상에 배치되는 하부 게이트 전극 및 상기 하부 게이트 전극 상에 배치되는 상부 게이트 전극을 포함하고 제1 단부가 상기 제1 트랜지스터의 단부에 연결되는 제2 트랜지스터, 제1 방향으로 연장되고 일부가 상기 하부 게이트 전극을 형성하는 하부 게이트 신호선, 상기 하부 게이트 신호선 상에 배치되고 상기 제1 방향으로 연장되며 일부가 상기 상부 게이트 전극을 형성하는 상부 게이트 신호선, 그리고 상기 상부 게이트 신호선 상에 배치되고 상기 게이트 전극과 상기 제2 트랜지스터의 제2 단부를 연결하며 상기 하부 게이트 신호선 및 상기 상부 게이트 신호선에 교차하는 제1 연결 패턴을 포함할 수 있다. 상기 하부 게이트 신호선 또는 상기 상부 게이트 신호선이 상기 제1 연결 패턴에 중첩하는 중첩 영역 내에서 상기 하부 게이트 신호선의 전부는 상기 상부 게이트 신호선의 일부에 중첩할 수 있다.
일 실시예에 있어서, 상기 중첩 영역 내에서 상기 상부 게이트 신호선의 상기 제1 방향에 직교하는 제2 방향으로의 폭은 상기 하부 게이트 신호선의 상기 제2 방향으로의 폭보다 클 수 있다.
일 실시예에 있어서, 상기 중첩 영역 내에서 상기 상부 게이트 신호선의 상기 제2 방향으로의 폭에서 상기 하부 게이트 신호선의 상기 제2 방향으로의 폭을 뺀 값은 약 1 ㎛ 보다 클 수 있다.
일 실시예에 있어서, 상기 중첩 영역 내에서 상기 제1 연결 패턴은 상기 제2 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 하부 게이트 신호선의 상기 제2 방향으로의 폭 및 상기 상부 게이트 신호선의 상기 제2 방향으로의 폭 각각은 일정할 수 있다.
일 실시예에 있어서, 상기 중첩 영역에서 상기 하부 게이트 신호선은 평면상 상기 제2 방향으로 함몰될 수 있다.
일 실시예에 있어서, 상기 중첩 영역에서 상기 상부 게이트 신호선은 평면상 상기 제2 방향으로 돌출될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 상기 기판과 상기 게이트 전극 사이에 배치되는 제1 액티브층을 더 포함하고, 상기 제2 트랜지스터는 상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 배치되고 제1 단부가 상기 제1 액티브층의 단부에 연결되는 제2 액티브층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 액티브층은 다결정 실리콘을 포함하고, 상기 제2 액티브층은 산화물 반도체를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 연결 패턴은 상기 게이트 전극과 상기 제2 액티브층의 제2 단부를 연결할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 액티브층의 상기 단부와 상기 제2 액티브층의 상기 제1 단부를 연결하고 상기 제1 연결 패턴과 같은 층에 배치되는 제2 연결 패턴을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 하부 게이트 신호선 또는 상부 게이트 신호선이 제1 연결 패턴에 중첩하는 중첩 영역 내에서 상부 게이트 신호선의 전부가 하부 게이트 신호선의 일부에 중첩하거나 또는 하부 게이트 신호선의 전부가 상부 게이트 신호선의 일부에 중첩함에 따라, 하부 게이트 신호선과 제1 연결 패턴 사이의 커패시턴스 및 하부 게이트 신호선과 제1 연결 패턴 사이의 커패시턴스가 일정하게 유지될 수 있다. 이에 따라, 하부 게이트 신호선 및 상부 게이트 신호선에 인가되는 게이트 신호에 의한 제1 연결 패턴의 킥백(kickback) 전압이 일정할 수 있고, 표시 장치에 얼룩이 발생되지 않으므로 표시 장치의 표시 품질이 향상될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 및 도 15는 도 2의 화소의 일 예를 나타내는 배치도들이다.
도 16은 도 13의 I-I' 선을 따라 자른 단면도이다.
도 17은 도 13의 A 영역의 일 예를 나타내는 배치도이다.
도 18은 도 17의 II-II' 선을 따라 자른 단면도이다.
도 19는 도 13의 A 영역의 일 예를 나타내는 배치도이다.
도 20은 도 13의 A 영역의 일 예를 나타내는 배치도이다.
도 21은 제2 게이트 신호에 의한 제3 노드의 킥백(kickback) 전압을 나타내는 파형도이다.
도 22는 도 13의 A 영역의 일 예를 나타내는 배치도이다.
도 23은 도 22의 III-III' 선을 따라 자른 단면도이다.
도 24는 도 13의 A 영역의 일 예를 나타내는 배치도이다.
도 25는 도 13의 A 영역의 일 예를 나타내는 배치도이다.
도 26은 도 2의 화소의 일 예를 나타내는 배치도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들(PX)을 포함할 수 있다. 각 화소(PX)는 색 표시를 위해 평면상 표시 영역이 구획되어 정의되는 단일 영역을 의미하고, 하나의 화소(PX)는 미리 정해진 하나의 기본 색을 표시할 수 있다. 다시 말해, 하나의 화소(PX)는 다른 화소(PX)와 서로 독립적인 색을 표시할 수 있는 최소 단위일 수 있다. 화소들(PX)은 제1 방향(DR1) 및 제1 방향(DR1)에 직교하는 제2 방향(DR2)을 따라 배열될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소(PX)를 나타내는 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 화소(PX)는 화소 회로(PC) 및 발광 소자(EL)를 포함할 수 있다. 화소 회로(PC)는 발광 소자(EL)에 구동 전류를 제공할 수 있다. 발광 소자(EL)는 화소 회로(PC)로부터 제공되는 상기 구동 전류에 기초하여 광을 방출할 수 있다. 화소 회로(PC)는 상기 구동 전류를 생성하기 위하여 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다.
일 실시예에 있어서, 화소 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 커패시터(CAP)를 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 화소 회로(PC)는 2 개 내지 6 개 또는 8 개 이상의 트랜지스터들 및/또는 2 개 이상의 커패시터들을 포함할 수도 있다.
제1 트랜지스터(T1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제3 노드(N3)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)와 제3 노드(N3) 사이의 전압에 기초하여 상기 구동 전류를 생성할 수 있다.
제2 트랜지스터(T2)는 데이터선(171)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1 게이트 신호(GS1)를 수신할 수 있다. 제2 트랜지스터(T2)는 데이터선(171)으로부터 데이터 전압(DV)을 수신하고, 제1 게이트 신호(GS1)에 기초하여 데이터 전압(DV)을 제1 노드(N1)에 전송할 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제2 게이트 신호(GS2)를 수신할 수 있다. 제3 트랜지스터(T3)는 제2 게이트 신호(GS2)에 기초하여 제2 노드(N2)와 제3 노드(N3)를 연결함으로써 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압선(133)과 제3 노드(N3) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제3 게이트 신호(GS3)를 수신할 수 있다. 일 실시예에 있어서, 화소(PX)가 N 번째 화소 행에 포함되는 경우에 제3 게이트 신호(GS3)는 N-1 번째 화소 행에 인가되는 제1 게이트 신호일 수 있다. 제4 트랜지스터(T4)는 제1 초기화 전압선(133)으로부터 제1 초기화 전압(IV1)을 수신하고, 제3 게이트 신호(GS3)에 기초하여 제1 초기화 전압(IV1)을 제3 노드(N3)에 전송함으로써 제1 트랜지스터(T1)의 게이트 전극을 초기화할 수 있다.
제5 트랜지스터(T5)는 전원 전압선(172)과 제1 노드(N1) 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM)를 수신할 수 있다. 전원 전압선(172)은 제1 전원으로부터 제1 전원 전압(VDD)을 전송할 수 있다.
제6 트랜지스터(T6)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM)를 수신할 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 기초하여 제1 트랜지스터(T1)에서 생성된 상기 구동 전류를 발광 소자(EL)에 전송할 수 있다.
제7 트랜지스터(T7)는 제2 초기화 전압선(161)과 제4 노드(N4) 사이에 연결될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제4 게이트 신호(GS4)를 수신할 수 있다. 일 실시예에 있어서, 화소(PX)가 N 번째 화소 행에 포함되는 경우에 제4 게이트 신호(GS4)는 N+1 번째 화소 행에 인가되는 제1 게이트 신호일 수 있다. 제7 트랜지스터(T7)는 제2 초기화 전압선(161)으로부터 제2 초기화 전압(IV2)을 수신하고, 제4 게이트 신호(GS4)에 기초하여 제2 초기화 전압(IV2)을 제4 노드(N4)에 전송함으로써 발광 소자(EL)를 초기화할 수 있다.
일 실시예에 있어서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각은 단일 게이트 구조의 트랜지스터이고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은 이중 게이트 구조의 트랜지스터일 수 있다. 이 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 게이트 전극은 하부 게이트 전극 및 상부 게이트 전극을 포함하고, 상기 하부 게이트 전극 및 상기 상부 게이트 전극은 전기적으로 연결될 수 있다.
일 실시예에 있어서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각의 액티브층은 다결정 실리콘으로 형성되고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 액티브층은 산화물 반도체로 형성될 수 있다. 일 실시예에 있어서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각은 PMOS이고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은 NMOS일 수 있다.
커패시터(CAP)는 전원 전압선(172)과 제3 노드(N3) 사이에 연결될 수 있다. 커패시터(CAP)는 제2 트랜지스터(T2)가 턴오프된 경우에도 제1 노드(N1)와 제3 노드(N3) 사이의 전압을 유지하여 발광 소자(EL)가 광을 방출할 수 있다.
발광 소자(EL)는 제4 노드(N4)와 제2 전원 사이에 연결될 수 있다. 상기 제2 전원은 제2 전원 전압(VSS)을 제공할 수 있다. 일 실시예에 있어서, 제2 전원 전압(VSS)은 제1 전원 전압(VDD)보다 작을 수 있다. 발광 소자(EL)는 화소 회로(PC)로부터 전송된 상기 구동 전류에 기초하여 광을 방출할 수 있다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 및 도 15는 도 2의 화소(PX)의 일 예를 나타내는 배치도들이다. 도 16은 도 13의 I-I' 선을 따라 자른 단면도이다.
도 2 내지 도 16을 참조하면, 화소(PX)는 기판(100) 상에 배치되는 제1 액티브층(110), 제1 도전층(120), 제2 도전층(130), 제2 액티브층(140), 제3 도전층(150), 제4 도전층(160), 제5 도전층(170), 제1 전극(180), 발광층(190), 및 제2 전극(200)을 포함할 수 있다.
기판(100)은 유리, 석영, 플라스틱 등을 포함하는 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(100)은 제1 가요성층, 제1 가요성층 상에 배치되는 제1 배리어층, 제1 배리어층 상에 배치되는 제2 가요성층, 및 제2 가요성층 상에 배치되는 제2 배리어층을 포함할 수 있다. 제1 가요성층 및 제2 가요성층은 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함하고, 제1 배리어층 및 제2 배리어층은 실리콘 산화물, 실리콘 질화물, 비정질 실리콘 등과 같은 무기 절연 물질을 포함할 수 있다.
제1 액티브층(110)은 기판(100) 상에 배치될 수 있다. 일 실시예에 있어서, 제1 액티브층(110)은 다결정 실리콘을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제1 액티브층(110)은 비정질 실리콘, 산화물 반도체 등을 포함할 수도 있다.
기판(100)과 제1 액티브층(110) 사이에는 버퍼층이 배치될 수 있다. 상기 버퍼층은 기판(100)을 통해 산소, 수분 등과 같은 불순물들이 기판(100) 상부로 확산되는 것을 차단할 수 있다. 또한, 상기 버퍼층은 기판(100) 상부에 평탄한 상면을 제공할 수 있다. 상기 버퍼층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 상기 버퍼층은 생략될 수도 있다.
제1 도전층(120)은 제1 액티브층(110) 상에 배치될 수 있다. 제1 도전층(120)은 몰리브덴(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
제1 액티브층(110)과 제1 도전층(120) 사이에는 제1 절연층(101)이 배치될 수 있다. 제1 절연층(101)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
제1 도전층(120)은 제1 게이트 신호선(121), 발광 제어 신호선(122), 및 도전 패턴(123)을 포함할 수 있다. 제1 게이트 신호선(121)은 제1 방향(DR1)으로 연장될 수 있다. 발광 제어 신호선(122)은 제1 게이트 신호선(121)으로부터 이격되고, 제1 방향(DR1)으로 연장될 수 있다. 도전 패턴(123)은 제1 게이트 신호선(121)과 발광 제어 신호선(122) 사이에 위치할 수 있다.
제1 액티브층(110)에 중첩하는 제1 게이트 신호선(121)의 제1 부분은 제2 트랜지스터(T2)의 게이트 전극을 형성하고, 제1 액티브층(110)에 중첩하는 제1 게이트 신호선(121)의 제2 부분은 제7 트랜지스터(T7)의 게이트 전극을 형성할 수 있다. 한편, 제2 트랜지스터(T2)의 상기 게이트 전극에 중첩하는 제1 액티브층(110)의 부분은 제2 트랜지스터(T2)의 채널 영역이고, 제7 트랜지스터(T7)의 상기 게이트 전극에 중첩하는 제1 액티브층(110)의 부분은 제7 트랜지스터(T7)의 채널 영역일 수 있다. 이에 따라, 제1 액티브층(110)과 제1 게이트 신호선(121)의 상기 제1 부분은 제2 트랜지스터(T2)를 형성하고, 제1 액티브층(110)과 제1 게이트 신호선(121)의 상기 제2 부분은 제7 트랜지스터(T7)를 형성할 수 있다.
제1 액티브층(110)에 중첩하는 발광 제어 신호선(122)의 제1 부분은 제5 트랜지스터(T5)의 게이트 전극을 형성하고, 제1 액티브층(110)에 중첩하는 발광 제어 신호선(122)의 제2 부분은 제6 트랜지스터(T6)의 게이트 전극을 형성할 수 있다. 한편, 제5 트랜지스터(T5)의 상기 게이트 전극에 중첩하는 제1 액티브층(110)의 부분은 제5 트랜지스터(T5)의 채널 영역이고, 제6 트랜지스터(T6)의 상기 게이트 전극에 중첩하는 제1 액티브층(110)의 부분은 제6 트랜지스터(T6)의 채널 영역일 수 있다. 이에 따라, 제1 액티브층(110)과 발광 제어 신호선(122)의 상기 제1 부분은 제5 트랜지스터(T5)를 형성하고, 제1 액티브층(110)과 발광 제어 신호선(122)의 상기 제2 부분은 제6 트랜지스터(T6)를 형성할 수 있다.
제1 액티브층(110)에 중첩하는 도전 패턴(123)의 일부는 제1 트랜지스터(T1)의 게이트 전극을 형성할 수 있다. 한편, 제1 트랜지스터(T1)의 상기 게이트 전극에 중첩하는 제1 액티브층(110)의 부분은 제1 트랜지스터(T1)의 채널 영역일 수 있다. 이에 따라, 제1 액티브층(110)과 도전 패턴(123)의 상기 일부는 제1 트랜지스터(T1)를 형성할 수 있다.
제2 도전층(130)은 제1 도전층(120) 상에 배치될 수 있다. 제2 도전층(130)은 몰리브덴(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
제1 도전층(120)과 제2 도전층(130) 사이에는 제2 절연층(102)이 배치될 수 있다. 제2 절연층(102)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
제2 도전층(130)은 제1 하부 게이트 신호선(131), 제2 하부 게이트 신호선(132), 제1 초기화 전압선(133), 및 도전선(134)을 포함할 수 있다. 제1 하부 게이트 신호선(131)은 제1 방향(DR1)으로 연장될 수 있다. 제2 하부 게이트 신호선(132)은 제1 하부 게이트 신호선(131)으로부터 이격되고, 제1 방향(DR1)으로 연장될 수 있다. 제1 초기화 전압선(133)은 제2 하부 게이트 신호선(132)으로부터 이격되고, 제1 방향(DR1)으로 연장될 수 있다. 도전선(134)은 제1 하부 게이트 신호선(131)으로부터 이격되고, 제1 방향(DR1)으로 연장될 수 있다.
도전선(134)은 도전 패턴(123)에 중첩할 수 있다. 도전 패턴(123)과 도전선(134)은 커패시터(CAP)를 형성할 수 있다.
제2 액티브층(140)은 제2 도전층(130) 상에 배치될 수 있다. 제2 액티브층(140)은 제1 액티브층(110)에 중첩하지 않을 수 있다. 일 실시예에 있어서, 제2 액티브층(140)은 산화물 반도체를 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제2 액티브층(140)은 비정질 실리콘, 다결정 실리콘 등을 포함할 수도 있다.
제2 도전층(130)과 제2 액티브층(140) 사이에는 제3 절연층(103)이 배치될 수 있다. 제3 절연층(103)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
제3 도전층(150)은 제2 액티브층(140) 상에 배치될 수 있다. 제3 도전층(150)은 몰리브덴(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
제2 액티브층(140)과 제3 도전층(150) 사이에는 제4 절연층(104)이 배치될 수 있다. 제4 절연층(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
제3 도전층(150)은 제1 상부 게이트 신호선(151) 및 제2 상부 게이트 신호선(152)을 포함할 수 있다. 제1 상부 게이트 신호선(151)은 제1 방향(DR1)으로 연장될 수 있다. 제2 상부 게이트 신호선(152)은 제1 상부 게이트 신호선(151)으로부터 이격되고, 제1 방향(DR1)으로 연장될 수 있다.
제2 액티브층(140)에 중첩하는 제1 하부 게이트 신호선(131)의 일부는 제3 트랜지스터(T3)의 하부 게이트 전극을 형성하고, 제2 액티브층(140)에 중첩하는 제1 상부 게이트 신호선(151)의 일부는 제3 트랜지스터(T3)의 상부 게이트 전극을 형성할 수 있다. 한편, 제3 트랜지스터(T3)의 상기 하부 게이트 전극 및 상기 상부 게이트 전극에 중첩하는 제2 액티브층(140)의 부분은 제3 트랜지스터(T3)의 채널 영역일 수 있다. 이에 따라, 제1 하부 게이트 신호선(131)의 상기 일부, 제2 액티브층(140), 및 제1 상부 게이트 신호선(151)의 상기 일부는 제3 트랜지스터(T3)를 형성할 수 있다. 제3 트랜지스터(T3)는 이중 게이트 구조를 가지는 트랜지스터일 수 있다.
제2 액티브층(140)에 중첩하는 제2 하부 게이트 신호선(132)의 일부는 제4 트랜지스터(T4)의 하부 게이트 전극을 형성하고, 제2 액티브층(140)에 중첩하는 제2 상부 게이트 신호선(152)의 일부는 제4 트랜지스터(T4)의 상부 게이트 전극을 형성할 수 있다. 한편, 제4 트랜지스터(T4)의 상기 하부 게이트 전극 및 상기 상부 게이트 전극에 중첩하는 제2 액티브층(140)의 부분은 제4 트랜지스터(T4)의 채널 영역일 수 있다. 이에 따라, 제2 하부 게이트 신호선(132)의 상기 일부, 제2 액티브층(140), 및 제2 상부 게이트 신호선(152)의 상기 일부는 제4 트랜지스터(T4)를 형성할 수 있다. 제4 트랜지스터(T4)는 이중 게이트 구조를 가지는 트랜지스터일 수 있다.
제4 도전층(160)은 제3 도전층(150) 상에 배치될 수 있다. 제4 도전층(160)은 알루미늄(Al), 티타늄(Ti), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다. 일 실시예에 있어서, 제4 도전층(160)은 적층되는 티타늄층, 알루미늄층, 및 티타늄층을 포함하는 다층 구조를 가질 수 있다.
제3 도전층(150)과 제4 도전층(160) 사이에는 제5 절연층(105)이 배치될 수 있다. 제5 절연층(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
제4 도전층(160)은 제2 초기화 전압선(161), 제1 연결 패턴(162), 제2 연결 패턴(163), 제3 연결 패턴(164), 제1 접촉 패턴(165), 제2 접촉 패턴(166), 및 제3 접촉 패턴(167)을 포함할 수 있다. 제2 초기화 전압선(161)은 제1 방향(DR1)으로 연장될 수 있다. 제2 초기화 전압선(161)은 제1 접촉 구멍(CH1)을 통해 제1 액티브층(110)에 연결될 수 있다. 이에 따라, 제2 초기화 전압선(161)은 제7 트랜지스터(T7)에 연결될 수 있다.
제1 연결 패턴(162)은 제2 초기화 전압선(161)으로부터 이격될 수 있다. 제1 연결 패턴(162)은 제2 접촉 구멍(CH2)을 통해 도전 패턴(123)에 연결되고, 제3 접촉 구멍(CH3)을 통해 제2 액티브층(140)에 연결될 수 있다. 이에 따라, 제1 연결 패턴(162)은 제1 트랜지스터(T1)의 상기 게이트 전극과 제3 트랜지스터(T3)의 제2 단부를 연결할 수 있다. 구체적으로, 제1 연결 패턴(162)은 제1 트랜지스터(T1)의 상기 게이트 전극과 제2 액티브층(140)의 제2 단부(142)를 연결할 수 있다.
제2 연결 패턴(163)은 제1 연결 패턴(162)으로부터 이격될 수 있다. 제2 연결 패턴(163)은 제4 접촉 구멍(CH4)을 통해 제1 액티브층(110)에 연결되고, 제5 접촉 구멍(CH5)을 통해 제2 액티브층(140)에 연결될 수 있다. 이에 따라, 제2 연결 패턴(163)은 제1 트랜지스터(T1)의 단부와 제3 트랜지스터(T3)의 제1 단부를 연결할 수 있다. 구체적으로, 제2 연결 패턴(163)은 제1 액티브층(110)의 단부(111)와 제2 액티브층(140)의 제1 단부(141)를 연결할 수 있다.
제3 연결 패턴(164)은 제2 연결 패턴(163)으로부터 이격될 수 있다. 제3 연결 패턴(164)은 제6 접촉 구멍(CH6)을 통해 제1 초기화 전압선(133)에 연결되고, 제7 접촉 구멍(CH7)을 통해 제2 액티브층(140)에 연결될 수 있다. 이에 따라, 제3 연결 패턴(164)은 제1 초기화 전압선(133)과 제2 액티브층(140)을 연결할 수 있다. 제1 초기화 전압선(133)은 제3 연결 패턴(164)에 의해 제4 트랜지스터(T4)에 연결될 수 있다.
제1 접촉 패턴(165)은 제3 연결 패턴(164)으로부터 이격될 수 있다. 제1 접촉 패턴(165)은 제8 접촉 구멍(CH8)을 통해 제1 액티브층(110)에 연결될 수 있다. 이에 따라, 제1 접촉 패턴(165)은 제2 트랜지스터(T2)에 연결될 수 있다.
제2 접촉 패턴(166)은 제1 접촉 패턴(165)으로부터 이격될 수 있다. 제2 접촉 패턴(166)은 제9 접촉 구멍(CH9)을 통해 제1 액티브층(110)에 연결되고, 제10 접촉 구멍(CH10)을 통해 도전선(134)에 연결될 수 있다. 이에 따라, 제2 접촉 패턴(166)은 제5 트랜지스터(T5) 및 커패시터(CAP)에 연결될 수 있다.
제3 접촉 패턴(167)은 제2 접촉 패턴(166)으로부터 이격될 수 있다. 제3 접촉 패턴(167)은 제11 접촉 구멍(CH11)을 통해 제1 액티브층(110)에 연결될 수 있다. 이에 따라, 제3 접촉 패턴(167)은 제6 트랜지스터(T6)에 연결될 수 있다.
제5 도전층(170)은 데이터선(171), 전원 전압선(172), 및 제4 접촉 패턴(173)을 포함할 수 있다. 데이터선(171)은 제2 방향(DR2)으로 연장될 수 있다. 데이터선(171)은 제12 접촉 구멍(CH12)을 통해 제1 접촉 패턴(165)에 연결될 수 있다. 이에 따라, 데이터선(171)은 제1 접촉 패턴(165)에 의해 제2 트랜지스터(T2)에 연결될 수 있다.
전원 전압선(172)은 데이터선(171)으로부터 이격되고, 제2 방향(DR2)으로 연장될 수 있다. 전원 전압선(172)은 제13 접촉 구멍(CH13)을 통해 제2 접촉 패턴(166)에 연결될 수 있다. 이에 따라, 전원 전압선(172)은 제2 접촉 패턴(166)에 의해 제5 트랜지스터(T5) 및 커패시터(CAP)에 연결될 수 있다.
제4 접촉 패턴(173)은 전원 전압선(172)으로부터 이격될 수 있다. 제4 접촉 패턴(173)은 제14 접촉 구멍(CH14)을 통해 제3 접촉 패턴(167)에 연결될 수 있다.
제1 전극(180)은 제5 도전층(170) 상에 배치될 수 있다. 제1 전극(180)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 제1 전극(180)은 은(Ag), 인듐 주석 산화물(ITO) 등을 포함할 수 있다. 일 실시예에 있어서, 제1 전극(180)은 적층되는 인듐 주석 산화물층, 은층, 및 인듐 주석 산화물층을 포함하는 다층 구조를 가질 수 있다.
제5 도전층(170)과 제1 전극(180) 사이에는 제7 절연층(107)이 배치될 수 있다. 제7 절연층(107)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
제1 전극(180)은 접촉 구멍을 통해 제4 접촉 패턴(173)에 연결될 수 있다. 이에 따라, 제1 전극(180)은 제3 접촉 패턴(167) 및 제4 접촉 패턴(173)에 의해 제6 트랜지스터(T6)에 연결될 수 있다.
제1 전극(180) 상에는 제8 절연층(108)이 배치될 수 있다. 제8 절연층(108)은 제1 전극(180)을 덮으며 제7 절연층(107) 상에 배치될 수 있다. 제8 절연층(108)은 제1 전극(180)의 적어도 일부를 노출하는 화소 개구를 가질 수 있다. 일 실시예에 있어서, 상기 화소 개구는 제1 전극(180)의 중앙부를 노출하고, 제8 절연층(108)은 제1 전극(180)의 주변부를 덮을 수 있다. 제8 절연층(108)은 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
발광층(190)은 제1 전극(180) 상에 배치될 수 있다. 발광층(190)은 상기 화소 개구에 의해 노출된 제1 전극(180) 상에 배치될 수 있다. 발광층(190)은 유기 발광 물질 및 양자점 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들면, 저분자 유기 화합물은 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있고, 고분자 유기 화합물은 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene), 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에 있어서, 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물, 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 일 실시예에 있어서, 양자점은 코어 및 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및 양자점에 전기 영동 특성을 부여하기 위한 충전층(charging layer)의 역할을 수행할 수 있다.
제2 전극(200)은 발광층(190) 상에 배치될 수 있다. 일 실시예에 있어서, 제2 전극(200)은 제8 절연층(108) 상에도 배치될 수 있다. 제2 전극(200)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 제2 전극(200)은 알루미늄(Al), 백금(Pt), 은(Ag), 마그네슘(Mg), 금(Au), 크롬(Cr), 텅스텐(W), 티타늄(Ti) 등을 포함할 수 있다. 제1 전극(180), 발광층(190), 및 제2 전극(200)은 발광 소자(EL)를 형성할 수 있다.
도 17은 도 13의 A 영역의 일 예를 나타내는 배치도이다. 도 18은 도 17의 II-II' 선을 따라 자른 단면도이다.
도 17 및 도 18을 참조하면, 제1 상부 게이트 신호선(151)은 제1 하부 게이트 신호선(131) 상에 배치되고, 제1 연결 패턴(162)은 제1 상부 게이트 신호선(151) 상에 배치될 수 있다. 제1 연결 패턴(162)은 제1 방향(DR1)으로 연장되는 제1 하부 게이트 신호선(131) 및 제1 상부 게이트 신호선(151)에 교차할 수 있다. 제1 하부 게이트 신호선(131) 또는 제1 상부 게이트 신호선(151)이 제1 연결 패턴(162)에 중첩하는 영역을 중첩 영역(OA)으로 정의할 수 있다. 중첩 영역(OA) 내에서 제1 연결 패턴(162)은 제2 방향(DR2)으로 연장될 수 있다.
중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)은 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)보다 작을 수 있다. 또한, 중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)의 전부는 제1 하부 게이트 신호선(131)의 일부에 중첩할 수 있다. 다시 말해, 중첩 영역(OA) 내에서 제1 하부 게이트 신호선(131)의 일 부분은 제1 상부 게이트 신호선(151)에 중첩하고, 제1 하부 게이트 신호선(131)의 다른 부분은 제1 상부 게이트 신호선(151)에 중첩하지 않을 수 있다. 예를 들면, 중첩 영역(OA) 내에서 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 중심부는 제1 상부 게이트 신호선(151)에 중첩하고, 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 측부들은 제1 상부 게이트 신호선(151)에 중첩하지 않을 수 있다.
비교예에 있어서, 중첩 영역 내에서 제1 하부 게이트 신호선과 제1 상부 게이트 신호선이 부분적으로 중첩하는 경우에, 상기 제1 하부 게이트 신호선 상에 상기 제1 상부 게이트 신호선을 형성하는 과정에서의 공차에 따라 상기 제1 하부 게이트 신호선과 상기 제1 연결 패턴 사이의 커패시턴스가 변할 수 있다. 그러나 본 발명의 실시예에 있어서, 중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)이 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)보다 작고, 제1 상부 게이트 신호선(151)의 전부가 제1 하부 게이트 신호선(131)의 일부에 중첩하기 때문에, 제1 하부 게이트 신호선(131) 상에 제1 상부 게이트 신호선(151)을 형성하는 과정에서의 공차를 고려하더라도, 제1 하부 게이트 신호선(131)과 제1 연결 패턴(162) 사이의 커패시턴스 및 제1 상부 게이트 신호선(151)과 제1 연결 패턴(162) 사이의 커패시턴스가 일정하게 유지될 수 있다.
일 실시예에 있어서, 중첩 영역(OA) 내에서 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)에서 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)을 뺀 값은 약 1 ㎛ 보다 클 수 있다. 제1 하부 게이트 신호선(131) 상에 제1 상부 게이트 신호선(151)을 형성하는 과정에서 제2 방향(DR2)으로 약 0.5 ㎛ 이하의 공차가 발생할 수 있다. 중첩 영역(OA) 내에서 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)에서 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)을 뺀 값이 약 1 ㎛ 보다 크기 때문에, 제1 하부 게이트 신호선(131) 상에 제1 상부 게이트 신호선(151)을 형성하는 과정에서 제2 방향(DR2)으로 약 0.5 ㎛ 이하의 공차가 발생하더라도, 중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)의 전부가 제1 하부 게이트 신호선(131)의 일부에 중첩할 수 있다.
일 실시예에 있어서, 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭 및 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭 각각은 일정할 수 있다. 예를 들면, 중첩 영역(OA) 외에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)과 실질적으로 같고, 중첩 영역(OA) 외에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)과 실질적으로 같을 수 있다.
도 19는 도 13의 A 영역의 일 예를 나타내는 배치도이다. 도 20은 도 13의 A 영역의 일 예를 나타내는 배치도이다.
도 19를 참조하면, 일 실시예에 있어서, 중첩 영역(OA)에서 제1 하부 게이트 신호선(131)은 평면상 제2 방향(DR2)으로 돌출될 수 있다. 이 경우, 중첩 영역(OA) 외에서 제1 상부 게이트 신호선(151)의 일부는 제1 하부 게이트 신호선(131)에 중첩하지 않을 수 있고, 제1 하부 게이트 신호선(131)은 중첩 영역(OA)에서 제2 방향(DR2)으로 돌출되는 돌출부(131P)를 가질 수 있다. 예를 들면, 중첩 영역(OA) 외에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)보다 작고, 중첩 영역(OA) 외에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)과 실질적으로 같을 수 있다.
도 20을 참조하면, 일 실시예에 있어서, 중첩 영역(OA)에서 제1 상부 게이트 신호선(151)은 평면상 제2 방향(DR2)으로 함몰될 수 있다. 이 경우, 중첩 영역(OA) 외에서 제1 상부 게이트 신호선(151)의 일부는 제1 하부 게이트 신호선(131)에 중첩하지 않을 수 있고, 제1 상부 게이트 신호선(151)은 중첩 영역(OA)에서 제2 방향(DR2)으로 함몰되는 함몰부(151R)를 가질 수 있다. 예를 들면, 중첩 영역(OA) 외에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)과 실질적으로 같고, 중첩 영역(OA) 외에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)보다 클 수 있다.
도 21은 제2 게이트 신호(GS2)에 의한 제3 노드(N3)의 킥백(kickback) 전압을 나타내는 파형도이다.
도 2, 도 18, 및 도 21을 참조하면, 먼저, 제3 트랜지스터(T3)의 게이트 전극에 인가되는 제2 게이트 신호(GS2)가 저-레벨에서 고-레벨로 변하는 경우에, 제2 노드(N2)와 제3 노드(N3)가 전기적으로 연결되어 제1 트랜지스터(T1)가 다이오드 연결될 수 있다. 그 다음, 제1 게이트 신호(GS1)에 의해 제2 트랜지스터(T2)가 턴온되는 경우에 제1 노드(N1)에 데이터 전압(DV)이 인가될 수 있고, 이에 따라, 제3 노드(N3)에 데이터 전압(DV)에서 제1 트랜지스터(T1)의 문턱 전압이 보상된 전압(V_N3)이 인가될 수 있다. 그 다음, 제2 게이트 신호(GS2)가 고-레벨에서 저-레벨로 변하는 경우에, 제3 노드(N3)의 전압(V_N3)이 킥백 전압(V_KB) 만큼 증가 또는 감소할 수 있다.
중첩 영역(OA) 내에서 제1 하부 게이트 신호선(131)과 제1 연결 패턴(162) 사이 및 제1 상부 게이트 신호선(151)과 제1 연결 패턴(162) 사이 각각에는 커패시턴스가 형성되기 때문에, 제1 하부 게이트 신호선(131) 및 제1 상부 게이트 신호선(151) 각각은 제1 연결 패턴(162)에 전기적으로 영향을 미칠 수 있다. 제1 하부 게이트 신호선(131) 및 제1 상부 게이트 신호선(151) 각각이 전송하는 제2 게이트 신호(GS2)가 고-레벨에서 저-레벨로 변하는 경우에 제3 노드(N3)에 해당하는 제1 연결 패턴(162)의 전압(V_N3)이 킥백 전압(V_KB) 만큼 증가 또는 감소할 수 있다.
비교예에 있어서, 화소 행들에서 발생되는 킥백 전압들(V_KB)의 크기가 상이한 경우에 표시 장치에 얼룩이 발생할 수 있다. 그러나 본 발명의 실시예에 있어서, 제1 하부 게이트 신호선(131)과 제1 연결 패턴(162) 사이의 커패시턴스 및 제1 상부 게이트 신호선(151)과 제1 연결 패턴(162) 사이의 커패시턴스가 일정하게 유지되기 때문에 화소 행들에서 발생되는 킥백 전압들(V_KB)의 크기가 실질적으로 같을 수 있고, 이에 따라, 표시 장치에 얼룩이 발생하지 않고, 표시 장치의 표시 품질이 향상될 수 있다.
이하, 도 22 내지 도 25를 참조하여 설명하는 일 실시예에 따른 표시 장치에 있어서, 도 17 내지 도 20을 참조하여 설명한 일 실시예에 따른 표시 장치와 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 22는 도 13의 A 영역의 일 예를 나타내는 배치도이다. 도 23은 도 22의 III-III' 선을 따라 자른 단면도이다.
도 22 및 도 23을 참조하면, 중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)은 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)보다 클 수 있다. 또한, 중첩 영역(OA) 내에서 제1 하부 게이트 신호선(131)의 전부는 제1 상부 게이트 신호선(151)의 일부에 중첩할 수 있다. 다시 말해, 중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)의 일 부분은 제1 하부 게이트 신호선(131)에 중첩하고, 제1 상부 게이트 신호선(151)의 다른 부분은 제1 하부 게이트 신호선(131)에 중첩하지 않을 수 있다. 예를 들면, 중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 중심부는 제1 하부 게이트 신호선(131)에 중첩하고, 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 측부들은 제1 하부 게이트 신호선(131)에 중첩하지 않을 수 있다.
본 발명의 실시예에 있어서, 중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)이 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)보다 크고, 제1 하부 게이트 신호선(131)의 전부가 제1 상부 게이트 신호선(151)의 일부에 중첩하기 때문에, 제1 하부 게이트 신호선(131) 상에 제1 상부 게이트 신호선(151)을 형성하는 과정에서의 공차를 고려하더라도, 중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)이 제1 하부 게이트 신호선(131)을 제1 연결 패턴(162)으로부터 차폐할 수 있다. 이에 따라, 제1 하부 게이트 신호선(131)과 제1 연결 패턴(162) 사이의 커패시턴스 및 제1 상부 게이트 신호선(151)과 제1 연결 패턴(162) 사이의 커패시턴스가 일정하게 유지될 수 있다.
일 실시예에 있어서, 중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)에서 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)을 뺀 값은 약 1 ㎛ 보다 클 수 있다. 제1 하부 게이트 신호선(131) 상에 제1 상부 게이트 신호선(151)을 형성하는 과정에서 제2 방향(DR2)으로 약 0.5 ㎛ 이하의 공차가 발생할 수 있다. 중첩 영역(OA) 내에서 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)에서 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)을 뺀 값이 약 1 ㎛ 보다 크기 때문에, 제1 하부 게이트 신호선(131) 상에 제1 상부 게이트 신호선(151)을 형성하는 과정에서 제2 방향(DR2)으로 약 0.5 ㎛ 이하의 공차가 발생하더라도, 중첩 영역(OA) 내에서 제1 하부 게이트 신호선(131)의 전부가 제1 상부 게이트 신호선(151)의 일부에 중첩할 수 있다.
일 실시예에 있어서, 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭 및 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭 각각은 일정할 수 있다. 예를 들면, 중첩 영역(OA) 외에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)과 실질적으로 같고, 중첩 영역(OA) 외에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)과 실질적으로 같을 수 있다.
도 24는 도 13의 A 영역의 일 예를 나타내는 배치도이다. 도 25는 도 13의 A 영역의 일 예를 나타내는 배치도이다.
도 24를 참조하면, 일 실시예에 있어서, 중첩 영역(OA)에서 제1 하부 게이트 신호선(131)은 평면상 제2 방향(DR2)으로 함몰될 수 있다. 이 경우, 중첩 영역(OA) 외에서 제1 하부 게이트 신호선(131)의 일부는 제1 상부 게이트 신호선(151)에 중첩하지 않을 수 있고, 제1 하부 게이트 신호선(131)은 중첩 영역(OA)에서 제2 방향(DR2)으로 함몰되는 함몰부(131R)를 가질 수 있다. 예를 들면, 중첩 영역(OA) 외에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)보다 크고, 중첩 영역(OA) 외에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)과 실질적으로 같을 수 있다.
도 25를 참조하면, 일 실시예에 있어서, 중첩 영역(OA)에서 제1 상부 게이트 신호선(151)은 평면상 제2 방향(DR2)으로 돌출될 수 있다. 이 경우, 중첩 영역(OA) 외에서 제1 하부 게이트 신호선(131)의 일부는 제1 상부 게이트 신호선(151)에 중첩하지 않을 수 있고, 제1 상부 게이트 신호선(151)은 중첩 영역(OA)에서 제2 방향(DR2)으로 돌출되는 돌출부(151P)를 가질 수 있다. 예를 들면, 중첩 영역(OA) 외에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 하부 게이트 신호선(131)의 제2 방향(DR2)으로의 폭(131W)과 실질적으로 같고, 중첩 영역(OA) 외에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭은 중첩 영역(OA) 내에서의 제1 상부 게이트 신호선(151)의 제2 방향(DR2)으로의 폭(151W)보다 작을 수 있다.
도 26은 도 2의 화소(PX)의 일 예를 나타내는 배치도이다. 도 26을 참조하여 설명하는 화소는 도 3 내지 도 16을 참조하여 설명한 화소와 제1 연결 패턴(1162)의 구조 및 제3 접촉 구멍(CH3)의 위치를 제외하고는 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 중복되는 구성들에 대한 설명은 생략한다.
도 26을 참조하면, 일 실시예에 있어서, 제2 액티브층(140)과 제1 연결 패턴(1162)을 연결하는 제3 접촉 구멍(CH3)은 제1 게이트 신호선(121)에 중첩하지 않을 수 있다. 다시 말해, 제3 접촉 구멍(CH3)과 제1 게이트 신호선(121)은 평면상 서로 이격할 수 있다. 이에 따라, 제2 액티브층(140), 제3 접촉 구멍(CH3), 및 제1 연결 패턴(1162)을 통한 제1 트랜지스터(T1)의 문턱 전압 보상 경로가 제1 게이트 신호를 전송하는 제1 게이트 신호선(121)에 중첩하지 않을 수 있다.
제3 접촉 구멍(CH3)이 제1 게이트 신호선(121)에 중첩하는 경우에(다시 말해, 제1 트랜지스터(T1)의 문턱 전압 보상 경로가 제1 게이트 신호선(121)에 중첩하는 경우에), 제1 게이트 신호선(121)이 전송하는 제1 게이트 신호에 의해 제2 액티브층(140)의 저항이 증가할 수 있고, 이에 따라, 제3 트랜지스터(T3)의 온-전류(on-current)가 저하될 수 있다. 그러나 본 발명의 일 실시예에 있어서, 제2 액티브층(140)과 제1 연결 패턴(1162)을 연결하는 제3 접촉 구멍(CH3)이 제1 게이트 신호선(121)에 중첩하지 않음으로써, 제1 게이트 신호선(121)이 전송하는 제1 게이트 신호가 제1 트랜지스터(T1)의 문턱 전압 보상 경로에 미치는 영향이 감소하거나 실질적으로 방지될 수 있다. 이에 따라, 제2 액티브층(140)의 저항 증가에 기인한 제3 트랜지스터(T3)의 온-전류의 저하를 방지할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
100: 기판 110: 제1 액티브층
131: 제1 하부 게이트 신호선 140: 제2 액티브층
151: 제1 상부 게이트 신호선 162: 제1 연결 패턴
163: 제2 연결 패턴 T1: 제1 트랜지스터
T3: 제3 트랜지스터

Claims (22)

  1. 기판;
    상기 기판 상에 배치되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 기판 상에 배치되는 하부 게이트 전극 및 상기 하부 게이트 전극 상에 배치되는 상부 게이트 전극을 포함하고, 제1 단부가 상기 제1 트랜지스터의 단부에 연결되는 제2 트랜지스터;
    제1 방향으로 연장되고, 일부가 상기 하부 게이트 전극을 형성하는 하부 게이트 신호선;
    상기 하부 게이트 신호선 상에 배치되고, 상기 제1 방향으로 연장되며, 일부가 상기 상부 게이트 전극을 형성하는 상부 게이트 신호선; 및
    상기 상부 게이트 신호선 상에 배치되고, 상기 게이트 전극과 상기 제2 트랜지스터의 제2 단부를 연결하며, 상기 하부 게이트 신호선 및 상기 상부 게이트 신호선에 교차하는 제1 연결 패턴을 포함하고,
    상기 하부 게이트 신호선 또는 상기 상부 게이트 신호선이 상기 제1 연결 패턴에 중첩하는 중첩 영역 내에서 상기 상부 게이트 신호선의 전부는 상기 하부 게이트 신호선의 일부에 중첩하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 중첩 영역 내에서 상기 상부 게이트 신호선의 상기 제1 방향에 직교하는 제2 방향으로의 폭은 상기 하부 게이트 신호선의 상기 제2 방향으로의 폭보다 작은, 표시 장치.
  3. 제2 항에 있어서,
    상기 중첩 영역 내에서 상기 하부 게이트 신호선의 상기 제2 방향으로의 폭에서 상기 상부 게이트 신호선의 상기 제2 방향으로의 폭을 뺀 값은 1 ㎛ 보다 큰, 표시 장치.
  4. 제2 항에 있어서,
    상기 중첩 영역 내에서 상기 제1 연결 패턴은 상기 제2 방향으로 연장되는, 표시 장치.
  5. 제2 항에 있어서,
    상기 하부 게이트 신호선의 상기 제2 방향으로의 폭 및 상기 상부 게이트 신호선의 상기 제2 방향으로의 폭 각각은 일정한, 표시 장치.
  6. 제2 항에 있어서,
    상기 중첩 영역에서 상기 하부 게이트 신호선은 평면상 상기 제2 방향으로 돌출되는, 표시 장치.
  7. 제2 항에 있어서,
    상기 중첩 영역에서 상기 상부 게이트 신호선은 평면상 상기 제2 방향으로 함몰되는, 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 트랜지스터는 상기 기판과 상기 게이트 전극 사이에 배치되는 제1 액티브층을 더 포함하고,
    상기 제2 트랜지스터는 상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 배치되고 제1 단부가 상기 제1 액티브층의 단부에 연결되는 제2 액티브층을 더 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 액티브층은 다결정 실리콘을 포함하고,
    상기 제2 액티브층은 산화물 반도체를 포함하는, 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 연결 패턴은 상기 게이트 전극과 상기 제2 액티브층의 제2 단부를 연결하는, 표시 장치.
  11. 제8 항에 있어서,
    상기 제1 액티브층의 상기 단부와 상기 제2 액티브층의 상기 제1 단부를 연결하고 상기 제1 연결 패턴과 같은 층에 배치되는 제2 연결 패턴을 더 포함하는, 표시 장치.
  12. 기판;
    상기 기판 상에 배치되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 기판 상에 배치되는 하부 게이트 전극 및 상기 하부 게이트 전극 상에 배치되는 상부 게이트 전극을 포함하고, 제1 단부가 상기 제1 트랜지스터의 단부에 연결되는 제2 트랜지스터;
    제1 방향으로 연장되고, 일부가 상기 하부 게이트 전극을 형성하는 하부 게이트 신호선;
    상기 하부 게이트 신호선 상에 배치되고, 상기 제1 방향으로 연장되며, 일부가 상기 상부 게이트 전극을 형성하는 상부 게이트 신호선; 및
    상기 상부 게이트 신호선 상에 배치되고, 상기 게이트 전극과 상기 제2 트랜지스터의 제2 단부를 연결하며, 상기 하부 게이트 신호선 및 상기 상부 게이트 신호선에 교차하는 제1 연결 패턴을 포함하고,
    상기 하부 게이트 신호선 또는 상기 상부 게이트 신호선이 상기 제1 연결 패턴에 중첩하는 중첩 영역 내에서 상기 하부 게이트 신호선의 전부는 상기 상부 게이트 신호선의 일부에 중첩하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 중첩 영역 내에서 상기 상부 게이트 신호선의 상기 제1 방향에 직교하는 제2 방향으로의 폭은 상기 하부 게이트 신호선의 상기 제2 방향으로의 폭보다 큰, 표시 장치.
  14. 제13 항에 있어서,
    상기 중첩 영역 내에서 상기 상부 게이트 신호선의 상기 제2 방향으로의 폭에서 상기 하부 게이트 신호선의 상기 제2 방향으로의 폭을 뺀 값은 1 ㎛ 보다 큰, 표시 장치.
  15. 제13 항에 있어서,
    상기 중첩 영역 내에서 상기 제1 연결 패턴은 상기 제2 방향으로 연장되는, 표시 장치.
  16. 제13 항에 있어서,
    상기 하부 게이트 신호선의 상기 제2 방향으로의 폭 및 상기 상부 게이트 신호선의 상기 제2 방향으로의 폭 각각은 일정한, 표시 장치.
  17. 제13 항에 있어서,
    상기 중첩 영역에서 상기 하부 게이트 신호선은 평면상 상기 제2 방향으로 함몰되는, 표시 장치.
  18. 제13 항에 있어서,
    상기 중첩 영역에서 상기 상부 게이트 신호선은 평면상 상기 제2 방향으로 돌출되는, 표시 장치.
  19. 제12 항에 있어서,
    상기 제1 트랜지스터는 상기 기판과 상기 게이트 전극 사이에 배치되는 제1 액티브층을 더 포함하고,
    상기 제2 트랜지스터는 상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 배치되고 제1 단부가 상기 제1 액티브층의 단부에 연결되는 제2 액티브층을 더 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 액티브층은 다결정 실리콘을 포함하고,
    상기 제2 액티브층은 산화물 반도체를 포함하는, 표시 장치.
  21. 제19 항에 있어서,
    상기 제1 연결 패턴은 상기 게이트 전극과 상기 제2 액티브층의 제2 단부를 연결하는, 표시 장치.
  22. 제19 항에 있어서,
    상기 제1 액티브층의 상기 단부와 상기 제2 액티브층의 상기 제1 단부를 연결하고 상기 제1 연결 패턴과 같은 층에 배치되는 제2 연결 패턴을 더 포함하는, 표시 장치.
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