JP2007200213A - 情報処理装置、エントリ構成制御方法及びプログラム - Google Patents
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Abstract
【解決手段】個別に動作停止が可能な複数のエントリを有する記憶部と、前記エントリに保持されたフラグに基づいて、前記エントリの動作を停止させるエントリ制御部とを有する。記憶部は、リオーダバッファやリザベーションステーションとして構成される。
【選択図】 図1
Description
(第一の実施形態)
図1を参照すると、本発明の第一の実施形態である情報処理装置1は、命令発行部10と、記憶部20と、制御部30と、エントリ制御部40とを含む。
使用状況監視部41は、算出した使用率をエントリ数計算部43に通知する。エントリ数計算部43は、動作モード値と削減率テーブル420を用いて算出した動作エントリ数に対して、使用率をさらに乗算して動作エントリ数を算出する。つまり、動作エントリ数は、記憶部20の最大のエントリ数をM、削減率(%)をx、使用率(%)をyとすると、M(1−x/100)×y/100という式により算出される。計算の結果、動作エントリ数が1以下となった場合には、動作エントリ数は1として算出する。記憶部20のエントリを全て停止してしまうと、情報処理装置としての動作ができなくなるので、最低限のエントリ数を確保するためである。
図6(a)を参照して、具体例を説明する。記憶部20の最大エントリ数が48、動作モード値が3であり、図4(a)の削減率テーブル420から当該動作モード値に対応する削減率は50%となる。また、記憶部20の使用率は30%であるため、上記計算式より、48×(1−50/100)×30/100=7.2が新たな動作エントリ数として算出される。新たな動作エントリ数として端数が出るので、情報処理装置の性能を重視する場合には端数を切り上げて8を新しい動作エントリ数とし、消費電力の削減を重視する場合には端数を切り下げて7を新しい動作エントリ数とする。また、四捨五入により新しい動作エントリ数を計算してもよい。
使用状況監視部41が算出した使用率から、使用頻度を定めて、当該使用頻度に基づいて新たな動作エントリ数を算出するように構成してもよい。この場合、例えば、算出された使用率が0%〜30%の範囲にある場合には使用頻度が「低い」と判断し、使用率が30%〜60%の範囲にある場合には使用頻度が「中間」と判断し、使用率が60%〜100%の範囲にある場合には使用頻度が「高い」と判断すればよい。なお、使用率と使用頻度の対応は、上記の関係に限るものではなく、自由に定めることができる。動作モード値と削減率テーブル420から算出した動作エントリ数に対して、使用頻度に応じた定数を乗算することで新たな動作エントリ数を算出する。例えば、使用頻度が「低い」の場合には定数を0.2、「中間」の場合には0.5、「高い」の場合には0.8とすればよい。なお、使用頻度に応じた定数はこの限りではなく、自由に定めることが可能である。具体例を図6(b)を参照して説明する。パターン1は、使用頻度が「低い」と判断された場合である。この場合、48×(1−50/100)により算出した動作エントリ数に対して、使用頻度に応じた定数(パターン1では0.2)を乗算し、新たな動作エントリ数が4.8と算出される。新たな動作エントリ数として端数が出るので、情報処理装置の性能を重視する場合には端数を切り上げて5を新しい動作エントリ数とし、消費電力の削減を重視する場合には端数を切り下げて4を新しい動作エントリ数とする。また、四捨五入により新しい動作エントリ数を計算してもよい。パターン2及び3は、使用頻度が「中間」の場合の定数として0.5、使用頻度が「高い」の場合の定数として0.8をそれぞれ用いて、パターン1と同様に新たな動作エントリ数を算出している。
なお、エントリ制御部40に、削減率テーブル保持部42と動作モード値保持部44を設けずに、使用状況監視部41により算出した記憶部20の使用率のみに基づいて、エントリ数計算部43が新たな動作エントリ数を算出するように構成してもよい。この場合、記憶部20の最大エントリ数をM、使用率(%)をyとすると、新たな動作エントリ数は、M×y/100により算出される。
このように新たな動作エントリ数を算出することにより、失敗率が高く分岐予測失敗による命令の再実行が多い場合に、記憶部20の動作エントリ数を削減し、命令処理の効率を高めつつ消費電力の低減を図ることができるという効果が得られる。
キャッシュミス数監視部47は、予めキャッシュミス数監視部47に設定された期間におけるキャッシュミスの発生回数をカウントし、キャッシュミス率を算出する。キャッシュミス数監視部47は予め設定された期間毎のキャッシュミスの発生回数を監視するが、当該期間におけるキャッシュアクセスの回数も共にカウントし、(キャッシュミスの発生回数/キャッシュアクセスの回数)×100(%)という式によりキャッシュミス率を算出する。記憶部20の最大エントリ数をM、削減率(%)をx、キャッシュミス率(%)をCとすると、新たな動作エントリ数は、M(1−x/100)×(1−C/100)という式により算出される。なお、エントリ制御部40に、削減率テーブル保持部42と動作モード値保持部44を設けずに、キャッシュミス数監視部47により算出したキャッシュミス率のみに基づいて、エントリ数計算部43が新たな動作エントリ数を算出するように構成してもよい。この場合、記憶部20の最大エントリ数をM、キャッシュミス率(%)をCとすると、新たな動作エントリ数は、M×(1−C/100)という式により算出される。
このように新たな動作エントリ数を算出することにより、キャッシュミス率が高く、メインメモリからのリプライ待ちが多い場合に、記憶部10の動作エントリ数を削減し、命令処理の効率を高めつつ消費電力の低減を図ることができるという効果が得られる。
クロック制御部45は、エントリ201の有効命令フラグ202及びエントリ停止フラグ203の状態を監視し、未使用のエントリ201へのクロック供給を停止することで、エントリ201の動作を停止させる。
図7を参照すると、クロック制御部45は、判定部451とクロック供給部452とを有する。クロック制御部45は、記憶部20が有するエントリ201の数と同じ数の判定部451を有する。
判定部451は、記憶部20における1つのエントリ201と接続され、有効命令フラグ202及びエントリ停止フラグ203の状態を監視する。判定部451は、有効命令フラグ202及びエントリ停止フラグ203から、エントリ201が未使用であるか否かを判定する。具体的には、有効命令フラグ202がオフであり、エントリ201に命令が登録されておらず、かつ、エントリ停止フラグ203がオンとなっている場合に、当該エントリ201は未使用であり、クロック供給を停止させるべきと判定する。判定部451は、エントリ201が未使用であると判定した場合、クロック停止判定信号4510によりクロック供給部452に対して、当該エントリ201へのクロック供給を停止するように通知する。
クロック供給部452は、クロック停止判定信号4510により判定部451からクロック供給を停止するように通知を受けた場合、当該エントリ201へのクロック信号4520の供給を停止する。
図8に、判定部451の具体的な回路図を示す。なお、図8に示す回路図は具体例であり、判定部451の構成として図8の回路図に限定はされない。
図8では、有効命令フラグ202及びエントリ停止フラグ203が1ビットの2進数で表され、各フラグが“1”の場合がオンであり、“0”の場合がオフとして説明する。
判定部451は、NOT回路とAND回路とを有する。有効命令フラグ202の値がNOTで反転されてAND回路に入力される。エントリ停止フラグ203の値がそのままAND回路に入力される。よって、有効命令フラグ202が“0”、すなわちエントリ201に命令204が登録されておらず、かつ、エントリ停止フラグ203が“1”の場合にのみ、AND回路の出力が“1”となる。AND回路の出力が、エントリ停止判定信号4510としてクロック供給部452に入力される。図8の例では、AND回路の出力が“1”の場合に、エントリ201へのクロック供給を停止することを示している。判定部451をこのように構成することにより、有効命令フラグ202がオフであり、かつ、エントリ停止フラグ203がオンであるエントリ201へのクロック供給を停止できる。
図9に、クロック供給部452の具体的な回路図を示す。なお、図9に示す回路図は具体例であり、クロック供給部452の構成として図9の回路図に限定はされない。
図9では、クロック停止判定信号4510が“1”の場合に、該当するエントリ201へのクロック供給を停止するものとして説明する。
各判定部451からのエントリ停止判定信号4510がクロック供給部452に入力される。また、クロック信号4520がクロック供給部452に入力される。エントリ停止判定信号4510からの入力は、NOT回路により反転されて、各エントリ毎に設けられているAND回路へ入力される。また、クロック信号4520はそのままAND回路に入力され、AND回路を介してエントリ201へ入力される。よって、エントリ停止判定信号4510が“1”、すなわちエントリ201へのクロック供給を停止することを示している場合、AND回路の出力は常に“0”となり、エントリ201へのクロック供給を停止することができる。
クロック供給部452をこのように構成することで、判定部451によりクロック供給を停止すべきと判断されたエントリ201へのクロック供給のみを停止することが可能となる。
制御部30は、エントリ数計算部43から通知された記憶部20の動作エントリ数を管理し、エントリ停止フラグ203がオンとなっているエントリ201へ命令発行部10から命令204が登録されることを禁止するように制御する。
また、命令発行部10から記憶部20へ送られた命令を、記憶部20内のどのエントリ201に登録するかを制御し、登録された命令の発行を制御する。
さらに、制御部30は、エントリ数計算部43から通知された新たな動作エントリ数と、記憶部20の有効命令数とを比較して、有効命令数が新たな動作エントリ数以上である場合(有効命令数≧新たな動作エントリ数)、命令発行部10に対して、命令発行停止信号を通知して新たな命令登録を停止させる。有効命令数とは、記憶部20の各エントリ201に登録されている、未発行の命令数を意味する。命令発行停止信号を受けた命令発行部10は、記憶部20への命令発行を停止する。
新たな動作エントリ数が有効命令数よりも大きい場合(新たな動作エントリ数>有効命令数)、命令発行停止信号は通知しない。また、既に命令発行停止信号が制御部30から命令発行部10に通知されている場合であって、新たな動作エントリ数が有効命令数よりも大きい場合には、制御部30は命令発行停止信号を解除する。命令発行停止信号が解除されると、命令発行部10は記憶部20への命令発行を再開する。
図10を参照して、命令発行停止信号の通知若しくは解除について説明する。図10は記憶部20が8個のエントリ201を有する場合の、各エントリ201の有効命令フラグ202及びエントリ停止フラグ203の状態遷移図である。図10(a)では、動作エントリ数が8から4に変更され、エントリNo0〜3のエントリ201のエントリ停止フラグ203がオンとなった状態である。この状態において、エントリNo0〜6のエントリ201の有効命令フラグ202がオンとなっている。よって、有効命令数は7、新たな動作エントリ数は4であるので、有効命令数≧新たな動作エントリ数となり、制御部30から命令発行部10に対して命令発行停止信号が通知される。
その後、図10(b)に示すように、エントリNo3及び4のエントリ201に登録されている命令204が発行され、エントリNo3及び4のエントリ201における有効命令フラグ202がオフとなる。しかし、有効命令数は5であり、未だ有効命令数≧新たな動作エントリ数であるので、命令発行停止信号は解除されない。なお、本発明の情報処理装置においては、各エントリ201に登録されている命令204を、アウトオブオーダーで実行可能である。
その後、図10(c)に示すように、エントリNo2及び5のエントリ201に登録されている命令204が発行され、エントリNo2及び5のエントリ201における有効命令フラグ202がオフとなる。ここで、有効命令数が3となり、有効命令数<動作エントリ数となるので、制御部30は命令発行停止信号を解除したことを命令発行部10に通知する。
以上の動作を所定の期間毎に繰り返し、常に最適なエントリ構成で情報処理装置が動作できるようにする。
(第一の実施形態による効果)
本実施例の構成のように、未使用のエントリ201へのクロック供給を停止することで、当該エントリ201の動作を停止させることで、情報処理装置の性能に対する影響を最小限に抑えつつ、消費電力の低減・発熱の減少という効果が得られる。
(第二の実施形態)
次に、図12を参照して、本発明の第二の実施形態について説明する。
図12の例では、オペコード2041及びオペランド2043はそれぞれ、8ビットの2進数で表現しているが、本発明のオペコード2041及びオペランド2043は8ビットに限られるわけではない。また、図12の例ではオペコードパリティ2042及びオペランドパリティ2044は1ビットの2進数で表現しているが、1ビットに限られるわけではない。図12の例では、偶数パリティによりパリティチェックを実行している。
(第二の実施形態による効果)
本実施例の構成のように、障害が発生したエントリ201のエントリ停止フラグ203をオンにすることで、障害が発生したエントリ201へのクロック供給を停止し、当該エントリの動作を停止することができる。よって、情報処理装置の消費電力を削減できるとともに、情報処理装置の耐故障性を向上できるという効果が得られる。
10 命令発行部
20 記憶部
201 エントリ
202 有効命令フラグ
203 エントリ停止フラグ
204 命令
30 制御部
40 エントリ制御部
41 使用状況監視部
42 削減率テーブル保持部
43 エントリ数計算部
44 動作モード値保持部
45 クロック制御部
451 判定部
452 クロック供給部
453 障害検出部
4531 XOR回路
4532 XOR回路
4533 OR回路
4510 クロック停止判定信号
4520 クロック信号
46 分岐予測失敗数監視部
47 キャッシュミス数監視部
420 削減率テーブル
421 動作モード値変更スイッチ
422 温度センサー
Claims (21)
- 個別に動作停止が可能な複数のエントリを有する記憶部と、
前記エントリの動作を停止させるエントリ制御部とを有することを特徴とする情報処理装置。 - 前記複数のエントリはそれぞれ、エントリの動作の要否を示す情報を保持し、
前記エントリ制御部は、当該情報がエントリの動作停止を示している場合に、当該エントリの動作を停止させることを特徴とする請求項1記載の情報処理装置。 - 前記エントリ制御部は、
前記記憶部の使用状況に関する情報を採取する使用状況監視部と、
前記使用状況監視部が採取した前記使用状況に関する情報に基づいて動作エントリ数を計算し、前記記憶部が有するエントリ数と当該動作エントリ数の差に相当する数のエントリについて、動作停止を示すように前記情報を設定するエントリ数計算部とを有することを特徴とする請求項2記載の情報処理装置。 - 前記エントリ制御部は、
動作モード値を保持する動作モード値保持部と、
前記動作モード値それぞれに対応するエントリの削減率を示す削減率テーブルを保持する削減率テーブル保持部と、
前記動作モード値に対応する削減率を前記削減率テーブルから選択し、当該削減率に基づいて動作エントリ数を計算し、前記記憶部が有するエントリ数と当該動作エントリ数の差に相当する数のエントリについて、動作停止を示すように前記情報を設定するエントリ数計算部とを有することを特徴とする請求項2記載の情報処理装置。 - 前記エントリ制御部は、
動作モード値を保持する動作モード値保持部と、
前記動作モード値それぞれに対応するエントリの削減率を示す削減率テーブルを保持する前記削減率テーブル保持部と、
前記記憶部の使用状況に関する情報を採取する前記使用状況監視部と、
前記動作モード値に対応する削減率を前記削減率テーブルから選択し、前記バッファが有するエントリ数から当該削減率に相当するエントリ数を除いたエントリ数を算出し、当該エントリ数を前記使用状況監視部が採取した前記使用状況に関する情報に基づいて補正することにより、動作エントリ数を計算し、前記記憶部が有するエントリ数と当該動作エントリ数の差に相当する数のエントリについて、動作停止を示すように前記情報を設定するエントリ数計算部とを有することを特徴とする請求項2記載の情報処理装置。 - 前記記憶部に対して命令を登録する命令発行部と、
前記エントリ数計算部が計算した動作エントリ数と前記記憶部における有効命令数とを比較し、有効命令数が動作エントリ数以上である場合に、前記命令発行部に対して命令発行停止信号を通知し、前記命令発行部による新たな命令登録を停止させる制御部とを有することを特徴とする請求項1乃至5いずれか1項記載の情報処理装置。 - 前記エントリ制御部は、
前記記憶部のエントリに対するクロック供給を停止し、エントリの動作を停止させるクロック制御部を有することを特徴とする請求項1乃至6いずれか1項記載の情報処理装置。 - 前記クロック制御部は、
動作を停止させるべきエントリを判定する判定部と、
前記判定部による判定結果に応じて、該当するエントリへのクロック供給を停止するクロック供給部とを有することを特徴とする請求項7記載の情報処理装置。 - 前記クロック制御部は、
エントリでの障害発生を検出する障害検出部を有し、
前記クロック制御部は、前記障害検出部により障害の発生が検出されたエントリへのクロック供給を停止し、当該エントリの動作を停止させることを特徴とする請求項7又は8いずれか1項記載の情報処理装置。 - 記憶部における個別に動作停止が可能な複数のエントリについて、エントリの動作の要否を示す情報を設定するステップと、
当該情報がエントリの動作停止を示している場合に、当該エントリの動作を停止させるステップとを有することを特徴とするエントリ構成制御方法。 - 前記記憶部の使用状況に関する情報を採取するステップを更に有し、
前記エントリの動作の要否を示す情報を設定するステップは、
前記使用状況に関する情報に基づいて動作エントリ数を計算し、前記記憶部が有するエントリ数と当該動作エントリ数の差に相当する数のエントリについて、動作停止を示すように前記情報を設定するステップであることを特徴とする請求項10記載のエントリ構成制御方法。 - 動作モード値に対応する削減率を決定するステップを更に有し、
前記エントリの動作の要否を示す情報を設定するステップは、
前記削減率に基づいて動作エントリ数を計算し、前記記憶部が有するエントリ数と当該動作エントリ数の差に相当する数のエントリについて、動作停止を示すように前記情報を設定するステップであることを特徴とする請求項10記載のエントリ構成制御方法。 - 前記エントリの動作を停止させるステップは、
エントリへのクロック供給を停止するステップを含むことを特徴とする請求項10乃至12いずれか1項記載のエントリ構成制御方法。 - 前記エントリへのクロック供給を停止するステップは、
動作を停止させるべきエントリを判定するステップを含むことを特徴とする請求項13記載のエントリ構成制御方法。 - エントリでの障害発生を検出するステップを更に有し、
前記エントリへのクロック供給を停止するステップは、
障害発生が検出されたエントリへのクロック供給を停止するステップであることを特徴とする請求項13又は14いずれか1項記載のエントリ構成制御方法。 - コンピュータに、
記憶部における個別に動作停止が可能な複数のエントリについて、エントリの動作の要否を示す情報を設定する処理と、
当該情報がエントリの動作停止を示している場合に、当該エントリの動作を停止させる処理とを実行させることを特徴とするプログラム。 - コンピュータに、
前記記憶部の使用状況に関する情報を採取する処理を更に実行させ、
前記エントリの動作の要否を示す情報を設定する処理は、
前記使用状況に関する情報に基づいて動作エントリ数を計算し、前記記憶部が有するエントリ数と当該動作エントリ数の差に相当する数のエントリについて、動作停止を示すように前記情報を変更する処理であることを特徴とする請求項16記載のプログラム。 - コンピュータに、
動作モード値に対応する削減率を決定する処理を更に実行させ、
前記エントリの動作の要否を示す情報を設定する処理は、
前記削減率に基づいて動作エントリ数を計算し、前記記憶部が有するエントリ数と当該動作エントリ数の差に相当する数のエントリについて、動作停止を示すように前記情報を設定する処理であることを特徴とする請求項16記載のプログラム。 - 前記エントリの動作を停止させる処理は、
エントリへのクロック供給を停止する処理を含むことを特徴とする請求項16乃至18いずれか1項記載のプログラム。 - 前記エントリへのクロック供給を停止する処理は、
動作を停止させるべきエントリを判定する処理を含むことを特徴とする請求項19記載のプログラム。 - コンピュータに、
エントリでの障害発生を検出する処理を更に実行させ、
前記エントリへのクロック供給を停止する処理は、
障害発生が検出されたエントリへのクロック供給を停止する処理であることを特徴とする請求項19又は20いずれか1項記載のプログラム。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010073124A (ja) * | 2008-09-22 | 2010-04-02 | Nec Corp | 命令制御回路、命令制御方法、および情報処理装置 |
JP2013037746A (ja) * | 2011-08-09 | 2013-02-21 | Renesas Electronics Corp | 半導体装置 |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04165548A (ja) * | 1990-10-30 | 1992-06-11 | Fujitsu Ltd | メモリアドレス制御方式 |
JPH0950401A (ja) * | 1995-08-09 | 1997-02-18 | Toshiba Corp | キャッシュメモリ及びそれを備えた情報処理装置 |
JPH09160838A (ja) * | 1995-12-07 | 1997-06-20 | Hitachi Ltd | キャッシュメモリバックアップ装置 |
JPH09212416A (ja) * | 1995-11-30 | 1997-08-15 | Toshiba Corp | 計算機システムおよび計算機システムの電力管理方法 |
JPH10254587A (ja) * | 1997-03-14 | 1998-09-25 | Toshiba Corp | コンピュータシステム |
JP2001195162A (ja) * | 2000-01-06 | 2001-07-19 | Matsushita Electric Ind Co Ltd | システム制御用処理装置及びシステム制御方法 |
JP2003045189A (ja) * | 2001-07-31 | 2003-02-14 | Fujitsu Ltd | 半導体メモリ |
JP2003303030A (ja) * | 2002-04-08 | 2003-10-24 | Matsushita Electric Ind Co Ltd | クロック制御回路 |
WO2004104841A1 (ja) * | 2003-05-21 | 2004-12-02 | Fujitsu Limited | アドレス変換バッファの電力制御方法及びその装置 |
JP2005084999A (ja) * | 2003-09-09 | 2005-03-31 | Seiko Epson Corp | キャッシュメモリ制御装置およびキャッシュメモリ制御方法 |
JP2006502488A (ja) * | 2002-10-11 | 2006-01-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 省電力vliwプロセッサ |
-
2006
- 2006-01-30 JP JP2006020722A patent/JP2007200213A/ja active Pending
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04165548A (ja) * | 1990-10-30 | 1992-06-11 | Fujitsu Ltd | メモリアドレス制御方式 |
JPH0950401A (ja) * | 1995-08-09 | 1997-02-18 | Toshiba Corp | キャッシュメモリ及びそれを備えた情報処理装置 |
JPH09212416A (ja) * | 1995-11-30 | 1997-08-15 | Toshiba Corp | 計算機システムおよび計算機システムの電力管理方法 |
JPH09160838A (ja) * | 1995-12-07 | 1997-06-20 | Hitachi Ltd | キャッシュメモリバックアップ装置 |
JPH10254587A (ja) * | 1997-03-14 | 1998-09-25 | Toshiba Corp | コンピュータシステム |
JP2001195162A (ja) * | 2000-01-06 | 2001-07-19 | Matsushita Electric Ind Co Ltd | システム制御用処理装置及びシステム制御方法 |
JP2003045189A (ja) * | 2001-07-31 | 2003-02-14 | Fujitsu Ltd | 半導体メモリ |
JP2003303030A (ja) * | 2002-04-08 | 2003-10-24 | Matsushita Electric Ind Co Ltd | クロック制御回路 |
JP2006502488A (ja) * | 2002-10-11 | 2006-01-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 省電力vliwプロセッサ |
WO2004104841A1 (ja) * | 2003-05-21 | 2004-12-02 | Fujitsu Limited | アドレス変換バッファの電力制御方法及びその装置 |
JP2005084999A (ja) * | 2003-09-09 | 2005-03-31 | Seiko Epson Corp | キャッシュメモリ制御装置およびキャッシュメモリ制御方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010073124A (ja) * | 2008-09-22 | 2010-04-02 | Nec Corp | 命令制御回路、命令制御方法、および情報処理装置 |
JP2013037746A (ja) * | 2011-08-09 | 2013-02-21 | Renesas Electronics Corp | 半導体装置 |
US9135966B2 (en) | 2011-08-09 | 2015-09-15 | Renesas Electronics Corporation | Semiconductor device including memory capable of reducing power consumption |
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