JPS6322743Y2 - - Google Patents
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- Publication number
- JPS6322743Y2 JPS6322743Y2 JP8650984U JP8650984U JPS6322743Y2 JP S6322743 Y2 JPS6322743 Y2 JP S6322743Y2 JP 8650984 U JP8650984 U JP 8650984U JP 8650984 U JP8650984 U JP 8650984U JP S6322743 Y2 JPS6322743 Y2 JP S6322743Y2
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- JP
- Japan
- Prior art keywords
- current
- base
- circuit
- transistors
- input
- Prior art date
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- Expired
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- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
（技術分野）
本考案は増幅器の入力バイアス調整回路に関
し、特に差動入力増幅回路を有する帰還型増幅器
の入力オフセツト電圧の調整をなす入力バイアス
調整回路に関するものである。
し、特に差動入力増幅回路を有する帰還型増幅器
の入力オフセツト電圧の調整をなす入力バイアス
調整回路に関するものである。
（背景技術）
差動入力増幅回路構成の帰還型直結アンプにお
いては、入力差動増幅回路を構成する入力信号印
加用トランジスタのベース入力直流インピーダン
スと帰還信号印加用トランジスタのベース入力直
流インピーダンスとが異なるために、入力段での
オフセツト電圧の発生は避けられず、よつてアン
プ出力部における出力オフセツトが生じる。
いては、入力差動増幅回路を構成する入力信号印
加用トランジスタのベース入力直流インピーダン
スと帰還信号印加用トランジスタのベース入力直
流インピーダンスとが異なるために、入力段での
オフセツト電圧の発生は避けられず、よつてアン
プ出力部における出力オフセツトが生じる。
かかるオフセツト電圧の発生を阻止する回路は
種々提案されているが、例えば第２図に示す如き
回路が掲げられる。
種々提案されているが、例えば第２図に示す如き
回路が掲げられる。
即ち１対のNPN差動トランジスタＱ１及びＱ
２の一方の入力トランジスタＱ１のベースは入力
信号印加端子となり、このベースと接地間には入
力抵抗R1が設けられている。両トランジスタの
各コレクタは負荷抵抗R2及びR3をそれぞれ介し
て正電源＋Ｖに接続されると共に、後段増幅回路
Ａの１対の差動入力となつている。この増幅回路
Ａの出力は回路出力端子となると共に、抵抗R4
及びR5よりなる帰還回路を介して差動トランジ
スタＱ１及びＱ２の他方のトランジスタＱ２のベ
ース帰還入力となつている。尚、I0は定電流源を
示す。
２の一方の入力トランジスタＱ１のベースは入力
信号印加端子となり、このベースと接地間には入
力抵抗R1が設けられている。両トランジスタの
各コレクタは負荷抵抗R2及びR3をそれぞれ介し
て正電源＋Ｖに接続されると共に、後段増幅回路
Ａの１対の差動入力となつている。この増幅回路
Ａの出力は回路出力端子となると共に、抵抗R4
及びR5よりなる帰還回路を介して差動トランジ
スタＱ１及びＱ２の他方のトランジスタＱ２のベ
ース帰還入力となつている。尚、I0は定電流源を
示す。
そして、入力オフセツト電圧をなくすために、
入力バイアス調整回路が設けられており、これは
PNPトランジスタＱ３と調整用抵抗R6よりなる。
すなわち、トランジスタＱ３のベースは入力端に
接続され、エミツタは抵抗R6を介して正電源＋
Ｖに接続され、またコレクタは負電源−Ｖへ接続
される構成である。
入力バイアス調整回路が設けられており、これは
PNPトランジスタＱ３と調整用抵抗R6よりなる。
すなわち、トランジスタＱ３のベースは入力端に
接続され、エミツタは抵抗R6を介して正電源＋
Ｖに接続され、またコレクタは負電源−Ｖへ接続
される構成である。
かかる構成において入力トランジスタＱ１のベ
ース電流IBは逆極性のPNPトランジスタＱ３のベ
ースから供給されることになり、ここでは抵抗
R6を調整して両ベース電流を等しくすれば、入
力抵抗R1には直流電流は流れず、よつて入力オ
フセツト電圧をほぼなくすことが可能となる。
ース電流IBは逆極性のPNPトランジスタＱ３のベ
ースから供給されることになり、ここでは抵抗
R6を調整して両ベース電流を等しくすれば、入
力抵抗R1には直流電流は流れず、よつて入力オ
フセツト電圧をほぼなくすことが可能となる。
しかしながら、PNPトランジスタＱ３のベー
ス電流の調整が必要となり、また帰還回路の抵抗
R4が無視しえない場合には、トランジスタＱ２
のベース入力によるオフセツト電圧も無視出来な
いことになる。
ス電流の調整が必要となり、また帰還回路の抵抗
R4が無視しえない場合には、トランジスタＱ２
のベース入力によるオフセツト電圧も無視出来な
いことになる。
（目的）
本考案の目的は、入力段のオフセツト電圧を自
動的になくし特性良好な増幅器を得ることのでき
る増幅器の入力バイアス調整回路を提供すること
である。
動的になくし特性良好な増幅器を得ることのでき
る増幅器の入力バイアス調整回路を提供すること
である。
（概要）
本考案の入力バイアス調整回路は、入力段が差
動増幅回路構成の帰還型増幅器における入力バイ
アス調整回路を対象とするものであつて、入力差
動増幅回路の定電流源を構成する電流ミラー回路
と、この定電流値を定めるミラー電流に応じた電
流を該ミラー回路から導出してこの導出電流を所
望値に変換して出力する電流変換手段とを含み、
この電流変換手段の出力電流を少なくとも入力差
動増幅回路の入力信号印加用トランジスタのベー
スへ供給することを特徴としている。この電流変
換手段は電流ミラー回路のベース共通トランジス
タのベースバイアス電流を導出してこの電源を1/
４の電流値に変換することを特徴としている。
動増幅回路構成の帰還型増幅器における入力バイ
アス調整回路を対象とするものであつて、入力差
動増幅回路の定電流源を構成する電流ミラー回路
と、この定電流値を定めるミラー電流に応じた電
流を該ミラー回路から導出してこの導出電流を所
望値に変換して出力する電流変換手段とを含み、
この電流変換手段の出力電流を少なくとも入力差
動増幅回路の入力信号印加用トランジスタのベー
スへ供給することを特徴としている。この電流変
換手段は電流ミラー回路のベース共通トランジス
タのベースバイアス電流を導出してこの電源を1/
４の電流値に変換することを特徴としている。
また帰還回路の帰還抵抗が大なる場合には、電
流変換手段に更にベースバイアス電流の略1/4の
電流を発生出力する回路構成を付加し、この電流
を差動トランジスタのうち帰還信号印加用トラン
ジスタのベースへ供給することを特徴としてい
る。
流変換手段に更にベースバイアス電流の略1/4の
電流を発生出力する回路構成を付加し、この電流
を差動トランジスタのうち帰還信号印加用トラン
ジスタのベースへ供給することを特徴としてい
る。
（実施例）
以下本考案について図面を用いて説明する。
第２図は本考案の基礎となる構成を示す回路図
であり、第３図と同等部分は同一符号により示し
ている。図において入力差動増幅回路の定電流源
がNPNトランジスタＱ４〜Ｑ６及び抵抗R7より
なる電流ミラー回路１により構成されており、ベ
ース共通接続された１対のミラートランジスタＱ
４及びＱ５のうちのＱ４のコレクタ出力が定電流
出力I0（第１図参照）となり、両トランジスタの
ベースバイアス電流はトランジスタＱ６を介して
電流ミラー回路２より供給されている。
であり、第３図と同等部分は同一符号により示し
ている。図において入力差動増幅回路の定電流源
がNPNトランジスタＱ４〜Ｑ６及び抵抗R7より
なる電流ミラー回路１により構成されており、ベ
ース共通接続された１対のミラートランジスタＱ
４及びＱ５のうちのＱ４のコレクタ出力が定電流
出力I0（第１図参照）となり、両トランジスタの
ベースバイアス電流はトランジスタＱ６を介して
電流ミラー回路２より供給されている。
当該ミラー回路２は、ベース、コレクタ及びエ
ミツタが夫々共通に接続された１個のPNPトラ
ンジスタ群Ｑ７〜Ｑ１０と、このトランジスタ群
の共通ベースに接続された１個のPNPトランジ
スタＱ１２とを有しており、これらトランジスタ
Ｑ７〜Ｑ１０及びＱ１２の共通ベースバイアスが
PNPトランジスタＱ１１により供給されるもの
であつて、いわゆる４：１の分流出力比を有する
電流ミラー構成である。そして後者の１個のトラ
ンジスタＱ１２のコレクタ出力が差動増幅回路の
入力トランジスタＱ１のベース電流供給源となつ
ている。
ミツタが夫々共通に接続された１個のPNPトラ
ンジスタ群Ｑ７〜Ｑ１０と、このトランジスタ群
の共通ベースに接続された１個のPNPトランジ
スタＱ１２とを有しており、これらトランジスタ
Ｑ７〜Ｑ１０及びＱ１２の共通ベースバイアスが
PNPトランジスタＱ１１により供給されるもの
であつて、いわゆる４：１の分流出力比を有する
電流ミラー構成である。そして後者の１個のトラ
ンジスタＱ１２のコレクタ出力が差動増幅回路の
入力トランジスタＱ１のベース電流供給源となつ
ている。
かかる構成においてNPNトランジスタの電流
増幅率をhfeとし、PNPトランジスタのそれを
hfe′として、共に１より極めて大であるとすれ
ば、以下の如くなる。すなわち、定電流源１の吸
込電流出力I0は、差動トランジスタＱ１及びＱ２
のベース電流を共にIBとすれば、次式となる。
増幅率をhfeとし、PNPトランジスタのそれを
hfe′として、共に１より極めて大であるとすれ
ば、以下の如くなる。すなわち、定電流源１の吸
込電流出力I0は、差動トランジスタＱ１及びＱ２
のベース電流を共にIBとすれば、次式となる。
I0≒2hfe・IB …(1)
ここで定電流回路１のトランジスタＱ４及びＱ
５は電流ミラー構成であるから、そのコレクタに
は共に(1)式で示す電流が流れ、よつて両ベース電
流IB４，５は共に次式となる。
５は電流ミラー構成であるから、そのコレクタに
は共に(1)式で示す電流が流れ、よつて両ベース電
流IB４，５は共に次式となる。
IB４，５≒2IB …(2)
この両ベース電流はトランジスタＱ６を介して
流れるから、トランジスタＱ６のコレクタ電流は
（2IB）×２となることは明白である。この電流4IB
が電流ミラー回路２の出力であるから、各PNP
トランジスタＱ７〜Ｑ１０には電流4IBが等しく
分配されてIBとなり、PNPトランジスタＱ１２の
コレクタにも同様に電流IBが流れることになる。
流れるから、トランジスタＱ６のコレクタ電流は
（2IB）×２となることは明白である。この電流4IB
が電流ミラー回路２の出力であるから、各PNP
トランジスタＱ７〜Ｑ１０には電流4IBが等しく
分配されてIBとなり、PNPトランジスタＱ１２の
コレクタにも同様に電流IBが流れることになる。
換言すれば、電流ミラー回路２のミラー出力と
入力トランジスタＱ１のベース電流とが等しくな
つて入力抵抗R1には直流電流は流れず、よつて
オフセツト電圧は発生しないことが判る。これは
帰還回路の抵抗R4が小なる場合に言えることで
あるが、抵抗R4が大なる場合には帰還側のトラ
ンジスタＱ２のベース電位が無視しえないものと
なるために、図の点線に示すように、電流ミラー
回路２に更にPNPトランジスタＱ１３を設け他
のトランジスタとベース共通とすれば、このトラ
ンジスタにも電流IBが流れるから、このコレクタ
出力を帰還側のトランジスタＱ２のベースへ供給
すれば、入力オフセツトは完全に防止することが
できる。
入力トランジスタＱ１のベース電流とが等しくな
つて入力抵抗R1には直流電流は流れず、よつて
オフセツト電圧は発生しないことが判る。これは
帰還回路の抵抗R4が小なる場合に言えることで
あるが、抵抗R4が大なる場合には帰還側のトラ
ンジスタＱ２のベース電位が無視しえないものと
なるために、図の点線に示すように、電流ミラー
回路２に更にPNPトランジスタＱ１３を設け他
のトランジスタとベース共通とすれば、このトラ
ンジスタにも電流IBが流れるから、このコレクタ
出力を帰還側のトランジスタＱ２のベースへ供給
すれば、入力オフセツトは完全に防止することが
できる。
このように入力差動回路の定電流源を電流ミラ
ー回路１により構成し、このミラー回路のベース
共通トランジスタのベースバイアス電流が4IBと
なることを利用し、この電流を４：１の電流ミラ
ー回路２により供給しかつその1/4の電流（IB）
を導出してこれを入力ベースバイアス電流とし、
オフセツト電圧を自動的に打消さんとするもので
ある。
ー回路１により構成し、このミラー回路のベース
共通トランジスタのベースバイアス電流が4IBと
なることを利用し、この電流を４：１の電流ミラ
ー回路２により供給しかつその1/4の電流（IB）
を導出してこれを入力ベースバイアス電流とし、
オフセツト電圧を自動的に打消さんとするもので
ある。
第１図は本考案の実施例を示す回路図であり、
第２図と同等部分は同一符号により示している。
第２図と同等部分は同一符号により示している。
図において、電流ミラー回路１のトランジスタ
Ｑ６を流れるベースバイアス電流4IBをエミツタ
及びベースが夫々共通接続された２個のPNPト
ランジスタＱ１７及びＱ１８のベース共通接続点
から供給し、一方のトランジスタＱ１８のコレク
タ出力を、エミツタ及びコレクタが夫々共通接続
された１対のPNPトランジスタＱ１９及びＱ２
０のエミツタ共通接続点に入力している。この両
トランジスタＱ１９，Ｑ２０の各ベース出力を差
動トランジスタＱ１及びＱ２のベースへ印加する
構成である。
Ｑ６を流れるベースバイアス電流4IBをエミツタ
及びベースが夫々共通接続された２個のPNPト
ランジスタＱ１７及びＱ１８のベース共通接続点
から供給し、一方のトランジスタＱ１８のコレク
タ出力を、エミツタ及びコレクタが夫々共通接続
された１対のPNPトランジスタＱ１９及びＱ２
０のエミツタ共通接続点に入力している。この両
トランジスタＱ１９，Ｑ２０の各ベース出力を差
動トランジスタＱ１及びＱ２のベースへ印加する
構成である。
かかる構成において、トランジスタＱ６のコレ
クタ電流すなわち4IBは、１対のトランジスタＱ
１７及びＱ１８のベース電流に等しく分割されて
2IBとなる。よつてトランジスタＱ１８のコレク
タ電流は2hfe′IBとなり、これが１対のトランジス
タＱ１９及びＱ２０のエミツタ電流に等しく分割
されてhfe′IBとなる。従つて、各トランジスタＱ
１９及びＱ２０のベース出力は共にIBとなつて、
入力差動トランジスタＱ１及びＱ２のベース電流
と等しくなることが判る。
クタ電流すなわち4IBは、１対のトランジスタＱ
１７及びＱ１８のベース電流に等しく分割されて
2IBとなる。よつてトランジスタＱ１８のコレク
タ電流は2hfe′IBとなり、これが１対のトランジス
タＱ１９及びＱ２０のエミツタ電流に等しく分割
されてhfe′IBとなる。従つて、各トランジスタＱ
１９及びＱ２０のベース出力は共にIBとなつて、
入力差動トランジスタＱ１及びＱ２のベース電流
と等しくなることが判る。
（効果）
以上の如く、本考案によれば何等の調整を要す
ることなく、オフセツト電圧の打消が可能とな
り、高性能の増幅回路が可能となる。
ることなく、オフセツト電圧の打消が可能とな
り、高性能の増幅回路が可能となる。
尚、上記各回路は集積回路化が極めて容易であ
るために、NPNトランジスタ及びPNPトランジ
スタの各特性は等しくすることができ、よつて容
易に本考案の目的を達することが可能となる。
るために、NPNトランジスタ及びPNPトランジ
スタの各特性は等しくすることができ、よつて容
易に本考案の目的を達することが可能となる。
第１図は本考案の実施例回路図、第２図は第１
図回路の基礎となる構成を示す図、第３図は従来
の入力バイアス調整回路の例を説明する図であ
る。 主要部分の符号の説明、１，２……電流ミラー
回路、Ｑ１〜Ｑ６……NPNトランジスタ、Ｑ７
〜Ｑ２０……PNPトランジスタ。
図回路の基礎となる構成を示す図、第３図は従来
の入力バイアス調整回路の例を説明する図であ
る。 主要部分の符号の説明、１，２……電流ミラー
回路、Ｑ１〜Ｑ６……NPNトランジスタ、Ｑ７
〜Ｑ２０……PNPトランジスタ。
Claims (1)
- 入力段が差動増幅回路構成の帰還型増幅器にお
ける入力バイアス調整回路であつて、前記増幅回
路の定電流源を構成する電流ミラー回路と、前記
定電流値を定めるミラー電流に応じた電流を前記
電流ミラー回路から導出してこの導出電流を所望
値に変換する電流変換手段とを含み、前記電流変
換手段は、ベース及びエミツタが夫々共通接続さ
れそのベース共通接続点の電流を前記電流ミラー
回路のベース共通接続トランジスタのベースバイ
アス電流とする一対のトランジスタと、前記一対
のトランジスタの一方のコレクタ出力を２分すべ
く各エミツタにこのコレクタ出力が印加された一
対のトランジスタを有し、この後者の一対のトラ
ンジスタの各ベース電流を前記差動増幅回路の一
対の差動トランジスタの各ベースへ供給すること
を特徴とする増幅器の入力バイアス調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8650984U JPS611911U (ja) | 1984-06-11 | 1984-06-11 | 増幅器の入力バイアス調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8650984U JPS611911U (ja) | 1984-06-11 | 1984-06-11 | 増幅器の入力バイアス調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611911U JPS611911U (ja) | 1986-01-08 |
| JPS6322743Y2 true JPS6322743Y2 (ja) | 1988-06-22 |
Family
ID=30637888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8650984U Granted JPS611911U (ja) | 1984-06-11 | 1984-06-11 | 増幅器の入力バイアス調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611911U (ja) |
-
1984
- 1984-06-11 JP JP8650984U patent/JPS611911U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS611911U (ja) | 1986-01-08 |
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