JP3991306B2 - 増幅回路 - Google Patents
増幅回路 Download PDFInfo
- Publication number
- JP3991306B2 JP3991306B2 JP2001354172A JP2001354172A JP3991306B2 JP 3991306 B2 JP3991306 B2 JP 3991306B2 JP 2001354172 A JP2001354172 A JP 2001354172A JP 2001354172 A JP2001354172 A JP 2001354172A JP 3991306 B2 JP3991306 B2 JP 3991306B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- stage
- signal
- transistor
- drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
Description
【発明の属する技術分野】
本発明は、レール・ツー・レール型プッシュプル出力段を備えた増幅回路に関し、より詳しくは、コレクタ−コレクタ接続された一対の相補形トランジスタである第1トランジスタと第2トランジスタとを含み、前記第1トランジスタのコレクタ電流であるソース電流と前記第2トランジスタのコレクタ電流であるシンク電流との差が負荷電流となるようにしたレール・ツー・レール型プッシュプル出力段を備えた増幅回路に関する。
【0002】
【従来の技術】
バイポーラ集積回路の信号出力回路としては、定常消費電流が少なく、またクロスオーバー歪みの少ない、AB級プッシュプル増幅回路が一般的に使用されている。従来、この用途に用いるAB級プッシュプル増幅回路のプッシュプル出力段としては、いわゆるエミッタ−エミッタ接続型の出力段が使用されていた。このプッシュプル出力段は、一対の相補形トランジスタのエミッタどうしを結合して出力ノードとすると共に、それらトランジスタの夫々のコレクタを正電圧給電線と負電圧給電線とに結合し、そして、それらトランジスタの各々のベースとコレクタに、そのトランジスタを駆動する駆動用トランジスタのコレクタとエミッタを結合したものである。しかしながら、このような構成のエミッタ−エミッタ接続型のプッシュプル出力段には、その出力電圧のダイナミックレンジが、正電圧給電線と負電圧給電線との間の電圧差よりかなり狭くなってしまうという短所が付随しており、一般的には、それら給電線間の電圧差より約2ボルト狭いダイナミックレンジとなっている。近年、バイポーラ集積回路の消費電力を低減するために、電源電圧の設計値をより低く設定する傾向があるが、出力電圧のダイナミックレンジが狭くなるという短所は、電源電圧を低く設定する上で大きな障害となるものであり、特に、電源電圧の設計値が低下して給電線間の電圧差が2ボルトに近付くと、この短所による弊害は急激に増大する。
【0003】
この問題を解決するために、プッシュプル出力段の構成を変更して、一対の相補形トランジスタのコレクタどうしを結合して出力ノードとすると共に、それらトランジスタの夫々のエミッタを正電圧給電線と負電圧給電線とに結合した、いわゆるコレクタ−コレクタ接続型のプッシュプル出力段とすることが提案されている。この種のプッシュプル出力段の一例は、例えば米国特許第6104244号公報などに開示されており、同米国特許公報には、上述したエミッタ−エミッタ接続型のプッシュプル出力段の短所についても詳細に論じられている。
【0004】
【発明が解決しようとする課題】
コレクタ−コレクタ接続型のプッシュプル出力段は、その出力電圧のダイナミックレンジが、正電圧給電線と負電圧給電線との間の電圧差と殆ど変わらない広いレンジとなり、従って、その出力電圧が、略々、負電圧給電線(負レール)の電圧値から正電圧給電線(正レール)の電圧値までの範囲に亘って変化し得ることから、レール・ツー・レール型プッシュプル出力段とも呼ばれている。レール・ツー・レール型プッシュプル出力段を備えた増幅回路は、バイポーラ集積回路の信号出力回路として使用する場合に、その集積回路の電源電圧の設計値を低く設定する上で有利であるが、しかしながら、消費電力を更に低減すること、並びに、信号大振幅時の歪みを更に低減することが、尚、強く求められていた。
【0005】
本発明はかかる事情に鑑み成されたものであり、本発明の目的は、レール・ツー・レール型プッシュプル出力段を備えた増幅回路において、消費電力の更なる低減、並びに、信号大振幅時の歪みの更なる低減を達成することにある。
【0006】
【課題を解決するための手段】
上述の目的を達成するため、本発明にかかる増幅回路は、コレクタ−コレクタ接続された一対の相補形トランジスタである第1トランジスタと第2トランジスタとを含み、前記第1トランジスタのコレクタ電流であるソース電流と前記第2トランジスタのコレクタ電流であるシンク電流との差が負荷電流となるようにしたレール・ツー・レール型プッシュプル出力段を備えた増幅回路において、電圧信号の形の入力信号を受取り、受取った入力信号に対応した一対の電流信号を送出するトランスコンダクタンス入力段と、前記トランスコンダクタンス入力段と前記プッシュプル出力段との間に接続され、前記トランスコンダクタンス入力段が送出する一対の電流信号を受取り、受取った一対の電流信号を増幅して、前記プッシュプル出力段の前記第1トランジスタを駆動するための電流信号の形の第1駆動信号と、前記プッシュプル出力段の前記第2トランジスタを駆動するための電流信号の形の第2駆動信号とを送出する駆動段と、前記駆動段に接続され、前記駆動段が送出する前記第1駆動信号及び前記第2駆動信号を取込み、それら駆動信号に基づいて電流信号の形の一対の帰還信号を生成し、生成した一対の帰還信号を前記駆動段の入力へ負帰還することで、前記ソース電流の電流値と前記シンク電流の電流値との積が実質的に一定に維持されるようにする負帰還段とを備え、前記負帰還段は、前記第1駆動信号及び前記第2駆動信号に基づいて、前記ソース電流及び前記シンク電流の大きさに対して一定の比を有する一対のモニタ電流を生成し、更に、それらモニタ電流に基づいて、前記ソース電流及び前記シンク電流の大きさに応じた信号として前記一対の帰還信号を発生することを特徴とする。
【0007】
本発明にかかる増幅回路によれば、電圧信号の形の入力信号を受取るトランスコンダクタンス入力段が、その入力信号から、ソース電流を制御するための電流信号とシンク電流を制御するための電流信号とを個別に生成し、駆動段が、それら一対の電流信号を個別に増幅して一対の駆動信号を生成し、それら駆動信号によってプッシュプル出力段の第1トランジスタと第2トランジスタとが個別に駆動されるため、信号振幅が大きいときでも十分なソース電流及びシンク電流を生成することができ、また、信号波形の歪みを低減することができる。更に、負帰還段によって、ソース電流の電流値とシンク電流の電流値との積が実質的に一定に維持されるため、信号振幅が大きいときでも消費電力を少なく抑えることができると共に、信号波形の歪みを更に小さく抑えることが可能となっている。
【0008】
【発明の実施の形態】
以下に本発明の実施の形態について、図面を参照しつつ説明して行く。
図1は本発明の好適な実施の形態にかかる増幅回路のブロック図であり、図2は図1の増幅回路を更に詳細に示した回路図である。
【0009】
図1にブロック図で示した本発明の好適な実施の形態に増幅回路10は、プッシュプル出力段20と、トランスコンダクタンス入力段40と、駆動段60と、負帰還段80とを含んでいる。増幅回路10は、電圧信号の形の入力信号を受取り、その入力信号に応じた出力信号を電流信号の形で負荷30へ送出する。
【0010】
プッシュプル出力段20は、コレクタ−コレクタ接続型(即ち、レール・ツー・レール型)のAB級プッシュプル出力段として構成されている。プッシュプル出力段20は、第1入力ノード22a、第2入力ノード22b、一対の相補形トランジスタである第1トランジスタ24a及び第2トランジスタ24b、正電圧給電線(正レール)32aに接続された正電圧給電ノード26a、負電圧給電線(負レール)32bに接続された負電圧給電ノード26b、及び出力ノード28を備えている。プッシュプル出力段20の出力ノード28は、増幅回路10の出力ノードでもあり、この出力ノード28とグラウンドとの間に負荷30が接続されている。第1トランジスタ24aは図示例ではPNP形トランジスタであり、そのベースが第1入力ノード22aに結合し、そのエミッタが正電圧給電ノード26aに結合し、そのコレクタが出力ノード28に結合している。第2トランジスタ24bは、第1トランジスタ24aに対して相補的なNPN形トランジスタであり、そのベースが第2入力ノード22bに結合し、そのエミッタが負電圧給電ノード26bに結合し、そのコレクタが出力ノード28に結合している。
【0011】
このように、一対の相補形トランジスタである第1及び第2トランジスタ24a、24bのコレクタどうしが結合されて出力ノードとされ、また、それらトランジスタ24a、24bの夫々のエミッタが、正電圧給電線32aと負電圧給電線32bとに結合されていることから、このプッシュプル出力段20は、上で述べたように、コレクタ−コレクタ接続型、即ちレール・ツー・レール型のプッシュプル出力段となっている。既述のごとく、この方式のプッシュプル出力段は、その出力電圧のダイナミックレンジが、正電圧給電線と負電圧給電線との間の電圧差と殆ど変わらない広いレンジであるため、電源電圧の設計値を低く設定する上で有利である。また、このプッシュプル出力段20が動作する際に、正電圧給電ノード26aから出力ノード28へ流れる第1トランジスタ24aのコレクタ電流をソース電流IPと呼び、出力ノード28から負電圧給電ノード26bへ流れる第2トランジスタ24bのコレクタ電流をシンク電流INと呼ぶ。従って、出力ノード28から負荷32を通ってグラウンドへ流れる方向を負荷電流IOUTの正方向とするならば、ソース電流IPの電流値からシンク電流INの電流値を差し引いた値が、負荷電流IOUTの電流値となる。
【0012】
尚、当業者には周知のごとく、2個または3個以上のトランジスタをダーリントン接続したものは、1個のトランジスタと実質的に同等の機能を発揮する。従って、プッシュプル出力段20の第1及び第2トランジスタ24a、24bの各々を、ダーリントン接続した2個または3個以上のトランジスタに置換した構成も、以上に説明した構成と均等である。
【0013】
トランスコンダクタンス入力段40は、電圧信号の形の入力信号を受取り、受取った入力信号に対応した電流信号を送出する、いわゆるトランスコンダクタンス増幅段として構成されている。トランスコンダクタンス入力段40は、第1入力ノード42a、第2入力ノード42b、第1トランスコンダクタンス差動増幅回路44a、第2トランスコンダクタンス増幅回路44b、第1出力ノード46a、及び第2出力ノード46bを備えている。第1及び第2入力ノード42a、42bは、第1トランスコンダクタンス差動増幅回路44aの一対の入力に結合すると共に、第2トランスコンダクタンス差動増幅回路44bの一対の入力にも結合している。第1トランスコンダクタンス差動増幅回路44a出力は第1出力ノード46a結合しており、第2トランスコンダクタンス差動増幅回路44bの出力は第2出力ノード46bに結合している。以上の構成により、第1入力ノード42aと第2入力ノード42bとの間に入力した電圧信号に対応した一対の電流信号が、第1及び第2出力ノード46a、46bから送出されるようになっている。ただし、それら一対の電流信号は同じものではなく、第1出力ノード46aから送出される電流信号は、駆動段60で増幅された後に、プッシュプル出力段20の第1トランジスタ24aを駆動するための信号であり、第2出力ノード46bから送出される電流信号は、駆動段60で増幅された後に、プッシュプル出力段20の第2トランジスタ24bを駆動するための信号である。
【0014】
駆動段60は、トランスコンダクタンス入力段40とプッシュプル出力段20との間に接続され、トランスコンダクタンス入力段40が送出する一対の電流信号を増幅して、プッシュプル出力段20の第1トランジスタ24aを駆動するための電流信号の形の第1駆動信号と、プッシュプル出力段20の第2トランジスタ24bを駆動するための電流信号の形の第2駆動信号とを送出する段であり、電流増幅段として構成されている。駆動段60は、第1入力ノード62a、第2入力ノード62b、第1電流増幅回路64a、第2電流増幅回路64b、第1出力ノード66a、及び第2出力ノード66bを備えている。
【0015】
第1入力ノード62aは、第1電流増幅回路64a入力に結合しており、この第1電流増幅回路64aの出力は第1出力ノード66aに結合している。この第1電流増幅回路64aの出力が、上述の第1駆動信号である。また、第2入力ノード62bは、第2電流増幅回路64b入力に結合しており、この第2電流増幅回路64bの出力は第2出力ノード66bに結合している。この第2電流増幅回路64bの出力が、上述の第2駆動信号である。従って、駆動段60は、並列的な2組の電流増幅部で構成されている。
【0016】
更に、駆動段60の第1入力ノード62aは、トランスコンダクタンス入力段40の第1出力ノード46aに接続されているため、駆動段60の第1電流増幅回路64aは、入力段40の第1トランスコンダクタンス差動増幅回路44aの出力を増幅する。また、駆動段60の第2入力ノード62bは、トランスコンダクタンス入力段40の第2出力ノード46bに接続されているため、駆動段60の第2電流増幅回路64bは、入力段40の第2トランスコンダクタンス差動増幅回路44bの出力を増幅する。
【0017】
更に、駆動段60の第1出力ノード66aは、プッシュプル出力段20の第1入力ノード22aに(従って、第1トランジスタ24aのベースに)接続されており、駆動段60の第2出力ノード66bは、プッシュプル出力段20の第2入力ノード22bに(従って、第2トランジスタ24bのベースに)接続されている。そして、駆動段60は、プッシュプル出力段20を、AB級プッシュプル動作をするように駆動する。
【0018】
従って、入力段40の第1トランスコンダクタンス差動増幅回路44aは、駆動段60の第1電流増幅回路64aを制御することで、最終的に、プッシュプル出力段20の第1トランジスタ24aを流れるソース電流IPを制御しており、一方、入力段40の第2トランスコンダクタンス差動増幅回路44bは、駆動段60の第2電流増幅回路64bを制御することで、最終的に、プッシュプル出力段20の第2トランジスタ24aを流れるシンク電流INを制御している。このように、ソース電流IPを制御するための制御系統とシンク電流INを制御するための制御系統とを並列的に設けたことによって、信号振幅が大きいときでも十分なソース電流及びシンク電流を生成することができ、また、信号波形の歪みを低減することが可能となっている。
【0019】
負帰還段80は、駆動段60の一対の出力ノード66a、66bと、一対の入力ノード62a、62bとに接続されており、駆動段60の出力ノード66a、66bから送出される第1駆動信号及び第2駆動信号を取込み、それら駆動信号に基づいて電流信号の形の一対の帰還信号を生成し、生成した一対の帰還信号を駆動段60の入力ノード62a、62bへ負帰還することで、プッシュプル出力段20の第1トランジスタ24aを流れるソース電流IPの電流値と第2トランジスタ24bを流れるシンク電流INの電流値との積が実質的に一定に維持されるようにしている。
【0020】
更に詳しく説明すると、負帰還段80は、第1入力ノード82a、第2入力ノード82b、正電圧給電ノード84a、負電圧給電ノード84b、第1出力ノード86a、及び第2出力ノード86bを備えている。第1入力ノード82aは駆動段60の第1出力ノード66aに接続されており、第2入力ノード82bは駆動段60の第2出力ノード66bに接続されている。正電圧給電ノード84aは正電圧給電線32aに接続されており、負電圧給電ノード84bは負電圧給電線32bに接続されている。また、第1出力ノード86aは駆動段60の第1入力ノード62aに接続されており、第2出力ノード86aは駆動段60の第2入力ノード62bに接続されている。そして、負帰還段80は、駆動段60がプッシュプル出力段20を駆動するために送出する一対の駆動信号を第1及び第2入力ノード82a、82bから取込み、取込んだそれら一対の駆動信号に基づいて、プッシュプル出力段20の中を流れているソース電流IP及びシンク電流INの大きさに対して一定の比を有する一対のモニタ電流を生成し、更に、それらモニタ電流に基づいて、ソース電流IP及びシンク電流INの大きさに応じた一対の帰還信号を発生する。そして、それら一対の帰還信号を、第1及び第2出力ノード86a、86bから、駆動信号40の第1及び第2入力ノード62a、42bへ供給して駆動段60に負帰還をかけることで、ソース電流IPの電流値とシンク電流INの電流値との積が実質的に一定の値に維持されるようにするという目的を達成している。尚、負帰還段80の構成及び機能については、図2に関する以下の説明の中で更に詳細に論じて行く。
【0021】
これより図2の回路図を参照して、図1にブロック図で示した増幅回路10の構成及び機能を更に詳細に説明して行く。尚、図2の回路図において、図1の要素に対応する要素には同一の参照番号を付してある。
【0022】
プッシュプル出力段20及びトランスコンダクタンス入力段40は、図2の回路図でも、図1のブロック図と同様に図示してある。ただし、プッシュプル出力段20の一対の相補形トランジスタを、図1では第1トランジスタ24a及び第2トランジスタ24bとして表しているのに対し、図2では他のトランジスタと明瞭に区別するために、それらをPNPトランジスタQ9及びNPNトランジスタQ10として表している。駆動段60及び負帰還段80は、図2では、図1より更に詳細に図示してある。
【0023】
先ず、駆動段60の詳細構成について説明する。図1に駆動段60の第1電流増幅回路64aとして示したブロックは、図2に示したように、PNPトランジスタQ1と抵抗R1とから成るエミッタ・ホロワ増幅回路で構成することができる。PNPトランジスタQ1のベースは、図1に示した駆動段60の第1入力ノード62aを構成しており、入力段40の第1トランスコンダクタンス差動増幅回路44aの出力が、このPNPトランジスタQ1のベースに結合されている。また、抵抗R1は、PNPトランジスタQ1のエミッタと、正電圧給電線32aとの間に接続されている。PNPトランジスタQ1のコレクタは、負電圧給電線32bに結合されており、PNPトランジスタQ1のエミッタは、図1に示した駆動段60の第1出力ノード66aを構成している。
【0024】
図1に駆動段60の第2電流増幅回路64bとして示したブロックは、図2に示したように、NPNトランジスタQ2と抵抗R2とから成るエミッタ・ホロワ増幅回路で構成することができる。NPNトランジスタQ2のベースは、図1に示した駆動段60の第2入力ノード62bを構成しており、入力段40の第2トランスコンダクタンス差動増幅回路44bが、このNPNトランジスタQ2のベースに結合されている。また、抵抗R2は、NPNトランジスタQ2のエミッタと、負電圧給電線32bとの間に接続されている。NPNトランジスタQ2のコレクタは、正電圧給電線32aに結合されており、NPNトランジスタQ2のエミッタは、図1に示した駆動段60の第2出力ノード66bを構成している。
【0025】
尚、第1及び第2電流増幅回路64a、44bは、図2に示したようなエミッタ・ホロワ増幅回路以外の増幅回路で構成することも可能であり、例えば、プッシュプル出力段20の第1及び第2トランジスタ24a、24bにダーリントン接続した直結型増幅回路としてもよく、更にその他の型式の増幅回路としてもよい。
【0026】
次に、負帰還段80の詳細構成について説明する。図2に示したように、負帰還段80は、PNPトランジスタQ3、NPNトランジスタQ4、PNPトランジスタQ5、NPNトランジスタQ6、NPNトランジスタQ7、PNPトランジスタQ8、定電圧回路CV、第1カレントミラーCM1、第2カレントミラーCM2、第1定電流回路CC1、及び第2定電流回路CC2で構成することができる。以上に列挙した6個のトランジスタのうち、PNPトランジスタQ3とNPNトランジスタQ6のペア、NPNトランジスタQ4とPNPトランジスタQ5のペア、それにNPNトランジスタQ7とPNPトランジスタQ8のペアは、いずれも相補形トランジスタ・ペアであり、即ち、互いに逆極性で特性の揃ったトランジスタのペアである。また、NPNトランジスタQ4とQ7も同一特性であり、PNPトランジスタQ5とQ8も同一特性である。
【0027】
PNPトランジスタQ3は、そのコレクタが正電圧給電線32aに結合されており、そのベースが図1の第1入力ノード82aを構成している。NPNトランジスタQ4は、そのコレクタ及びベースが互いに結合されることでダイオード接続とされており、それらコレクタ及びベースは、PNPトランジスタQ3のエミッタに結合されている。PNPトランジスタQ5は、そのコレクタ及びベースが互いに結合されることでダイオード接続とされており、そのエミッタがNPNトランジスタQ4のエミッタに結合されている。互いに結合されたNPNトランジスタQ4のエミッタ及びPNPトランジスタQ5のエミッタと、グラウンドとの間に、定電圧回路CVが接続されている。NPNトランジスタQ6は、そのコレクタがPNPトランジスタQ5のコレクタ及びベースに結合され、そのエミッタが負電圧給電線32bに結合されており、そのベースが図1の第2入力ノード82bを構成している。
【0028】
NPNトランジスタQ7は、そのベースがNPNトランジスタQ4のベースに結合されており、PNPトランジスタQ8は、そのベースがPNPトランジスタQ5のベースに結合されている。NPNトランジスタQ7とPNPトランジスタQ8とは、それらのエミッタどうしが結合されている。NPNトランジスタQ7のコレクタと正電圧電源線32aとの間に第1定電流回路CC1が接続されており、PNPトランジスタQ8と負電圧電源線32bとの間に第2定電流回路CC2が接続されている。
【0029】
図2から明らかなように、4個のトランジスタQ4、Q5、Q7、及びQ8の間の接続態様は、それらトランジスタのベース−エミッタ間電圧VBE(Q4)、VBE(Q5)、VBE(Q7)、及びVBE(Q8)が、常に、VBE(Q4)+VBE(Q5)=VBE(Q7)+VBE(Q8)を満たす接続態様となっている。
【0030】
第1カレントミラーCM1は、正電圧給電線32aとNPNトランジスタQ7のコレクタとに結合されており、この第1カレントミラーCM1の出力が図1の第1出力ノード86aを構成している。第2カレントミラーCM2は、負電圧給電線32bとPNPトランジスタQ8のコレクタとに結合されており、この第2カレントミラーCM2の出力が図1の第2出力ノード86bを構成している。
【0031】
第1定電流回路CC1と第2定電流回路CC2とは、互いに同じ大きさの定電流I0を供給するように設定されている。また、図2から明らかなように、NPNトランジスタQ7のコレクタ電流とPNPトランジスタQ8のコレクタ電流とは大きさが等しく、それを電流ICで表すことにする。電流ICの大きさは、トランジスタQ4及びQ5を流れる電流の大きさによって決まる。また、電流ICと電流I0との差ΔI=IC−I0が、第1及び第2カレントミラーCC1、CC2によって鏡映され、その鏡映によって発生した電流信号ΔIが、一対の帰還信号として、駆動回路40のPNPトランジスタQ1のベースと、NPNトランジスタQ2のベースとへ、負帰還をかけるように供給される。
【0032】
負帰還段80のPNPトランジスタQ3と、プッシュプル出力段20のPNPトランジスタQ9とは、それらの間のエミッタ面積比を1:Aにしてあり、ここでAは、1より十分に大きく、例えば100程度の数値である。同様に、負帰還段80のNPNトランジスタQ4と、プッシュプル出力段20のNPNトランジスタQ10とについても、それらの間のエミッタ面積比を1:Aにしてある。そのため、PNPトランジスタQ9のコレクタ電流(即ち、ソース電流)IPに対して、PNPトランジスタQ3のコレクタ電流は常にIP/Aとなり、また、NPNトランジスタQ10のコレクタ電流(即ち、シンク電流)INに対して、NPNトランジスタQ6のコレクタ電流は常にIN/Aとなる。このようにしているのは、PNPトランジスタQ3のコレクタ電流及びNPNトランジスタQ6のコレクタ電流を、ソース電流及びシンク電流の大きさに対して一定の比を有する一対のモニタ電流として利用するためであり、それらモニタ電流に基づいて、上述の一対の帰還信号を、ソース電流及びモニタ電流に応じた信号として発生させるようにしているのである。これについて、以下に更に詳細に説明する。
【0033】
NPNトランジスタQ4のコレクタ電流は、PNPトランジスタQ3のコレクタ電流と等しく、従ってIP/Aであるため、NPNトランジスタQ4のベース−エミッタ間電圧は、
VBE(Q4)=VTln(IP/A/IS)
で表され、この式において、lnは自然対数を表し、ISは逆方向コレクタ飽和電流を表し、VT=(kT)/qであり、kはポルツマン定数を表し、Tは絶対温度を表し、qは電子の単位電荷を表している。
【0034】
同様に、PNPトランジスタQ5のコレクタ電流は、NPNトランジスタQ6のコレクタ電流と等しく、従ってIN/Aであるため、PNPトランジスタQ5のベース−エミッタ間電圧は、
VBE(Q5)=VTln(IN/A/IS)
で表される。
【0035】
また、NPNトランジスタQ7のベース−エミッタ間電圧VBE(Q7)と、PNPトランジスタQ8のベース−エミッタ間電圧VBE(Q8)とは等しく、それらは、
VBE(Q7)=VBE(Q8)=VTln(IC/IS)
で表され、ここでICは、既述のごとく、トランジスタQ7、Q8のコレクタ電流である(IC=I0+ΔI)。
【0036】
また、これも既述のごとく、
VBE(Q4)+VBE(Q5)=VBE(Q7)+VBE(Q8)
が常に成り立ち、この式に、ベース−エミッタ間電圧を表す上の3つの式を代入することで、次の式1が得られる。
【0037】
[数1]
VT ln(IP/A/IS) + VT ln(IN/A/IS) = 2 VT ln(IC/IS) …(式1)
【0038】
この式1を変形すると、次の式2が得られる。
【0039】
[数2]
VT ln(IP*IN/A2/IS 2) = VT ln(IC 2/IS 2) …(式2)
【0040】
従って、
IP×IN=A2×IC 2
が常に成り立つ。
【0041】
そして更に、第1及び第2カレントミラーCC1、CC2に鏡映されて発生した電流信号ΔIが、駆動回路40のPNPトランジスタQ1のベースと、NPNトランジスタQ2のベースとへ供給されて、負帰還がかけられているために、電流信号ΔIは、ゼロに近い値に維持される。従って、IC=I0+ΔIは、実質的にIC=I0となり、このことから、
IP×IN=A2×I0 2
が得られる。この式の右辺のは定数しか含んでいない。従って、負帰還段80の負帰還の効果によって、ソース電流IPの電流値とシンク電流INの電流値との積が実質的に一定に維持されることが分かる。また、この式から、増幅回路10への入力信号がゼロのときには、IP=IN=A×I0であることも分かる。
【0042】
ソース電流IPの電流値とシンク電流INの電流値との積が実質的に一定に維持されるということは、信号振幅の大きな入力信号が入力したためにソース電流IPの電流値とシンク電流INの電流値との一方が大きくなったときに、他方が小さく抑えられるということを意味しており、従って、正電圧給電線32aからトランジスタQ9及びQ10を通って負電圧給電線32bへ無駄に流れてしまう電流が抑制されることから、消費電力低減効果が得られる。
【0043】
負帰還段80は、更に、信号波形の歪みを低減する機能も果たしている。例えば、外乱によってソース電流IPが増加したとする。すると、PNPトランジスタQ3及びNPNトランジスタQ4のコレクタ電流が増大し、それに伴って、NPNトランジスタQ7及びPNPトランジスタQ8のコレクタ電流も増大する。このNPNトランジスタQ7及びPNPトランジスタQ8のコレクタ電流の増大分は、第1及び第2カレントミラーCM1、CM2で鏡映される電流信号ΔIの増大分となって、PNPトランジスタQ1のベースと、NPNトランジスタQ2のベースとへ伝達される。第1カレントミラーCM1からPNPトランジスタQ1へ伝達される電流信号ΔIの増大分は、PNPトランジスタQ1のベース電流を減少させ、それによってPNPトランジスタQ1のエミッタ電流が減少することから、PNPトランジスタQ3及びPNPトランジスタQ9のコレクタ電流が減少する。一方、第2カレントミラーCM2からNPNトランジスタQ2へ伝達される電流信号ΔIの増大分は、NPNトランジスタQ2のベース電流を増加させ、それによってNPNトランジスタQ2のエミッタ電流が増加することから、NPNトランジスタQ6及びNPNトランジスタQ10のコレクタ電流が減少する。従って、負帰還段80によって外乱の影響が抑制されるため、信号波形の歪みが低減される。
【0044】
【発明の効果】
以上の説明から明らかなように、本発明によれば、コレクタ−コレクタ接続された一対の相補形トランジスタである第1トランジスタと第2トランジスタとを含み、前記第1トランジスタのコレクタ電流であるソース電流と前記第2トランジスタのコレクタ電流であるシンク電流との差が負荷電流となるようにしたレール・ツー・レール型プッシュプル出力段を備えた増幅回路において、電圧信号の形の入力信号を受取り、受取った入力信号に対応した一対の電流信号を送出するトランスコンダクタンス入力段と、前記トランスコンダクタンス入力段と前記プッシュプル出力段との間に接続され、前記トランスコンダクタンス入力段が送出する一対の電流信号を受取り、受取った一対の電流信号を増幅して、前記プッシュプル出力段の前記第1トランジスタを駆動するための電流信号の形の第1駆動信号と、前記プッシュプル出力段の前記第2トランジスタを駆動するための電流信号の形の第2駆動信号とを送出する駆動段と、前記駆動段に接続され、前記駆動段が送出する前記第1駆動信号及び前記第2駆動信号を取込み、それら駆動信号に基づいて電流信号の形の一対の帰還信号を生成し、生成した一対の帰還信号を前記駆動段の入力へ負帰還することで、前記ソース電流の電流値と前記シンク電流の電流値との積が実質的に一定に維持されるようにする負帰還段とを備え、前記負帰還段は、前記第1駆動信号及び前記第2駆動信号に基づいて、前記ソース電流及び前記シンク電流の大きさに対して一定の比を有する一対のモニタ電流を生成し、更に、それらモニタ電流に基づいて、前記ソース電流及び前記シンク電流の大きさに応じた信号として前記一対の帰還信号を発生する構成とした。
【0045】
この構成によれば、電圧信号の形の入力信号を受取るトランスコンダクタンス入力段が、その入力信号から、ソース電流を制御するための電流信号とシンク電流を制御するための電流信号とを個別に生成し、駆動段が、それら一対の電流信号を個別に増幅して一対の駆動信号を生成し、それら駆動信号によってプッシュプル出力段の第1トランジスタと第2トランジスタとが個別に駆動されるため、信号振幅が大きいときでも十分なソース電流及びシンク電流を生成することができ、また、信号波形の歪みを低減することができる。更に、負帰還段によって、ソース電流の電流値とシンク電流の電流値との積が実質的に一定に維持されるため、信号振幅が大きいときでも消費電力を少なく抑えることができると共に、信号波形の歪みを更に小さく抑えることが可能となっている。
【図面の簡単な説明】
【図1】本発明の好適な実施の形態にかかる増幅回路のブロック図である。
【図2】図1の増幅回路を更に詳細に示した回路図である。
【符号の説明】
10……増幅回路、20……プッシュプル出力段、30……トランスコンダクタンス入力段、60……駆動段、80……負帰還段。
Claims (1)
- コレクタ−コレクタ接続された一対の相補形トランジスタである第1トランジスタと第2トランジスタとを含み、前記第1トランジスタのコレクタ電流であるソース電流と前記第2トランジスタのコレクタ電流であるシンク電流との差が負荷電流となるようにしたレール・ツー・レール型プッシュプル出力段を備えた増幅回路において、
電圧信号の形の入力信号を受取り、受取った入力信号に対応した一対の電流信号を送出するトランスコンダクタンス入力段と、
前記トランスコンダクタンス入力段と前記プッシュプル出力段との間に接続され、前記トランスコンダクタンス入力段が送出する一対の電流信号を受取り、受取った一対の電流信号を増幅して、前記プッシュプル出力段の前記第1トランジスタを駆動するための電流信号の形の第1駆動信号と、前記プッシュプル出力段の前記第2トランジスタを駆動するための電流信号の形の第2駆動信号とを送出する駆動段と、
前記駆動段に接続され、前記駆動段が送出する前記第1駆動信号及び前記第2駆動信号を取込み、それら駆動信号に基づいて電流信号の形の一対の帰還信号を生成し、生成した一対の帰還信号を前記駆動段の入力へ負帰還することで、前記ソース電流の電流値と前記シンク電流の電流値との積が実質的に一定に維持されるようにする負帰還段とを備え、
前記負帰還段は、前記第1駆動信号及び前記第2駆動信号に基づいて、前記ソース電流及び前記シンク電流の大きさに対して一定の比を有する一対のモニタ電流を生成し、更に、それらモニタ電流に基づいて、前記ソース電流及び前記シンク電流の大きさに応じた信号として前記一対の帰還信号を発生する、
ことを特徴とする増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001354172A JP3991306B2 (ja) | 2001-11-20 | 2001-11-20 | 増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001354172A JP3991306B2 (ja) | 2001-11-20 | 2001-11-20 | 増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003158427A JP2003158427A (ja) | 2003-05-30 |
JP3991306B2 true JP3991306B2 (ja) | 2007-10-17 |
Family
ID=19166068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001354172A Expired - Fee Related JP3991306B2 (ja) | 2001-11-20 | 2001-11-20 | 増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3991306B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100703710B1 (ko) | 2005-06-29 | 2007-04-06 | 삼성전자주식회사 | Dc출력 오프셋을 제거할 수 있는 장치 및 방법 |
JP4838685B2 (ja) * | 2006-10-10 | 2011-12-14 | 新日本無線株式会社 | 差動増幅回路 |
JP4861791B2 (ja) * | 2006-10-27 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | 演算増幅器及び表示装置 |
JP4466735B2 (ja) | 2007-12-28 | 2010-05-26 | ソニー株式会社 | 信号線駆動回路および表示装置、並びに電子機器 |
JP4526581B2 (ja) | 2008-08-06 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 液晶表示パネル駆動用ドライバ、及び液晶表示装置 |
TWI460703B (zh) * | 2012-08-29 | 2014-11-11 | Au Optronics Corp | 驅動電路與顯示器驅動方法 |
-
2001
- 2001-11-20 JP JP2001354172A patent/JP3991306B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003158427A (ja) | 2003-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4241313A (en) | Audio power amplifier | |
US5907262A (en) | Folded-cascode amplifier stage | |
CN105393453A (zh) | 具有宽输入电流范围的跨阻抗放大器的装置和方法 | |
US4272728A (en) | Differential-input amplifier circuit | |
US5475343A (en) | Class AB complementary output stage | |
JP3315748B2 (ja) | 増幅回路 | |
JP2002524900A (ja) | トランスコンダクタンス補償によるゲイン線形性を有する差動増幅器 | |
US5825228A (en) | Low quiescent power, high output power rail-to rail amplifier output stages and methods for using same | |
US3986134A (en) | Push-pull amplifier circuitry | |
JP3991306B2 (ja) | 増幅回路 | |
JPS606131B2 (ja) | 電力増幅器 | |
JP2001203544A (ja) | 増幅器装置及び増幅方法 | |
US6064268A (en) | Precision emitter follower | |
US5936467A (en) | Dynamically invariant AB linear operation amplifier | |
JP3162732B2 (ja) | 増幅回路 | |
US6078220A (en) | Complementary class AB current amplifier | |
JP4076858B2 (ja) | 全差動可変利得増幅器および多次元増幅器構成 | |
JPH0832367A (ja) | プッシュプル増幅器 | |
US6448853B1 (en) | Distortion improvement in amplifiers | |
US5170134A (en) | Fast buffer | |
JPH0870223A (ja) | オフセットキャンセル回路 | |
US4254381A (en) | Balanced-to-single-ended signal converters | |
JP2623954B2 (ja) | 利得可変増幅器 | |
JPH0685568A (ja) | 差動増幅器 | |
JP2566941B2 (ja) | 集積回路の直流オフセツト電圧補償回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041015 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070418 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070607 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070629 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070712 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130803 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |