JPS63275217A - ヒステリシスコンパレ−タ回路 - Google Patents
ヒステリシスコンパレ−タ回路Info
- Publication number
- JPS63275217A JPS63275217A JP62111513A JP11151387A JPS63275217A JP S63275217 A JPS63275217 A JP S63275217A JP 62111513 A JP62111513 A JP 62111513A JP 11151387 A JP11151387 A JP 11151387A JP S63275217 A JPS63275217 A JP S63275217A
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- JP
- Japan
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- comparator
- transistor
- hysteresis
- output
- hysteresis width
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、2つのコンパレータのスレッシュホールド
に差をつけることにより安定したヒステリシスを得るこ
とができるヒステリシスコンパレータ回路に関するもの
である。
に差をつけることにより安定したヒステリシスを得るこ
とができるヒステリシスコンパレータ回路に関するもの
である。
従来のヒステリシスコンパレータ回路を第2図において
説明する。図において、1.、Lは定電流源、Ql、Q
2.Q3.Q4.Q5はコンパレータを構成するトラン
ジスタ、R1,R2の2本の抵抗から分かれたQ6はト
ランジスタQ2の基準電圧を変えるためのトランジスタ
、Qlはこのヒステリシスコンパレータ回路の出力トラ
ンジスタ、R6は負荷抵抗、R3,R4,R5はトラン
ジスタQ2の基準電圧を構成する抵抗である。
説明する。図において、1.、Lは定電流源、Ql、Q
2.Q3.Q4.Q5はコンパレータを構成するトラン
ジスタ、R1,R2の2本の抵抗から分かれたQ6はト
ランジスタQ2の基準電圧を変えるためのトランジスタ
、Qlはこのヒステリシスコンパレータ回路の出力トラ
ンジスタ、R6は負荷抵抗、R3,R4,R5はトラン
ジスタQ2の基準電圧を構成する抵抗である。
次に動作について説明する。
A点からの入力電圧がVcc・ (R3+R4)/(R
3+R4+R5)よりも高い時にはトランジスタQ5は
オフであるから定電流源I2によりトランジスタQ6及
びQlはオンとなり、B点は■cc−R4/ (R4+
R5)の電圧となり出力C点はLである。次にA点の入
力電圧がB点の電圧以下となったところでトランジスタ
Q5がオンとなりトランジスタQ6とQlがオフとなる
から出力はL−HとなりB点の電位はVcc・(R3+
R4)/ (R3+R4+R5)まで上がるので、A点
の入力電圧をVcc−R4(R4+R5)の電位まで上
げてもコンパレータの出力は反転せず、ヒステリシスが
構成される。
3+R4+R5)よりも高い時にはトランジスタQ5は
オフであるから定電流源I2によりトランジスタQ6及
びQlはオンとなり、B点は■cc−R4/ (R4+
R5)の電圧となり出力C点はLである。次にA点の入
力電圧がB点の電圧以下となったところでトランジスタ
Q5がオンとなりトランジスタQ6とQlがオフとなる
から出力はL−HとなりB点の電位はVcc・(R3+
R4)/ (R3+R4+R5)まで上がるので、A点
の入力電圧をVcc−R4(R4+R5)の電位まで上
げてもコンパレータの出力は反転せず、ヒステリシスが
構成される。
以上により構成されるヒステリシス幅vhはとなる。
従来のヒステリシスコンパレータ回路は以上のように構
成されており、ヒステリシス幅は抵抗比にのみ依存して
いるので、例えば50mVのヒステリシス幅を■cc−
5vで得ようとするならば、抵抗比を1%までマツチン
グさせ存ければならず、困難であるという問題点があっ
た。
成されており、ヒステリシス幅は抵抗比にのみ依存して
いるので、例えば50mVのヒステリシス幅を■cc−
5vで得ようとするならば、抵抗比を1%までマツチン
グさせ存ければならず、困難であるという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、困難な抵抗比のマツチングをとることなく、
数十mVのヒステリシス幅でもこれを安定して得ること
のできるヒステリシスコンパレータ回路を得ることを目
的とする。
たもので、困難な抵抗比のマツチングをとることなく、
数十mVのヒステリシス幅でもこれを安定して得ること
のできるヒステリシスコンパレータ回路を得ることを目
的とする。
この発明に係るヒステリシスコンパレータ回路は、比較
出力を出力する第1のコンパレータに加えて、入力段ト
ランジスタ回路にオフセット電圧差を有する第2のコン
パレータを設け、該第1゜第2のコンパレータのスレッ
シュホールド電圧差からヒステリシス幅を得るようにし
たものである。
出力を出力する第1のコンパレータに加えて、入力段ト
ランジスタ回路にオフセット電圧差を有する第2のコン
パレータを設け、該第1゜第2のコンパレータのスレッ
シュホールド電圧差からヒステリシス幅を得るようにし
たものである。
この発明においては、第1.第2のコンパレータのスレ
ッシュホールド電圧差からヒステリシス幅を得るように
したので、数十mVのヒステリシス幅をも、抵抗比で構
成するよりもはるかに容易、かつ安定に得ることができ
る。
ッシュホールド電圧差からヒステリシス幅を得るように
したので、数十mVのヒステリシス幅をも、抵抗比で構
成するよりもはるかに容易、かつ安定に得ることができ
る。
以下、この発明の実施例を図について説明する。
第1図はこの発明の一実施例によるヒステリシスコンパ
レータ回路を示す回路図であり、図において、Ql−Q
l3はトランジスタであり、トランジスタQ1〜Q5及
びQ8〜Q12はそれぞれ第2のコンパレータ20及び
第1のコンパレータ10を構成し、Ql2とQl3は各
コンパレータ10.20の出力とでロジックを構成する
トランジスタ、Qlはヒステリシスコンパレータ回路の
出力トランジスタである。また、R3とR5は2つのコ
ンパレータ10.20の基準電圧を決める抵抗、R1と
R2は定電流源I2を分配する抵抗、R6はトランジス
タQ7の負荷抵抗、■、〜I4は定電流源である。
レータ回路を示す回路図であり、図において、Ql−Q
l3はトランジスタであり、トランジスタQ1〜Q5及
びQ8〜Q12はそれぞれ第2のコンパレータ20及び
第1のコンパレータ10を構成し、Ql2とQl3は各
コンパレータ10.20の出力とでロジックを構成する
トランジスタ、Qlはヒステリシスコンパレータ回路の
出力トランジスタである。また、R3とR5は2つのコ
ンパレータ10.20の基準電圧を決める抵抗、R1と
R2は定電流源I2を分配する抵抗、R6はトランジス
タQ7の負荷抵抗、■、〜I4は定電流源である。
次に動作について説明する。
A点の入力がB点の電圧Vcc−R3/(R3+R5)
以下の時は第2のコンパレータ20の出力トランジスタ
Q5はオンであるからトランジスタQ6と07はオフと
なり出力C点はHである。この時第1のコンパレータ1
0の出力トランジスタQ12はオフとなっているので、
トランジスタQ13もオンである。
以下の時は第2のコンパレータ20の出力トランジスタ
Q5はオンであるからトランジスタQ6と07はオフと
なり出力C点はHである。この時第1のコンパレータ1
0の出力トランジスタQ12はオフとなっているので、
トランジスタQ13もオンである。
第2のコンパレータ200人力段トランジスタQ1とQ
2には面積比n倍がついているので、この間のオフセッ
トVosは(2)式のようになる。
2には面積比n倍がついているので、この間のオフセッ
トVosは(2)式のようになる。
今A点の入力が上昇しB点の電圧より(2)式で示され
る電圧骨だけ下がったところで第2のコンパレータ20
が反転しトランジスタQ5はオフとなるが、トランジス
タQ13がオンであるので出力はそのままHが維持され
る。次にA点の入力がB点の電位となった時第1のコン
パレータ10が反転するのでトランジスタQ12はオン
となり、トランジスタQ13はオンからオフへと変化す
る。
る電圧骨だけ下がったところで第2のコンパレータ20
が反転しトランジスタQ5はオフとなるが、トランジス
タQ13がオンであるので出力はそのままHが維持され
る。次にA点の入力がB点の電位となった時第1のコン
パレータ10が反転するのでトランジスタQ12はオン
となり、トランジスタQ13はオンからオフへと変化す
る。
トランジスタQ5はすでにオフとなっているのでトラン
ジスタQ6とQ7は共にオンとなり出力はH−hLとな
る。
ジスタQ6とQ7は共にオンとなり出力はH−hLとな
る。
次にA点の入力がB点の電圧より高い方から下がってき
た場合には、最初に第1のコンパレータ10がB点の電
位で反転し、トランジスタQ12はオンからオフへと変
化するが、先の状態でトランジスタQ6がオンしている
ため出力はLのままである。そして、A点がさらに下降
しB点よりも(2)式で示す電圧骨だけ下がったところ
で第2のコンパレータ20が反転し、トランジスタQ5
がオンとなりトランジスタQ7はオフとなるので、出力
はL−Hへと変化する。
た場合には、最初に第1のコンパレータ10がB点の電
位で反転し、トランジスタQ12はオンからオフへと変
化するが、先の状態でトランジスタQ6がオンしている
ため出力はLのままである。そして、A点がさらに下降
しB点よりも(2)式で示す電圧骨だけ下がったところ
で第2のコンパレータ20が反転し、トランジスタQ5
がオンとなりトランジスタQ7はオフとなるので、出力
はL−Hへと変化する。
このように、本実施例回路では、ヒステリシス幅は(2
)式で得られる値となり、抵抗値の比に関係なく差動入
力段のトランジスタの面積比で決定されることとなるの
で、困難な抵抗比のマツチングをとることなく、数十l
l1vのヒステリシス幅でもこれを安定して得ることが
でき、また電源電圧の変動などに対しても極めて安定と
なる。
)式で得られる値となり、抵抗値の比に関係なく差動入
力段のトランジスタの面積比で決定されることとなるの
で、困難な抵抗比のマツチングをとることなく、数十l
l1vのヒステリシス幅でもこれを安定して得ることが
でき、また電源電圧の変動などに対しても極めて安定と
なる。
なお、上記実施例では、トランジスタQ1とQ2に面積
比を持たせているが、この面積比はトランジスタQ3と
04とに持たせるようにしてもよい。
比を持たせているが、この面積比はトランジスタQ3と
04とに持たせるようにしてもよい。
また、本発明は、コンパレータをPNPダーリントン入
力及びNPN)ランジスタ入力で構成した場合にも適用
できる。
力及びNPN)ランジスタ入力で構成した場合にも適用
できる。
以上のように、この発明のヒステリシスコンパレータ回
路によれば、入力段トランジスタ回路にオフセント電圧
差を有する第2のコンパレータを設け、第1.第2のコ
ンパレータのスレッシュホールド電圧差からヒステリシ
ス幅を得るようにしたので、困難な抵抗比のマツチング
をとることなく、数十mVのヒステリシス幅でもこれを
安定して得ることができる効果がある。
路によれば、入力段トランジスタ回路にオフセント電圧
差を有する第2のコンパレータを設け、第1.第2のコ
ンパレータのスレッシュホールド電圧差からヒステリシ
ス幅を得るようにしたので、困難な抵抗比のマツチング
をとることなく、数十mVのヒステリシス幅でもこれを
安定して得ることができる効果がある。
第1図はこの発明の一実施例によるヒステリシスコンパ
レータ回路を示す回路図、第2図は従来のヒステリシス
コンパレータ回路を示す回路図である。 図において、1.−1.は定電流源、Aは入力端子、B
は基準電圧点、Cは出力端子、Q1〜Q13はバイポー
ラトランジスタ、R1−R6は抵抗、Vccは電源端子
、10は第1のコンパレータ、20は第2のコンパレー
タである。 なお図中同一符号は同−又は相当部分を示す。
レータ回路を示す回路図、第2図は従来のヒステリシス
コンパレータ回路を示す回路図である。 図において、1.−1.は定電流源、Aは入力端子、B
は基準電圧点、Cは出力端子、Q1〜Q13はバイポー
ラトランジスタ、R1−R6は抵抗、Vccは電源端子
、10は第1のコンパレータ、20は第2のコンパレー
タである。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- (1)ヒステリシス特性を有するコンパレータ回路にお
いて、 入力電圧と基準電圧とを比較する第1のコンパレータと
、 入力段トランジスタ回路にオフセット電圧差を有し、上
記入力電圧と上記基準電圧とを上記オフセット電圧差を
もって比較する第2のコンパレータと、 上記第1、第2のコンパレータの出力を受け、上記オフ
セット電圧差をヒステリシス幅とするヒステリシスをも
った比較出力を出力する出力回路とを備えたことを特徴
とするヒステリシスコンパレータ回路。 - (2)上記出力回路は、 コレクタが上記第1のコンパレータの出力トランジスタ
と対をなして定電流源に引かれた第1のトランジスタと
、 コレクタが上記第2のコンパレータの出力トランジスタ
と対をなして定電流源に引かれるとともに抵抗を介して
上記第1のトランジスタのベースに接続され、ベースが
上記第1のトランジスタのコレクタに接続された第2の
トランジスタと、ベースが抵抗を介して上記第2のトラ
ンジスタのコレクタに接続された第3の出力トランジス
タとを備えたものであることを特徴とする特許請求の範
囲第1項記載のヒステリシスコンパレータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62111513A JPS63275217A (ja) | 1987-05-06 | 1987-05-06 | ヒステリシスコンパレ−タ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62111513A JPS63275217A (ja) | 1987-05-06 | 1987-05-06 | ヒステリシスコンパレ−タ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63275217A true JPS63275217A (ja) | 1988-11-11 |
Family
ID=14563215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62111513A Pending JPS63275217A (ja) | 1987-05-06 | 1987-05-06 | ヒステリシスコンパレ−タ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63275217A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04340806A (ja) * | 1991-05-17 | 1992-11-27 | Nec Ic Microcomput Syst Ltd | コンパレータ回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61192116A (ja) * | 1985-02-20 | 1986-08-26 | Nec Ic Microcomput Syst Ltd | ヒステリシス回路 |
-
1987
- 1987-05-06 JP JP62111513A patent/JPS63275217A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61192116A (ja) * | 1985-02-20 | 1986-08-26 | Nec Ic Microcomput Syst Ltd | ヒステリシス回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04340806A (ja) * | 1991-05-17 | 1992-11-27 | Nec Ic Microcomput Syst Ltd | コンパレータ回路 |
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