JPS63275217A - ヒステリシスコンパレ−タ回路 - Google Patents
ヒステリシスコンパレ−タ回路Info
- Publication number
- JPS63275217A JPS63275217A JP62111513A JP11151387A JPS63275217A JP S63275217 A JPS63275217 A JP S63275217A JP 62111513 A JP62111513 A JP 62111513A JP 11151387 A JP11151387 A JP 11151387A JP S63275217 A JPS63275217 A JP S63275217A
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- JP
- Japan
- Prior art keywords
- comparator
- transistor
- hysteresis
- output
- hysteresis width
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、２つのコンパレータのスレッシュホールド
に差をつけることにより安定したヒステリシスを得るこ
とができるヒステリシスコンパレータ回路に関するもの
である。
に差をつけることにより安定したヒステリシスを得るこ
とができるヒステリシスコンパレータ回路に関するもの
である。
従来のヒステリシスコンパレータ回路を第２図において
説明する。図において、１．、Ｌは定電流源、Ｑｌ、Ｑ
２．Ｑ３．Ｑ４．Ｑ５はコンパレータを構成するトラン
ジスタ、Ｒ１，Ｒ２の２本の抵抗から分かれたＱ６はト
ランジスタＱ２の基準電圧を変えるためのトランジスタ
、Ｑｌはこのヒステリシスコンパレータ回路の出力トラ
ンジスタ、Ｒ６は負荷抵抗、Ｒ３，Ｒ４，Ｒ５はトラン
ジスタＱ２の基準電圧を構成する抵抗である。
説明する。図において、１．、Ｌは定電流源、Ｑｌ、Ｑ
２．Ｑ３．Ｑ４．Ｑ５はコンパレータを構成するトラン
ジスタ、Ｒ１，Ｒ２の２本の抵抗から分かれたＱ６はト
ランジスタＱ２の基準電圧を変えるためのトランジスタ
、Ｑｌはこのヒステリシスコンパレータ回路の出力トラ
ンジスタ、Ｒ６は負荷抵抗、Ｒ３，Ｒ４，Ｒ５はトラン
ジスタＱ２の基準電圧を構成する抵抗である。
次に動作について説明する。
Ａ点からの入力電圧がＶｃｃ・ （Ｒ３＋Ｒ４）／（Ｒ
３＋Ｒ４＋Ｒ５）よりも高い時にはトランジスタＱ５は
オフであるから定電流源Ｉ２によりトランジスタＱ６及
びＱｌはオンとなり、Ｂ点は■ｃｃ−Ｒ４／ （Ｒ４＋
Ｒ５）の電圧となり出力Ｃ点はＬである。次にＡ点の入
力電圧がＢ点の電圧以下となったところでトランジスタ
Ｑ５がオンとなりトランジスタＱ６とＱｌがオフとなる
から出力はＬ−ＨとなりＢ点の電位はＶｃｃ・（Ｒ３＋
Ｒ４）／ （Ｒ３＋Ｒ４＋Ｒ５）まで上がるので、Ａ点
の入力電圧をＶｃｃ−Ｒ４（Ｒ４＋Ｒ５）の電位まで上
げてもコンパレータの出力は反転せず、ヒステリシスが
構成される。
３＋Ｒ４＋Ｒ５）よりも高い時にはトランジスタＱ５は
オフであるから定電流源Ｉ２によりトランジスタＱ６及
びＱｌはオンとなり、Ｂ点は■ｃｃ−Ｒ４／ （Ｒ４＋
Ｒ５）の電圧となり出力Ｃ点はＬである。次にＡ点の入
力電圧がＢ点の電圧以下となったところでトランジスタ
Ｑ５がオンとなりトランジスタＱ６とＱｌがオフとなる
から出力はＬ−ＨとなりＢ点の電位はＶｃｃ・（Ｒ３＋
Ｒ４）／ （Ｒ３＋Ｒ４＋Ｒ５）まで上がるので、Ａ点
の入力電圧をＶｃｃ−Ｒ４（Ｒ４＋Ｒ５）の電位まで上
げてもコンパレータの出力は反転せず、ヒステリシスが
構成される。
以上により構成されるヒステリシス幅ｖｈはとなる。
従来のヒステリシスコンパレータ回路は以上のように構
成されており、ヒステリシス幅は抵抗比にのみ依存して
いるので、例えば５０ｍＶのヒステリシス幅を■ｃｃ−
５ｖで得ようとするならば、抵抗比を１％までマツチン
グさせ存ければならず、困難であるという問題点があっ
た。
成されており、ヒステリシス幅は抵抗比にのみ依存して
いるので、例えば５０ｍＶのヒステリシス幅を■ｃｃ−
５ｖで得ようとするならば、抵抗比を１％までマツチン
グさせ存ければならず、困難であるという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、困難な抵抗比のマツチングをとることなく、
数十ｍＶのヒステリシス幅でもこれを安定して得ること
のできるヒステリシスコンパレータ回路を得ることを目
的とする。
たもので、困難な抵抗比のマツチングをとることなく、
数十ｍＶのヒステリシス幅でもこれを安定して得ること
のできるヒステリシスコンパレータ回路を得ることを目
的とする。
この発明に係るヒステリシスコンパレータ回路は、比較
出力を出力する第１のコンパレータに加えて、入力段ト
ランジスタ回路にオフセット電圧差を有する第２のコン
パレータを設け、該第１゜第２のコンパレータのスレッ
シュホールド電圧差からヒステリシス幅を得るようにし
たものである。
出力を出力する第１のコンパレータに加えて、入力段ト
ランジスタ回路にオフセット電圧差を有する第２のコン
パレータを設け、該第１゜第２のコンパレータのスレッ
シュホールド電圧差からヒステリシス幅を得るようにし
たものである。
この発明においては、第１．第２のコンパレータのスレ
ッシュホールド電圧差からヒステリシス幅を得るように
したので、数十ｍＶのヒステリシス幅をも、抵抗比で構
成するよりもはるかに容易、かつ安定に得ることができ
る。
ッシュホールド電圧差からヒステリシス幅を得るように
したので、数十ｍＶのヒステリシス幅をも、抵抗比で構
成するよりもはるかに容易、かつ安定に得ることができ
る。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例によるヒステリシスコンパ
レータ回路を示す回路図であり、図において、Ｑｌ−Ｑ
ｌ３はトランジスタであり、トランジスタＱ１〜Ｑ５及
びＱ８〜Ｑ１２はそれぞれ第２のコンパレータ２０及び
第１のコンパレータ１０を構成し、Ｑｌ２とＱｌ３は各
コンパレータ１０．２０の出力とでロジックを構成する
トランジスタ、Ｑｌはヒステリシスコンパレータ回路の
出力トランジスタである。また、Ｒ３とＲ５は２つのコ
ンパレータ１０．２０の基準電圧を決める抵抗、Ｒ１と
Ｒ２は定電流源Ｉ２を分配する抵抗、Ｒ６はトランジス
タＱ７の負荷抵抗、■、〜Ｉ４は定電流源である。
レータ回路を示す回路図であり、図において、Ｑｌ−Ｑ
ｌ３はトランジスタであり、トランジスタＱ１〜Ｑ５及
びＱ８〜Ｑ１２はそれぞれ第２のコンパレータ２０及び
第１のコンパレータ１０を構成し、Ｑｌ２とＱｌ３は各
コンパレータ１０．２０の出力とでロジックを構成する
トランジスタ、Ｑｌはヒステリシスコンパレータ回路の
出力トランジスタである。また、Ｒ３とＲ５は２つのコ
ンパレータ１０．２０の基準電圧を決める抵抗、Ｒ１と
Ｒ２は定電流源Ｉ２を分配する抵抗、Ｒ６はトランジス
タＱ７の負荷抵抗、■、〜Ｉ４は定電流源である。
次に動作について説明する。
Ａ点の入力がＢ点の電圧Ｖｃｃ−Ｒ３／（Ｒ３＋Ｒ５）
以下の時は第２のコンパレータ２０の出力トランジスタ
Ｑ５はオンであるからトランジスタＱ６と０７はオフと
なり出力Ｃ点はＨである。この時第１のコンパレータ１
０の出力トランジスタＱ１２はオフとなっているので、
トランジスタＱ１３もオンである。
以下の時は第２のコンパレータ２０の出力トランジスタ
Ｑ５はオンであるからトランジスタＱ６と０７はオフと
なり出力Ｃ点はＨである。この時第１のコンパレータ１
０の出力トランジスタＱ１２はオフとなっているので、
トランジスタＱ１３もオンである。
第２のコンパレータ２００人力段トランジスタＱ１とＱ
２には面積比ｎ倍がついているので、この間のオフセッ
トＶｏｓは（２）式のようになる。
２には面積比ｎ倍がついているので、この間のオフセッ
トＶｏｓは（２）式のようになる。
今Ａ点の入力が上昇しＢ点の電圧より（２）式で示され
る電圧骨だけ下がったところで第２のコンパレータ２０
が反転しトランジスタＱ５はオフとなるが、トランジス
タＱ１３がオンであるので出力はそのままＨが維持され
る。次にＡ点の入力がＢ点の電位となった時第１のコン
パレータ１０が反転するのでトランジスタＱ１２はオン
となり、トランジスタＱ１３はオンからオフへと変化す
る。
る電圧骨だけ下がったところで第２のコンパレータ２０
が反転しトランジスタＱ５はオフとなるが、トランジス
タＱ１３がオンであるので出力はそのままＨが維持され
る。次にＡ点の入力がＢ点の電位となった時第１のコン
パレータ１０が反転するのでトランジスタＱ１２はオン
となり、トランジスタＱ１３はオンからオフへと変化す
る。
トランジスタＱ５はすでにオフとなっているのでトラン
ジスタＱ６とＱ７は共にオンとなり出力はＨ−ｈＬとな
る。
ジスタＱ６とＱ７は共にオンとなり出力はＨ−ｈＬとな
る。
次にＡ点の入力がＢ点の電圧より高い方から下がってき
た場合には、最初に第１のコンパレータ１０がＢ点の電
位で反転し、トランジスタＱ１２はオンからオフへと変
化するが、先の状態でトランジスタＱ６がオンしている
ため出力はＬのままである。そして、Ａ点がさらに下降
しＢ点よりも（２）式で示す電圧骨だけ下がったところ
で第２のコンパレータ２０が反転し、トランジスタＱ５
がオンとなりトランジスタＱ７はオフとなるので、出力
はＬ−Ｈへと変化する。
た場合には、最初に第１のコンパレータ１０がＢ点の電
位で反転し、トランジスタＱ１２はオンからオフへと変
化するが、先の状態でトランジスタＱ６がオンしている
ため出力はＬのままである。そして、Ａ点がさらに下降
しＢ点よりも（２）式で示す電圧骨だけ下がったところ
で第２のコンパレータ２０が反転し、トランジスタＱ５
がオンとなりトランジスタＱ７はオフとなるので、出力
はＬ−Ｈへと変化する。
このように、本実施例回路では、ヒステリシス幅は（２
）式で得られる値となり、抵抗値の比に関係なく差動入
力段のトランジスタの面積比で決定されることとなるの
で、困難な抵抗比のマツチングをとることなく、数十ｌ
ｌ１ｖのヒステリシス幅でもこれを安定して得ることが
でき、また電源電圧の変動などに対しても極めて安定と
なる。
）式で得られる値となり、抵抗値の比に関係なく差動入
力段のトランジスタの面積比で決定されることとなるの
で、困難な抵抗比のマツチングをとることなく、数十ｌ
ｌ１ｖのヒステリシス幅でもこれを安定して得ることが
でき、また電源電圧の変動などに対しても極めて安定と
なる。
なお、上記実施例では、トランジスタＱ１とＱ２に面積
比を持たせているが、この面積比はトランジスタＱ３と
０４とに持たせるようにしてもよい。
比を持たせているが、この面積比はトランジスタＱ３と
０４とに持たせるようにしてもよい。
また、本発明は、コンパレータをＰＮＰダーリントン入
力及びＮＰＮ）ランジスタ入力で構成した場合にも適用
できる。
力及びＮＰＮ）ランジスタ入力で構成した場合にも適用
できる。
以上のように、この発明のヒステリシスコンパレータ回
路によれば、入力段トランジスタ回路にオフセント電圧
差を有する第２のコンパレータを設け、第１．第２のコ
ンパレータのスレッシュホールド電圧差からヒステリシ
ス幅を得るようにしたので、困難な抵抗比のマツチング
をとることなく、数十ｍＶのヒステリシス幅でもこれを
安定して得ることができる効果がある。
路によれば、入力段トランジスタ回路にオフセント電圧
差を有する第２のコンパレータを設け、第１．第２のコ
ンパレータのスレッシュホールド電圧差からヒステリシ
ス幅を得るようにしたので、困難な抵抗比のマツチング
をとることなく、数十ｍＶのヒステリシス幅でもこれを
安定して得ることができる効果がある。
第１図はこの発明の一実施例によるヒステリシスコンパ
レータ回路を示す回路図、第２図は従来のヒステリシス
コンパレータ回路を示す回路図である。 図において、１．−１．は定電流源、Ａは入力端子、Ｂ
は基準電圧点、Ｃは出力端子、Ｑ１〜Ｑ１３はバイポー
ラトランジスタ、Ｒ１−Ｒ６は抵抗、Ｖｃｃは電源端子
、１０は第１のコンパレータ、２０は第２のコンパレー
タである。 なお図中同一符号は同−又は相当部分を示す。
レータ回路を示す回路図、第２図は従来のヒステリシス
コンパレータ回路を示す回路図である。 図において、１．−１．は定電流源、Ａは入力端子、Ｂ
は基準電圧点、Ｃは出力端子、Ｑ１〜Ｑ１３はバイポー
ラトランジスタ、Ｒ１−Ｒ６は抵抗、Ｖｃｃは電源端子
、１０は第１のコンパレータ、２０は第２のコンパレー
タである。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）ヒステリシス特性を有するコンパレータ回路にお
いて、 入力電圧と基準電圧とを比較する第１のコンパレータと
、 入力段トランジスタ回路にオフセット電圧差を有し、上
記入力電圧と上記基準電圧とを上記オフセット電圧差を
もって比較する第２のコンパレータと、 上記第１、第２のコンパレータの出力を受け、上記オフ
セット電圧差をヒステリシス幅とするヒステリシスをも
った比較出力を出力する出力回路とを備えたことを特徴
とするヒステリシスコンパレータ回路。 - （２）上記出力回路は、 コレクタが上記第１のコンパレータの出力トランジスタ
と対をなして定電流源に引かれた第１のトランジスタと
、 コレクタが上記第２のコンパレータの出力トランジスタ
と対をなして定電流源に引かれるとともに抵抗を介して
上記第１のトランジスタのベースに接続され、ベースが
上記第１のトランジスタのコレクタに接続された第２の
トランジスタと、ベースが抵抗を介して上記第２のトラ
ンジスタのコレクタに接続された第３の出力トランジス
タとを備えたものであることを特徴とする特許請求の範
囲第１項記載のヒステリシスコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111513A JPS63275217A (ja) | 1987-05-06 | 1987-05-06 | ヒステリシスコンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111513A JPS63275217A (ja) | 1987-05-06 | 1987-05-06 | ヒステリシスコンパレ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275217A true JPS63275217A (ja) | 1988-11-11 |
Family
ID=14563215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111513A Pending JPS63275217A (ja) | 1987-05-06 | 1987-05-06 | ヒステリシスコンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340806A (ja) * | 1991-05-17 | 1992-11-27 | Nec Ic Microcomput Syst Ltd | コンパレータ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61192116A (ja) * | 1985-02-20 | 1986-08-26 | Nec Ic Microcomput Syst Ltd | ヒステリシス回路 |
-
1987
- 1987-05-06 JP JP62111513A patent/JPS63275217A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61192116A (ja) * | 1985-02-20 | 1986-08-26 | Nec Ic Microcomput Syst Ltd | ヒステリシス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340806A (ja) * | 1991-05-17 | 1992-11-27 | Nec Ic Microcomput Syst Ltd | コンパレータ回路 |
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