JPH0113228B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は集積回路に関し、特にピン数の削減に
有効な回路に関する。

電気回路に集積回路（以下ICと略す）を導入
する場合、できるだけ小型のパツケージに、でき
るだけ多くの機能を集積することが、小型、低コ
スト化の点から重要になる。この場合、ピン数に
制限があり、ピン数により集積機能範囲が制限さ
れる場合がほとんどである。したがつて、ピン数
の削減は集積回路の開発においてきわめて重要な
課題になつている。

ピン数削減に有効な手段として、ピンを複数の
目的に使用する、いわゆるピンの兼用ということ
が掲げられる。

その一例を第１図に示す。家庭用VTRは記録
モードと再生モードとがあり、それぞれのモード
に必要な機能が異なり、IC内の動作状態をそれ
ぞれのモードで切換える必要を生じる。この切換
用の制御信号の入力用のピンと、どちらか一方の
モードのときにのみ信号を出力する出力ピンとを
兼用したものが第１図に示したものである。

第１図においてトランジスタＱ１はNPNトラ
ンジスタ（第１のトランジスタ）である。トラン
ジスタＱ２，Ｑ３はトランジスタＱ１と同一基板
上に形成されたPNPトランジスタで、トランジ
スタＱ２はコレクタとベースが接続されたダイオ
ード構成となつている。１はIC内の入力端子で、
トランジスタＱ１と同一基板上に形成された他の
回路で生成された信号がIC内の入力端子１に入
力される。２はICピン、３はICピン２をIC外の
他の回路に接続する出力端子、４はIC内の回路
を制御するための外部制御信号入力端子である。
５はIC内出力端子であり、ICピン２を経由して
入力された制御信号に応動して、IC内の他の回
路を制御するための制御電流を、IC内出力端子
５より出力する。６はトランジスタＱ１を動作さ
せるバイアス電流を供給する定電流源である。

例えば、端子１より入力された信号を記録時の
み出力端子３へ出力する場合を考える。再生時に
は、トランジスタＱ１のベース電位より十分高い
DC電圧が端子４より印加され、記録時には十分
低いDC電圧を有する制御電圧が端子４から印加
される。すると、記録時は端子４のDC電圧はト
ランジスタＱ１のベースより十分低くなるので、
定電流源６の電流はすべてトランジスタＱ１を流
れ、トランジスタＱ１は動作状態になり、端子１
より入力される信号は低インピーダンスで端子３
に出力される。この時、ダイオードＤ１は逆バイ
アスになつているので、信号は端子４には伝達さ
れない。また、トランジスタＱ１を流れる電流は
ほとんどトランジスタＱ２を流れるので、トラン
ジスタＱ３にも同じ電流が流れる。

一方、再生時には、端子４が高いDC電圧にな
つているので、定電流源６の電流はすべてダイオ
ードＤ１の方に流れるようになり、トランジスタ
Ｑ１はカツトオフ状態になる。したがつて、この
時は端子１に入力される信号は端子３には伝達さ
れなくなる。また、トランジスタＱ１はカツトオ
フ状態になるので、トランジスタＱ２にも電流が
流れなくなり、したがつてトランジスタＱ３にも
電流が流れなくなる。このように、トランジスタ
Ｑ３は、記録時のみ電流が流れ、再生時には全く
電流が流れないので、この電流により、IC内の
他の回路の動作状態を記録と再生とで切換えるこ
とができるわけである。このようにICのピン２
はIC内の信号を出力するために使われると同時
に、モード切換用制御信号を入力するのに使用で
きる。また、このピンの兼用に必要な外付部品は
ダイオードＤ１だけで良く、周辺を複数にするこ
ともない。このように、第１図の回路は、ピン兼
用にきわめて好都合であるが、以下に述べるよう
な欠点があり、その使用範囲が制限される。

一般に集積回路に使用されるPNPトランジス
タはラテラル形PNPと称される第２図に示す構
造のものである。

断面図は第２図ａのようになつており、ｂの等
価回路に示すように、本来のPNPトランジスタ
の他に基板をコレクタ部とする２つの寄生PNP
トランジスタが本質的に生じる。つまり、この本
来のPNPトランジスタに信号電流が流れると、
この寄生トランジスタにより基板にも信号電流が
流れる。一般に出力部に接続される負荷は低イン
ピーダンスのものが多く、トランジスタＱ１には
信号電流が多く流れる。このためトランジスタＱ
２，Ｑ３にも多くの信号電流が流れるので基板に
流れる信号電流も相当多くなる。

基板に信号電流が流れると、グランドラインに
この信号電流による電圧が生じたりするので、入
力部に信号が戻り、発振を起こしたり、Ｓ／Ｎの
劣化をもたらすことになる。したがつて、低イン
ピーダンス負荷の出力部には使えなかつたり、き
わめて利得の高い増幅器がある場合には使用でき
ない。

また、端子５に得られる制御電流にも信号電流
が多く流れているので、この信号電流による影響
が出ないように、切り換えには特別の配慮が必要
とされる。

本発明の目的は上記した、基板に信号電流が流
れるのを防止し、信号出力ピンと制御信号入力ピ
ンとを兼用するのに好適なビデオ用の回路を提供
することにある。

すなわち、ダイオード構成のPNPトランジス
タのかわりにダイオード構成のNPNトランジス
タを用い、かつ、ダイオード構成のNPNトラン
ジスタの両端に立つ電圧により流れる電流が決ま
るようにして、PNPトランジスタに流れる信号
電流成分をほとんどなくし、基板に信号電流が流
れることがないようにするものである。

本発明の一実施例を第３図に示す。第３図にお
いて、トランジスタＱ４（第３のNPNトランジ
スタ）はトランジスタＱ１（第1NPNのトランジ
スタ）と同一基板上に作られたダイオード構成の
NPNトランジスタである。トランジスタＱ５
（第２のNPNトランジスタ）も、トランジスタＱ
１と同一基板上に作られたダイオード構成の
NPNトランジスタである。トランジスタＱ１及
びＱ３、IC内の入力端子１，２、出力端子３、
外部制御信号入力端子４、IC内出力端子５、定
電流源６は、それぞれ第１図に示されたものと同
一である。第３図を用いて、本発明の原理を説明
する。

トランジスタＱ４，Ｑ５はベースとコレクタを
接続してダイオード構成としたNPNトランジス
タなので、rcs（コレクタ飽和抵抗）さえ十分小さ
く設計しておけば、このNPNトランジスタは、
飽和しないトランジスタとして動作し、基板に信
号が流れることはない。また、このダイオード構
成のNPNトランジスタの端子から見たダイオー
ドの特性としては、きわめて非線形の強い素子
で、電流値が１桁変化しても電圧は40mVしか変
化しない。例えば、電流が0.1mAから1mAに変
化しても、ダイオードのアノード・カソード間電
圧に相当するトランジスタのベース・エミツタ間
電圧（Vbe）は675mVから735mV（25℃で）に、
すなわち10％弱の変化しかしない。

第３図のように構成すると、トランジスタＱ５
の電圧VbeとトランジスタＱ３の電圧Vbeとがほ
ぼ同じなので、抵抗Ｒ１の両端にはこのトランジ
スタＱ４に生じる電圧（トランジスタＱ４の電圧
Vbe）がかかることになり、電圧変化はきわめて
少なく、ほぼ一定の電流が流れることになる。
（この場合675mVから735mVの変化なので前述し
たように10％の変化となる。） つまり、PNPトランジスタＱ３に流れる電流
もほとんど直流成分だけになる。したがつて、第
３図の回路では基板にはほとんど信号電流成分は
流れないことになる。このため、負荷インピーダ
ンスが低い場合でも、きわめて高い利得をもつ増
幅器がある場合でも問題なく使用できる。また、
端子５に得られる制御電流についても信号電流成
分はほとんどなく、特別な配慮なく切り換えに使
用できる。

第４図に第２の実施例を示す。

これは、端子３に接続される負荷にモードによ
り異なる信号を供給すると同時にIC内のモード
を切り換えるものである。この場合、外付のトラ
ンジスタＱ６のベース電圧がトランジスタＱ１の
ベース電圧より高い場合はトランジスタＱ１はカ
ツトオフ状態になりトランジスタＱ４，Ｑ５もオ
フし、したがつてトランジスタＱ３に電流が流れ
なくなる。一方、トランジスタＱ６のベース電圧
が低い場合は、トランジスタＱ１がオン状態で端
子１から入力信号が端子３に伝達されると同時に
トランジスタＱ４，Ｑ５もオンし、トランジスタ
Ｑ３に電流が流れる。

このように、この場合には、ICピン２の１つ
のピンだけで信号の切換えと、IC内のモード切
換え用制御信号入力の２つが行える。

なお、第３図、及び、第４図のＲ２はトランジ
スタＱ１がオフの時にリーク電流によりトランジ
スタＱ４，Ｑ５の両端に電圧が生じて、トランジ
スタＱ３に電流が流れるのを防ぐための抵抗で、
高抵抗値の例えばピンチ抵抗が使われる。この抵
抗Ｒ２は本発明の本質的な部分に関与していない
のは容易に理解されるところである。また、第３
図、第４図では定電流源６はIC内にあるが、こ
れが、IC外にあつても良いことはもちろんであ
り、また定電流源として、単に抵抗だけでも良い
ことも勿論である。

以上説明したように、本発明によれば、出力ト
ランジスタに流れる電流を検出するために、ダイ
オード構成のNPNトランジスタと抵抗とPNPト
ランジスタを組合せた構成とすることにより基板
に流れる信号電流をきわめて少なくすることがで
き、きわめて広い応用範囲をもつピン兼用に好適
な集積回路となる。

【図面の簡単な説明】

第１図はピン兼用集積回路の従来例を示す回路
図、第２図はａ，ｂは集積回路に用いられる
NPNトランジスタの例を示すもので、ａは断面
図、ｂは等価回路図、第３図は本発明の第１の実
施例を示す回路図、第４図は本発明の第２の実施
例を示す回路図である。 符号の説明、Ｑ１，Ｑ４，Ｑ５……IC内NPN
トランジスタ、Ｑ６……NPNトランジスタ、Ｑ
２，Ｑ３……IC内のPNPトランジスタ、Ｒ１…
…IC内抵抗、２……ICピン、６……電流源。

Claims (1)

1. 【特許請求の範囲】 １ 半導体結晶基板上に形成され、該半導体結晶
   基板上の回路からの信号がベースに入力される第
   １のNPNトランジスタＱ１と、 該半導体結晶基板上に形成され、そのベースと
   コレクタが接続され、エミツタが前記第１の
   NPNトランジスタＱ１のコレクタに接続された
   第２のNPNトランジスタＱ５と、 該半導体結晶基板上に形成され、そのベースと
   コレクタが電圧源に接続され、エミツタが前記第
   ２のNPNトランジスタＱ５のベースとコレクタ
   の接続点に接続された第３のNPNトランジスタ
   Ｑ４と、 該半導体結晶基板上に形成され、そのベースが
   前記第２のNPNトランジスタＱ４のエミツタに
   接続され、コレクタから前記半導体結晶基板上の
   回路に出力信号を出力する横形PNPトランジス
   タＱ３と、 その一端が前記電圧源に接続され、他端が前記
   PNPトランジスタＱ３のエミツタに接続された
   抵抗Ｒ１と、 前記第１のNPNトランジスタのエミツタを前
   記半導体結晶基板を封入したパツケージ外の回路
   と接続するためのICピン２と、 を有し、前記パツケージ外の回路から前記ICピ
   ン２に印加される制御電圧により、前記第１の
   NPNトランジスタＱ１のベースから入力される
   信号を前記ICピン２から出力すると同時に、前
   記制御電圧に応動した制御電流を前記PNPトラ
   ンジスタＱ３のコレクタから該半導体結晶基板上
   の回路に供給することを特徴とする集積回路。