JP2543953B2

JP2543953B2 - サンプルホ―ルド回路

Info

Publication number: JP2543953B2
Application number: JP63151771A
Authority: JP
Inventors: 剛山本
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1988-06-20
Filing date: 1988-06-20
Publication date: 1996-10-16
Anticipated expiration: 2011-10-16
Also published as: JPH025299A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、電子回路において特に集積回路（IC）化
されるものに適したサンプルホールド回路に関する。

（従来例）サンプルホールド回路を利用した回路として、VHSビ
デオテープレコーダにおける音声信号処理におけるドロ
ップアウト補正回路がある。このビデオテープレコーダ
では、音声記録方式として回転ヘッドによる深層記録方
式を採用している。この方式では、回転ヘッド切換え時
及び再生信号ドロップアウト時にノイズが発生するの
で、そのノイズ発生直前の信号をサンプルホールドして
おき、ノイズ期間をホールド信号により補うという技術
が用いられる。

第３図は、従来のサンプルホールド回路の一例であ
る。

トランジスタQ1とQ2は、差動入力トランジスタ対を構
成し、トランジスタQ3,Q4はアクティブ負荷として作用
する。トランジスタQ1,Q2の共通エミッタは、スイッチS
W1を介して電流源Isに接続されている。スイッチSW1が
オンするとトランジスタQ3とQ4と抵抗R1とR2で構成する
カレントミラーによりQ1とQ2には同じ電流が流れ、Q1と
Q2のベースエミッタ間には同じ電圧が発生するようい働
いて入力端子１の信号は出力端子２にそのまま現れる。
SW1がオフするとQ1〜Q4のすべてのトランジスタはオフ
状態になり、出力端子２のコンデンサ端に保持される。

第４図は、上記の回路の動作説明のために示した各部
の信号波形である。スイッチSW1が閉じている（制御信
号がハイレベル）ときは、入力端子１の信号が出力端子
２に現れ、スイッチSW1が開いている（制御信号がロー
レベル）ときは、入力端子１から出力端子までの伝送路
がオフし、スイッチSW1がオフする直前の電圧値がコン
デンサC1にホールドされる。この回路は、スイッチSW1
がオン、オフするのと全く同時にトランジスタQ1〜Q4が
オン、オフすれば完全なサンプルホールド動作を得る。

しかし、実際にはトランジスタQ3,Q4のベースエミッ
タ間に寄生容量Cpが存在するために、その蓄積電荷が放
電するまでの間だけトランジスタQ1、Q2のオフ時点に比
べてトランジスタQ3、Q4のオフ時点が遅れる。これは、
トランジスタQ1、Q2はバイアス電流を失うためにスイッ
チSW1の切換えとほぼ同時にオフするのに対して、トラ
ンジスタQ3、Q4はスイッチSW1を切換えてもそのベース
電流が寄生容量Cpをディスチャージして自らをオフする
まで過渡的にコレクタ電流が流れるからである。この電
流I1は、ホールドモードでは第４図（ｃ）に示すように
ほぼ指数カーブに近い減少曲線となる。このホールドモ
ードに移ってからの過渡的な電流I1は、ホールドコンデ
ンサC1に積分され、第４図（ｄ）に示すように、積分電
圧だけホールドの誤差電圧（直流オフセット）△Ｖとな
る。

このような欠点を改善する回路としては、特願昭62−
64323号公報で提案された、直流オフセットを小さくで
きるサンプルホールド回路がある。

第５図はその原理図である。この回路は第３図の回路
に比べて、トランジスタQ4と等しい電流を発生させるト
ランジスタQ5と、抵抗R3及び電流折返し回路３（カレン
トミラー回路）及びスイッチSW2を更に追加している。
スイッチSW2は、スイッチSW1と逆相でオン、オフするよ
うに制御される。

第６図は、第５図の回路の動作説明のために示した各
部の信号波形である。サンプルモードにおいては、スイ
ッチSW2は開いているので、第３図の回路の場合と全く
等しい動作を得、入力信号を出力端子２へ伝送する。ホ
ールドモードになると、スイッチSW2は閉じて、前述し
たようにトランジスタQ4の過渡的なコレクタ電流I1と全
く等しいコレクタ電流I2がトランジスタQ5にも流れる。
この電流I2は、電流折返し回路３によりスイッチSW2へ
折り返えされる。このために電流I3の分が、コンデンサ
C1から引取られる（第６図（ｄ）、（ｅ）、（ｆ））。
即ち、直流オフセットの原因となる過渡的コレクタ電流
I1は、補正電流I3によりキャンセルされるため、回路が
理想的に動作すると仮定するとホールド誤差電圧はなく
なるといえる。

第７図は、第５図の回路を更に具体的に示している。

電流折返し回路３は、トランジスタQ8、Q9、抵抗R5、
R6により構成され、スイッチSW2は、トランジスタQ8の
エミッタ電位をクランプさせるトランジスタQ7で構成さ
れる。また電流源Isは、トランジスタQ6と抵抗R4とで構
成され、トランジスタQ6のベース電位を制御することに
よりスイッチSW1を兼ねている。このようなトランジス
タQ6、Q7のベース同士を接続し、端子４を導出すること
により、サンプルホールド動作におけるスイッチSW1とS
W2の制御を同一の制御端子４を用いて行なうことができ
る。

しかしながら、第７図の回路が第５図，第６図で説明
した原理通りに動作してホールド誤差電圧を完全に無く
すにはいくつかの問題がある。

第５図、第６図で説明したようにホールド誤差電圧を
完全に除去するには、スイッチSW1とSW2とが完全に逆相
で動作する理想的なスイッチであることと、電流折返し
回路３によるカレントミラー電流に全く誤差がないこと
が前提となる。

第７図の回路では、スイッチSW1とSW2とが一端子で制
御されているが、各スイッチの制御方法は異なってい
る。すなわち、スイッチSW1はトランジスタQ6のベース
電圧を制御しているが、スイッチSW2では、トランジス
タQ7のオン、オフを逆相にするために、差動対となるト
ランジスタQ8を間接的にオフ、オン制御している。この
ために、両スイッチング動作は、スイッチング条件が異
なるので厳密に考えると完全な逆相とは言えない。また
スイッチSW1およびSW2ともに実際には、非理想的なスイ
ッチであるために、オンからオフに移行する間に必ず半
導通の状態が存在し、このとき前述した過渡的電流のキ
ャンセルの原理が成立しなくなる。さらには実際のカレ
ントミラーによる電流折返しの際には、素子のミスマッ
チングにより必ず電流誤差が生じ、この誤差が結局残留
オフセットとなってしまう。このように、第５図の回路
でのホールド誤差が完全になくなるのは、スイッチSW
1、SW2及び電流折返し回路３が理想的な場合だけであ
り、実際にはこれらの非理想性の影響を受けやすい構成
であるためにかなりの直流オフセットを生じる。

（発明が解決しようとする課題）以上説明したように、第５図に示した従来の回路では
寄生容量による過渡的な電流によりホールド誤差を生じ
る。これを改善すべく提案された第７図の回路では、ス
イッチやカレントミラー動作の非理想性により残留ホー
ルド誤差電圧を発生しやすいという問題がある。

そこでこの発明は、寄生容量等の影響を無くしスイッ
チング動作による悪影響もない回路を簡単な構成により
得、ホールド誤差電圧を小さく押えることができるサン
プルホールド回路を提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明は、ベースに入力信号を供給しエミッタに接
続したコンデンサにホールド信号を取り出すように構成
したエミッタフォロアトランジスタと、このトランジス
タのエミッタに接続しバイアス電流を供給する第１のバ
イアス回路と、該エミッタフォロアトランジスタのベー
スにバイアス電流を供給する第２のバイアス回路と、前
記第１と第２のバイアス回路の電流供給トランジスタの
エミッタ間にコレクタ端子とエミッタ端子をそれぞれ接
続したスイッチトランジスタを具備し、このスイッチト
ランジスタのベース端子に制御パルスを与えることによ
りエミッタフォロアトランジスタをオン／オフしてサン
プル状態とホールド状態を切り替えるようにしたもので
ある。

（作用）上記の手段により、ホールドモードではエミッタフォ
ロアトランジスタのエミッタ電流とベース電流が強制的
にオフされ、エミッタフォロアトランジスタはフローテ
ィング状態となり、寄生容量等による過渡的な電流が残
留して流れることはない。スイッチングトランジスタは
１個であり、ベースバイアス電流とエミッタバイアス電
流との両バイアスが同じ電流でオフされるのでスイッチ
ングのタイミングがずれることもなく過渡的な電流が残
ることはない。さらに、誤差電流を帰還して補正する方
式ではないので、素子のミスマッチングによる過渡的な
電流が流れるという問題もない。

（実施例）以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である。入力端子11には
サンプルされるべき入力信号が供給される。入力信号
は、バッファ増幅器A11、ダイオード接続トランジスタQ
15を介して第１のトランジスタQ11のベースに入力され
る。トランジスタQ11のコレクタは電源ライン21に接続
されている。このトランジスタQ11はエミッタフォロア
として動作する。このエミッタフォロアトランジスタQ1
1のエミッタと接地ライン22間には、エミッタ電流を流
すための第１のバイアス回路31が接続されている。第１
のバイアス回路31は、エミッタフォロアトランジスタQ1
1のエミッタにコレクタが接続され，エミッタが抵抗R11
を介して接地ライン22に接続されたトランジスタQ12
と、このトランジスタQ12のベースにバイアス電圧を与
えるバイアス電圧源ＶB1とからなる。次に、エミッタフ
ォロアトランジスタQ11のベースにはベースバイアス電
流を供給する第２のバイアス回路32が接続されている。
第２のバイアス回路32は、エミッタフォロアトランジス
タQ11のベースにコレクタが接続され，エミッタが抵抗R
12を介して電源ライン21に接続されたトランジスタQ13
と、このトランジスタQ13のベースにバイアス電圧を与
えるバイアス電圧源ＶB2とからなる。

次に、第１と第２のバイアス回路31、32を構成するト
ランジスタQ12とQ13の各エミッタ端子間には、入力端子
13に供給される制御パルスによりオン又はオフされるス
イッチ回路33が接続される。スイッチ回路33は、エミッ
タがトランジスタQ12のエミッタに接続され、コレクタ
がトランジスタQ13のエミッタに接続されたトランジス
タQ14で構成される。

トランジスタQ14がオフであると、トランジスタQ11〜
Q13はオンであり入力信号は、出力端子12に導出され
る。出力端子12と接地ライン22間にはホールド用のコン
デンサC11が接続されている。制御パルスによりトラン
ジスタQ14がオンすると、トランジスタQ13はオフし、ト
ランジスタQ12もオフすることになる。よってエミッタ
フォロアトランジスタQ11は、ベースバイアス電流と、
エミッタバイアス電流の両方が積極的に遮断されオフす
るが、その状態はフローティング状態である。しかも、
ベースバイアス電流とエミッタバイアス電流とは、１つ
のスイッチングトランジスタQ14の電流で同時にオフさ
れる。

今、第１のバイアス回路31と第２のバイアス回路32に
おいて電圧源ＶB1とＶB2が等しく、抵抗のR11とR12が等
しいとする。このような条件下ではスイッチオン時の第
１のバイアス回路のQ12のコレクタ電流と第２のバイア
ス回路のQ13のコレクタ電流はほぼ等しい。Q12のコレク
タ電流はQ11のエミッタに流れ、Q13のコレクタ電流はQ1
5に流れる。こうしてQ11のベース・エミッタの電圧とQ1
5の端子間電圧は等しくなり入力信号11と出力12の電圧
は完全に等しくなる。ここでスイッチがオンからオフに
切り替わる過渡的な状態を考える。制御パルス13の加わ
る電圧が上昇しＶB1近くになると、スイッチトランジス
タQ14がオンし始め弱い電流が流れる。Q14のコレクタと
エミッタにはほぼ等しい電流が流れ、エミッタ電流はR1
1にコレクタ電流はR12にそれぞれ流れる。ＶB1とＶB2が
大きければR11とR12に流れる電流は常に一定なのでQ12
とQ13に流れる電流はQ14に流れる電流分減るだけで双方
の電流値は同じである。これはQ11のベース・エミッタ
の電圧とQ15の端子間電圧とが引き続き等しいことを意
味し、オフセットは生じない。Q15の制御パルスがさら
に上昇してQ14に流れる電流がふえてもQ12とQ13に流れ
る電流はともにQ14の電流の増分だけ減るだけでともに
等しい状態は変わらない。従って、依然としてQ11のベ
ース・エミッタの電圧とQ15の端子間電圧とは等しい。
このような状態はQ14がQ12とQ13を完全にオフするまで
続く。完全にオフする寸前のQ12とQ13が微小電流となっ
た状態でも両者のコレクタ電流は等しいため、出力端12
にオフセットは生じない。こうしてオフセットゼロのま
まQ12とQ13とは完全にオフし、Q11はカットオフ状態と
なってコンデンサC11にはスイッチオフ直前の入力信号
が誤差なく保持できる。以上の動作はオンからオフへの
過渡的な状況下を考慮しても寄生容量等の影響でホール
ド誤差を発生することはなく、素子のミスマッチによる
影響もほとんど受けないことは明らかである。

第２図はこの発明の他の実施例である。

この回路は、バイアス電圧源ＶB1及びＶB2を更に具体
化し、またダイオード接続トランジスタQ15とバッファ
増幅器A11の構成も具体化して示している。バイアス電
圧源ＶB1は、トランジスタQ19を有する。このトランジ
スタQ19は、エミッタが抵抗R14を介して接地ライン22に
接続され，コレクタ及びベースが抵抗R16を介してトラ
ンジスタQ20のコレクタ及びベースに接続され、ベース
がトランジスタQ13のベースに接続されている。また、
バイアス電圧源ＶB2は、トランジスタQ20を有する。こ
のトランジスタQ20は、エミッタが抵抗R15を介して電源
ライン21に接続されコレクタ及びベースが抵抗R16を介
してトランジスタQ19のコレクタ及びベースに接続さ
れ、ベースがトランジスタQ13のベースに接続されてい
る。バッファ増幅器A11は、トランジスタQ16、Q17、Q18
を有する。トランジスタQ16のベース及びコレクタはト
ランジスタQ15のエミッタに接続され、エミッタはトラ
ンジスタQ17のエミッタに接続される。トランジスタQ17
のコレクタは、電源ライン21に接続され、ベースは入力
端子11に接続されている。そしてトランジスタQ16とQ17
の共通エミッタはトランジスタQ18のコレクタに接続さ
れ、このトランジスタQ18のエミッタは抵抗R13を介して
接地ライン22に接続されている。バッファ増幅器A11で
は、定電流負荷の演算増幅器をボルテージフォロア接続
したものを用いているが、この定電流負荷はエミッタフ
ォロアトランジスタQ11のベースバイアス電流を供給す
るバイアス回路32と共用化して素子数の削減を図ってい
る。なおこの発明は、図に示したトランジスタの極性及
び電源の極性は、全く逆の極性であっても実現できるも
のである。

［発明の効果］以上説明したようにこの発明によれば、ホールドモー
ドへ移行した時に寄生容量やスイッチのタイミングずれ
等が原因となるアンバランスな過渡的電流を生じること
がない。よってホールド誤差やヒゲ状成分などが極めて
少ないサンプルホールド回路を実現できる。とくにホー
ルドコンデンサを内蔵するIC内に組込む場合は、容量を
大きくできないので誤差成分を極力低減しなければなら
ないが、本発明の回路はこの様な要求にも充分応え得る
ものである。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図は従来のサン
プルホールド回路を示す図、第４図は第３図の回路の動
作を説明するために示した各部信号波形図、第５図は従
来考えられたサンプルホールド回路を示す図、第６図は
第５図の回路の動作を説明するために示した各部信号波
形図、第７図は第５図の回路を更に具体化して示す回路
図である。 Q11〜Q18……トランジスタ、R11〜R16……抵抗、Ｃ……
コンデンサ、A11……バッファ増幅器。31、32……第1,
第２のバイアス回路。

Claims

(57)【特許請求の範囲】

【請求項１】ベースに入力信号を供給し、エミッタに接
続されたコンデンサにホールド信号を取り出すエミッタ
フォロアトランジスタと、前記トランジスタのエミッタに接続され、バイアス電流
を供給する第１のバイアス回路と、前記トランジスタのベースにバイアス電流を供給する第
２のバイアス回路と、前記第１及び第２のバイアス回路の電流供給トランジス
タのエミッタ間にコレクタ端子とエミッタ端子とをそれ
ぞれ接続したスイッチトランジスタとを具備し、前記スイッチトランジスタのベース端子に制御パルスを
与えることにより、前記エミッタフォロアトランジスタ
をオン／オフしてサンプル状態とホールド状態を切り換
えることを特徴とするサンプルホールド回路。
【請求項２】前記第１のバイアス回路が供給する電流と
前記第２のバイアス回路が供給する電流とを等しくした
ことを特徴とする特許請求の範囲第１項記載のサンプル
ホールド回路。