JP2557860B2 - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
- Publication number
- JP2557860B2 JP2557860B2 JP61276636A JP27663686A JP2557860B2 JP 2557860 B2 JP2557860 B2 JP 2557860B2 JP 61276636 A JP61276636 A JP 61276636A JP 27663686 A JP27663686 A JP 27663686A JP 2557860 B2 JP2557860 B2 JP 2557860B2
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- JP
- Japan
- Prior art keywords
- transistor
- hold
- base
- sample
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はサンプルホールド回路に関する。
（従来の技術） 入力信号を一連の決められた時点で測定する回路とし
てサンプルホールド回路（Sample−and−hold circui
t）がある。この回路の出力は、次の測定が行われるま
ですぐ前の測定値のままであるという特性を有するもの
である。
てサンプルホールド回路（Sample−and−hold circui
t）がある。この回路の出力は、次の測定が行われるま
ですぐ前の測定値のままであるという特性を有するもの
である。
従来より行われているサンプルホールド回路の一例を
第５図を用いて説明する。入力信号Viは入力端子１より
入力される。又サンプル−ホールドタイミングは、トラ
ンジスタQ2,Q3の各々のベースに加えられるサンプルホ
ールドパルスSP及び極性反転した▲▼に同期して行
われる。つまり、これらのトランジスタQ2Q3が差動型制
御スイッチとして働くのである。尚I1,I2は定電流源で
ある。簡単にこの回路の動作を説明すると、 サンプルホールドパルスSPがハイレベルの時（▲
▼はローレベル）Q2がオン、Q3がオフ状態となり、その
結果入力端子１に加えられた入力信号Viは抵抗R1及びト
ランジスタQ1を通してコンデンサC1に充電される。この
期間がサンプリング期間である。又、 サンプルホールドパルスSPがローレベルの時（▲
▼はハイレベル）Q2がオフ,Q3がオン状態となり、その
結果Q1はオフ状態になると共に入力信号ViがR1×I1だけ
電圧降下を起こした後Q1のベースに入力されるためにQ1
のベースエミッタ間が逆バイアス状態となりコンデンサ
C1の電荷はそのまま保持される。この期間がホールド期
間である。
第５図を用いて説明する。入力信号Viは入力端子１より
入力される。又サンプル−ホールドタイミングは、トラ
ンジスタQ2,Q3の各々のベースに加えられるサンプルホ
ールドパルスSP及び極性反転した▲▼に同期して行
われる。つまり、これらのトランジスタQ2Q3が差動型制
御スイッチとして働くのである。尚I1,I2は定電流源で
ある。簡単にこの回路の動作を説明すると、 サンプルホールドパルスSPがハイレベルの時（▲
▼はローレベル）Q2がオン、Q3がオフ状態となり、その
結果入力端子１に加えられた入力信号Viは抵抗R1及びト
ランジスタQ1を通してコンデンサC1に充電される。この
期間がサンプリング期間である。又、 サンプルホールドパルスSPがローレベルの時（▲
▼はハイレベル）Q2がオフ,Q3がオン状態となり、その
結果Q1はオフ状態になると共に入力信号ViがR1×I1だけ
電圧降下を起こした後Q1のベースに入力されるためにQ1
のベースエミッタ間が逆バイアス状態となりコンデンサ
C1の電荷はそのまま保持される。この期間がホールド期
間である。
以上の，の動作をサンプリング周期に従って繰り
返すサンプルホールド回路において、ホールド時に入力
信号が変化した場合Q1のオフ状態は変化しないものの、
Q1のベースにおける入力信号の変化がQ1のベース−エミ
ッタ間寄生容量Cbeを通して出力信号Voに洩れ込みホー
ルド特性を著しく悪化させるという欠点があった。この
ことは第６図に示すようにViを入力信号,SPをサンプル
ホールドパルス,Voをサンプリング後の出力信号とする
と、出力信号Voの丸印を付した部分が容量Cbeの洩れ込
みによるホールド特性の劣化である。
返すサンプルホールド回路において、ホールド時に入力
信号が変化した場合Q1のオフ状態は変化しないものの、
Q1のベースにおける入力信号の変化がQ1のベース−エミ
ッタ間寄生容量Cbeを通して出力信号Voに洩れ込みホー
ルド特性を著しく悪化させるという欠点があった。この
ことは第６図に示すようにViを入力信号,SPをサンプル
ホールドパルス,Voをサンプリング後の出力信号とする
と、出力信号Voの丸印を付した部分が容量Cbeの洩れ込
みによるホールド特性の劣化である。
（発明が解決しようとする問題点） 上述したように従来のサンプルホールド回路は、ホー
ルド時に入力信号がベース−エミッタ間容量Cbeを通し
て出力に洩れ込むという問題点があり、この洩れ込みが
ホールド特性を著しく劣化させていた。
ルド時に入力信号がベース−エミッタ間容量Cbeを通し
て出力に洩れ込むという問題点があり、この洩れ込みが
ホールド特性を著しく劣化させていた。
そこで本発明はこの様な洩れ込みを防止して良好なホ
ールド特性をもつサンプルホールド回路を提供すること
を目的とする。
ールド特性をもつサンプルホールド回路を提供すること
を目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は上記問題点を解決するために以下の様な構成
になっている。
になっている。
すなわち、入力端子とベース接続された第１のトラン
ジスタと、この第１のトランジスタのエミッタ電流をオ
ンオフ制御するスイッチング素子と第１のトランジスタ
のエミッタに接続されたホールド用コンデンサとを有
し、サンプルホールドパルスに同期してスイッチング素
子を相補的にオンオフする事により入力信号を抜き出し
てホールド用コンデンサにホールドするサンプルホール
ド回路であってホールド時に入力信号がホールド電圧に
洩れ込む事を防止するために、ホールド時に第１のトラ
ンジスタがオフする様な一定電圧を第１のトランジスタ
のベースに与えるものである。
ジスタと、この第１のトランジスタのエミッタ電流をオ
ンオフ制御するスイッチング素子と第１のトランジスタ
のエミッタに接続されたホールド用コンデンサとを有
し、サンプルホールドパルスに同期してスイッチング素
子を相補的にオンオフする事により入力信号を抜き出し
てホールド用コンデンサにホールドするサンプルホール
ド回路であってホールド時に入力信号がホールド電圧に
洩れ込む事を防止するために、ホールド時に第１のトラ
ンジスタがオフする様な一定電圧を第１のトランジスタ
のベースに与えるものである。
（作 用） ホールド時のみ定電圧源として動作するトランジスタ
を付加することにより入力信号を受けるトランジスタの
ベース電圧が入力信号の変化にかかわらず一定になり、
これによりホールド時に入力信号が入力信号を受けるト
ランジスタのベースエミッタ間容量を通してホールド信
号に洩れ込むのを防止できる。
を付加することにより入力信号を受けるトランジスタの
ベース電圧が入力信号の変化にかかわらず一定になり、
これによりホールド時に入力信号が入力信号を受けるト
ランジスタのベースエミッタ間容量を通してホールド信
号に洩れ込むのを防止できる。
（実施例） 以下、本発明の一実施を図面を参照して詳述する。第
１図は、本発明の実施例に係るサンプルホールド回路の
構成図である。
１図は、本発明の実施例に係るサンプルホールド回路の
構成図である。
サンプル時の動作を再度説明すると、サンプルホー
ルドパルスSPが端子３より入力され、このパルスSPの反
転されたパルス▲▼が端子４より入力される。SPが
ハイレベル（▲▼はローレベル）の時、トランジス
タQ2がオン,Q3がオフ状態となり、その結果入力端子１
に加えられた入力信号Viは抵抗R1及びトランジスタQ1を
通してコンデンサC1に充電される。
ルドパルスSPが端子３より入力され、このパルスSPの反
転されたパルス▲▼が端子４より入力される。SPが
ハイレベル（▲▼はローレベル）の時、トランジス
タQ2がオン,Q3がオフ状態となり、その結果入力端子１
に加えられた入力信号Viは抵抗R1及びトランジスタQ1を
通してコンデンサC1に充電される。
次にサンプルホールドパルスSPがローレベル（▲
▼がハイレベル）になった時、つまりホールド時の動
作を説明する。
▼がハイレベル）になった時、つまりホールド時の動
作を説明する。
ホールド時にはトランジスタQ3がオンとなり、その結
果トランジスタQ8が導通状態となる事によりトランジス
タQ8が定電圧源として動作し、ホールド期間中トランジ
スタQ1をベース電圧を一定に保持する。トランジスタQ8
のベース電圧をV1,ベース−エミッタ間電圧をVBE5とす
るとトランジスタQ1のベース電圧はVi−VBE5となり一定
となる。つまり、定電流I1はトランジスタQ8のエミッタ
電流IE5と抵抗R1を流れる電流IR1との和として I1＝IE5＋IR1 ＝IE5＋｛Vi−（V1−VBE5）｝/R1 上式で表されるが、入力信号Viが変化してもIE5の変
化となるだけで I1＞｛Vi−（V1−VBE5）｝/R1 の条件が満足している限りトランジスタQ8はオン状態を
保ちトランジスタQ1のベース電圧を一定にする。この様
にトランジスタQ8を付け加える事によりホールド時に入
力信号の電圧変化がQ1のベースに伝わる事を防ぐ事がで
きる。従ってこのトランジスタQ8を付け加える事は、ホ
ールド時に入力信号がトランジスタQ1のベース−エミッ
タ間容量Cbeを通してホールド信号に洩れる事を防ぎ、
良好なホールド特性を与える効果がある。
果トランジスタQ8が導通状態となる事によりトランジス
タQ8が定電圧源として動作し、ホールド期間中トランジ
スタQ1をベース電圧を一定に保持する。トランジスタQ8
のベース電圧をV1,ベース−エミッタ間電圧をVBE5とす
るとトランジスタQ1のベース電圧はVi−VBE5となり一定
となる。つまり、定電流I1はトランジスタQ8のエミッタ
電流IE5と抵抗R1を流れる電流IR1との和として I1＝IE5＋IR1 ＝IE5＋｛Vi−（V1−VBE5）｝/R1 上式で表されるが、入力信号Viが変化してもIE5の変
化となるだけで I1＞｛Vi−（V1−VBE5）｝/R1 の条件が満足している限りトランジスタQ8はオン状態を
保ちトランジスタQ1のベース電圧を一定にする。この様
にトランジスタQ8を付け加える事によりホールド時に入
力信号の電圧変化がQ1のベースに伝わる事を防ぐ事がで
きる。従ってこのトランジスタQ8を付け加える事は、ホ
ールド時に入力信号がトランジスタQ1のベース−エミッ
タ間容量Cbeを通してホールド信号に洩れる事を防ぎ、
良好なホールド特性を与える効果がある。
次にトランジスタQ4のベース電流補償回路10について
説明する。この回路はコンデンサC1とトランジスタQ4の
ベース間にトランジスタQ6のコレクタに接続される。ト
ランジスタQ4のコレクタは、トランジスタのエミッタと
接続される。又、トランジスタQ6のベースとQ5のベース
が接続され、各々のベース間にトランジスタQ7のベース
（コレクタ）が接続される。つまりこの補償回路により
トランジスタQ4のベース電流を補償することにより、ホ
ールド電圧の変化は押えられる。どの程度補償させるの
かを示す。トランジスタQ4のコレクタ電流をIa（＝I2
β／（１＋β）），トランジスタQ5のベース電流をI
b（＝Ia/（１＋β）＝I2 β／（１＋β）２），トラン
ジスタQ6のベース電流を無視するとトランジスタQ6のコ
レクタ電流IcはトランジスタQ5のベース電流と等しいの
でIc＝Ib（＝I2 β／（１＋β）２）となる。
説明する。この回路はコンデンサC1とトランジスタQ4の
ベース間にトランジスタQ6のコレクタに接続される。ト
ランジスタQ4のコレクタは、トランジスタのエミッタと
接続される。又、トランジスタQ6のベースとQ5のベース
が接続され、各々のベース間にトランジスタQ7のベース
（コレクタ）が接続される。つまりこの補償回路により
トランジスタQ4のベース電流を補償することにより、ホ
ールド電圧の変化は押えられる。どの程度補償させるの
かを示す。トランジスタQ4のコレクタ電流をIa（＝I2
β／（１＋β）），トランジスタQ5のベース電流をI
b（＝Ia/（１＋β）＝I2 β／（１＋β）２），トラン
ジスタQ6のベース電流を無視するとトランジスタQ6のコ
レクタ電流IcはトランジスタQ5のベース電流と等しいの
でIc＝Ib（＝I2 β／（１＋β）２）となる。
したがってトランジスタQ4のベース電流IdはId＝I2/
（１＋β）＝（１＋β／β）Icとなる。β＝20とする
と、 Id≒1.05Ic つまり、約５％の誤差でトランジスタQ4のベース電流
を補償する事ができる。これによりホールド電圧の変化
は著しく押えられるのである。
（１＋β）＝（１＋β／β）Icとなる。β＝20とする
と、 Id≒1.05Ic つまり、約５％の誤差でトランジスタQ4のベース電流
を補償する事ができる。これによりホールド電圧の変化
は著しく押えられるのである。
次に第２図の実施例について説明する。
第１図と全く同じであるものについては説明は省略す
る。ホールド時にトランジスタQ1のベースに与える電圧
とホールド電圧との間に相関を持たせ、常にその差が一
定になる様にしたのがこの実施例である。つまり、出力
端子２とトランジスタQ9のベースを接続し、このQ9のエ
ミッタと、トランジスタQ1のベースとを接続する。この
様にすると、トランジスタQ2とQ3で構成されるスイッチ
のスイッチング速度が有限であるためにホールド時に生
じるスイッチングノイズを入力信号レベルによらず一定
にする事ができる。
る。ホールド時にトランジスタQ1のベースに与える電圧
とホールド電圧との間に相関を持たせ、常にその差が一
定になる様にしたのがこの実施例である。つまり、出力
端子２とトランジスタQ9のベースを接続し、このQ9のエ
ミッタと、トランジスタQ1のベースとを接続する。この
様にすると、トランジスタQ2とQ3で構成されるスイッチ
のスイッチング速度が有限であるためにホールド時に生
じるスイッチングノイズを入力信号レベルによらず一定
にする事ができる。
又、第３図に示す様に第２図のサンプルホールド回路
S/Hを２回路設け、一方の入力に第４図（ａ）に示す入
力信号Vi、他方の入力に一定電圧Vcを与え、第４図
（ｂ）に示すサンプリングパルスSPでサンプリングされ
ホールドされた各々の出力を減算する事により第４図
（ｃ）に示すS/H出力のサンプリングノイズを除去する
場合にホールド時に生じるサンプリングノイズが各々の
サンプルホールド出力で入力信号レベルに依らず一定で
あるのでノイズ部を減算する事で完全に除去できる。つ
まり第２図の実施例ではホールド時に入力信号が出力に
洩れ込むのを防止するだけでなくスイッチング速度が有
限であるために生じるサンプリングノイズを軽減する効
果もある。
S/Hを２回路設け、一方の入力に第４図（ａ）に示す入
力信号Vi、他方の入力に一定電圧Vcを与え、第４図
（ｂ）に示すサンプリングパルスSPでサンプリングされ
ホールドされた各々の出力を減算する事により第４図
（ｃ）に示すS/H出力のサンプリングノイズを除去する
場合にホールド時に生じるサンプリングノイズが各々の
サンプルホールド出力で入力信号レベルに依らず一定で
あるのでノイズ部を減算する事で完全に除去できる。つ
まり第２図の実施例ではホールド時に入力信号が出力に
洩れ込むのを防止するだけでなくスイッチング速度が有
限であるために生じるサンプリングノイズを軽減する効
果もある。
［発明の効果］ 以上の様に本発明によればホールド時に入力信号が出
力に洩れる事を防ぎ良好なホールド特性を持たせる事が
できるばかりでなく、スイッチング速度が有限であるた
めにホールド時に生じるサンプリングノイズを軽減する
事もできる。
力に洩れる事を防ぎ良好なホールド特性を持たせる事が
できるばかりでなく、スイッチング速度が有限であるた
めにホールド時に生じるサンプリングノイズを軽減する
事もできる。
第１図及び第２図は本発明の一実施例を示す回路構成
図，第３図は本発明の効果を説明するためのブロック
図，第４図は入出力される波形図，第５図は従来のサン
プルホールド回路の一例を示す回路構成図、第６図は第
５図の回路動作を説明するための入出力波形図である。 １……入力端子,2……出力端子,3……サンプルホールド
パルスSPが入力される入力端子,4……逆極性のサンプル
ホールドパルス▲▼が入力される入力端子。
図，第３図は本発明の効果を説明するためのブロック
図，第４図は入出力される波形図，第５図は従来のサン
プルホールド回路の一例を示す回路構成図、第６図は第
５図の回路動作を説明するための入出力波形図である。 １……入力端子,2……出力端子,3……サンプルホールド
パルスSPが入力される入力端子,4……逆極性のサンプル
ホールドパルス▲▼が入力される入力端子。
Claims (1)
- 【請求項１】ベースが抵抗を介し入力端に接続された第
１のトランジスタと、この第１のトランジスタのベース
に、エミッタが接続されると共にベースが定電圧源に接
続されこのベースの電圧がホールド電圧として働く第２
のトランジスタと、前記第１のトランジスタのエミッタ
電流を制御するスイッチング素子と、このスイッチング
素子と前記第１のトランジスタのエミッタ間に一端が接
続され他端が接地されたコンデンサと、このコンデンサ
に供給される電荷をホールド電圧として出力する第３の
トランジスタと、この第３のトランジスタのベース電流
を補償する手段とを具備し、このコンデンサの前記入力
信号ホールド時に、前記第１のトランジスタはオフ動作
を行うことを特徴とするサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276636A JP2557860B2 (ja) | 1986-11-21 | 1986-11-21 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276636A JP2557860B2 (ja) | 1986-11-21 | 1986-11-21 | サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131400A JPS63131400A (ja) | 1988-06-03 |
| JP2557860B2 true JP2557860B2 (ja) | 1996-11-27 |
Family
ID=17572206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276636A Expired - Lifetime JP2557860B2 (ja) | 1986-11-21 | 1986-11-21 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557860B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0632237B2 (ja) * | 1986-05-19 | 1994-04-27 | 富士写真フイルム株式会社 | サンプルホ−ルド回路 |
-
1986
- 1986-11-21 JP JP61276636A patent/JP2557860B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63131400A (ja) | 1988-06-03 |
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