JPS6142358B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は波形記憶装置、特に入力アナログ波形
をデジタル変換して半導体メモリ等の記憶素子に
記憶すると共に必要に応じてCRT等の表示装置
に入力波形を再現表示する装置に関する。

入力信号をデジタル的に記憶する装置はデジタ
ルオシロスコープ、トランジエントレコーダ、デ
ジタルストレージ等種々の名称で呼ばれている
が、従来のオシロスコープ、特に蓄積型CRTを
用いるものに比して任意の長時間蓄積が可能であ
ること、トリガ点以前の現象の記録観測ができる
こと（いわゆるプレトリガ機能）及びマイクロプ
ロセツサ等の演算素子を用いて記憶データの各種
演算が可能であること等の種々の顕著な特徴を有
する。その為に一定の用途には広く使用されてい
る。

これら波形記憶装置は一般に被測定入力信号を
所定クロツク周期でサンプリングし、サンプルを
デジタル変換して記憶素子に記憶する。このサン
プリング動作をトリガ信号の発生と関連付け、例
えばトリガ信号の生起と共に停止することによ
り、希望する入力信号波形を記憶素子内に取込
み、必要に応じてアナログに変換して再生表示で
きる。この形式の波形記憶装置にあつては、上述
したアナログ形式の記憶装置に比して上述した特
徴を有する反面、使用する記憶素子の記憶容量と
入力波形の時間幅とに応じてクロツク周期を選択
する必要があるので、クロツクとクロツクとの間
に存するいかなる現象をも理論上検知し得ないと
いう原理上の欠点を有する。

従来のデジタル波形記憶装置の欠点を除去する
為に、いわゆるエンベロープモードと称される技
術が開発された（米国特許第4271486号又はこれ
に対応する特開昭56−21068号公報参照）。この改
良波形記憶装置の構成及び動作を第１図及び第２
図に基づいて以下に簡単に説明する。

先ず、第２図ｂに示す如き入力波形がアナログ
入力端子１０に印加され、この入力信号をアナロ
グ・デジタル変換器（ADC）１２によりサンプ
リングクロツク信号発生器１４からのサンプリン
グクロツクパルス（第２図ａ）制御下でサンプリ
ングし且つ所望ビツト（例えば８ビツト）のデジ
タル信号に変換する。このデジタルデータはバス
１６を介してラツチ２０及びデジタル比較器１８
に印加される。ラツチは夫々前回の最大及び最小
値をラツチしているものとする。サンプルがラツ
チ２０の最大値より大きい場合又は最小値より小
さい場合は、制御ロジツク３０によりラツチ２０
の内容を更新して、記録クロツク信号発生器４０
からの記録クロツクパルス（第２図ｃ）で決まる
周期でラツチ２０の更新された最大値及び最小値
をアドレスカウンタ４２の制御下で波形メモリ４
４へ記憶する。

以上の動作を要約すると、通常のデジタル記憶
装置であれば、入力波形ｂを記録クロツクパルス
ｃでサンプリングしデジタル変換して記憶するの
で、第２図ｄの再現波形となり、入力波形中のグ
リツチ（狭いパルス）P₁，P₂を捕えることができ
ない。斯るグリツチを捕えるにはサンプリング・
クロツクパルスａの如き高周波パルスを使用する
必要があるが、その場合には記憶メモリの容量が
極めて大きくなり、特に平担部のデジタル変換に
は無駄である。エンベロープモードによると、モ
ード切換スイツチ５０により、波形メモリ４４中
の最大値のみを先ず順次読出し（アナログ変換し
て）表示し、次に最小値のみを順次読出して表示
するので、第２図ｅに示す如き波形が表示され、
入力波形は両者の間に存することが判る。よつ
て、入力波形中のグリツチが確実に記録されるこ
ととなる。換言すると、記録クロツクパルスｃの
１周期中に、サンプリング・クロツクパルスａで
高速にサンプリングされた時間的に高精度のデー
タを得ることができる。

しかし、上述したエンベロープモードにあつて
は、デジタル比較器１８を使用するので、高ビツ
トの場合には特に多数のICを必要とする。更
に、サンプリング・クロツクパルスは極めて高周
波であるので、比較回路にも消費電力の大きい高
速回路（ECL等）を必要とする。それ故に、特
に装置全体を極めて小型のキヤビネツト内に収納
するを要する携帯型であつて、電池駆動型波形記
憶装置には上述したエンベロープ技法を使用する
ことができないという欠点があつた。

従つて、本発明の目的は特に小型化に好適な波
形記憶装置を提供することである。

本発明の他の目的はアナログ技術とデジタル技
術とを効果的に結合した新規なデジタル波形記憶
装置を提供することである。

以下本発明の好適実施例を示す第３図乃至第５
図を参照して、本発明を詳細に説明する。第３図
は、本発明による波形記憶装置の要部を示す回路
図であり各部の動作波形図を第４図に示す。アナ
ログ入力信号が入力端６０から直接或は必要に応
じて減衰器／増幅器を介してアナログ最大値検出
器６２及びアナログ最小値検出器６６に印加され
る。最大値検出器６２は演算増幅器６３、ダイオ
ード６４及びコンデンサ６５を含む、他方、最小
値検出器６６も同様に演算増幅器６７、ダイオー
ド６８及びコンデンサ６９を含む。両コンデンサ
６５−６９の非接地端間にリセツト端７１からの
リセツトパルス（制御回路７３で発生）で駆動さ
れるリセツト用スイツチングトランジスタ７０
（スイツチング回路）が接続される。入力信号及
び最大値、最小値検出器の出力は夫々制御回路７
３のMAX、MIN制御パルス制御下で動作するス
イツチング回路又はマルチプレクサ７２の固定端
ａ，ｂ及びｃに印加され、可動端ｄからの出力を
ダイオードブリツジ７４ａ，ｂ，ｃ，ｄ及びコン
デンサ７６を含むサンプリング回路７５に印加す
る。サンプリング回路７５の出力は緩衝増幅器７
８を介してアナログ・デジタル変換器（ADC）
８０に印加され、クロツク端８１からのクロツク
パルス（制御回路７３で発生）により、例えば
20MHzで入力信号をデジタル変換し、出力デー
タをバス８２を介して半導体メモリ等の記憶素子
（図示せず）へ伝送する。尚、必要に応じクロツ
クパルス周期は可変し得る。サンプリング回路７
５、緩衝増幅器７８及びADC８０はデジタル変
換手段を構成する。

サンプリング回路７５のサンプリング用ダイオ
ードブリツジ７４駆動回路は、トランジタ８３、
抵抗８４−８５及び温度補償用ダイオード８６を
含む定電流源と、この定電流源に共通エミツタが
接続されたカレントスイツチ・トランジスタ対８
７−８８、このトランジスタ対のベース間に接続
されたダイオード８９を含む。トランジスタ８８
のコレクタはダイオードブリツジ７４のダイオー
ドｃ−ｄの接続点とダイオード９１及び抵抗９２
の分圧回路とに接続される。一方、ダイオードａ
−ｂの接続点は、トランジスタ８７のコレクタ
と、抵抗９３を介して負電圧源と、更に直列ダイ
オード９５，９６を介して接地とに接続される。
両ダイオード９５，９６の中点は抵抗９４を介し
て負電圧源に接続される。トランジスタ８７のコ
レクタはダイオード９５を介してダイオード９６
と抵抗９４の接続点に接続される。トランジスタ
８８のベースには抵抗分圧器９７−９８から固定
バイアス電圧が印加され、トランジスタ８７のベ
ースには抵抗９９を介してサンプリング端９０か
らサンプリングパルスが印加される。

以下動作を説明する。ノーマルモードの場合に
は、入力信号はピーク検出器６２，６６を側路し
て直ちにスイツチング回路７２の端子ａを介して
通常導通状態にあるサンプリング回路７５へ印加
される。即ち、カレントスイツチ・トランジスタ
対８７，８８は、通常トランジスタ８７がオン状
態であるので、そのコレクタ電流の一部は抵抗９
３を流れ、その上端電位を上昇し、残りの電流は
ダイオード７４ａ〜ｄを介して流れてサンプリン
グ回路７５をオンに維持している。例えば100PF
であるコンデンサ７６とダイオード７４ａ〜ｄの
オン抵抗を含む信号源抵抗との時定数を選択して
作動周波数帯域を例えば50MHzとする。そこで
コンデンサ７６の両端電圧は入力信号に追従す
る。制御回路７３から正のサンプリングパルスが
端子９０に印加されると、トランジスタ８７がオ
フ、８８がオンとなる。そこで、ダイオード７４
ｃ−ｄの接続点電位が約0.7V、ダイオード７４
ａ−ｂの接続点電位が約−1.4Vとなつてサンプ
リングゲートを瞬間的にオフとする。この瞬間の
入力信号レベルがコンデンサ７６に保持され、同
時に制御回路７３から端子８１を介してADC８
０に印加されるデジタル変換命令パルスでこの瞬
時電圧を所望ビツトの対応するデジタルデータに
変換する。このサンプリング及びデジタル変換は
端子８１，９０のクロツクパルスに応じて以下同
様に反復動作する。通常オン状態のサンプリング
回路の使用により、いわゆるアパーチヤタイムを
生じることなく高速動作が可能になる。

次にエンベロープモードにつき説明する。最大
値検出器６２及び最小値検出器６６は夫々入力波
形の特定時間の最大値及び最小値を検出してコン
デンサ、６５，６９にこれらの電圧値を蓄積す
る。即ち、入力信号がコンデンサ６５の電圧を超
す限りダイオード６４はオンとなりコンデンサ６
５を充電し続け、その値以下に低下するとダイオ
ード６４がオフとなりコンデンサ６５は最大値
Emaxを常に保持する。同様に最小値検出器６６
はダイオード６８が逆極性となつているので、コ
ンデンサ６９に最小値Eminを保持する。これら
Emax、Eminはスイツチング回路７２を介して
順次デジタル変換され波形メモリの所定アドレス
に記憶される。制御回路７３がスイツチング回路
７２の可動接点ｄをMAX、MIN命令に応じて接
点ｂ，ｃに交互に切換える。リセツト端子７１に
リセツトパルスが印加すると、トランジスタ７０
がオンとなり、両コンデンサ６５，６９間を短絡
するので、EmaxとEminが等しくなる。即ちリ
セツトパルス印加毎に両コンデンサ６５−６９の
端子電圧はその時点の入力信号電圧に追従する。
勿論、コンデンサ６５，６９夫々に独立のリセツ
ト手段を設け、コンデンサの電荷をその都度０に
放電することも可能である。しかし、各サンプリ
ング期間中の入力信号の変化は一般に少ないの
で、リセツト毎に入力電圧とするのが好ましい。
また、このように構成することによりEmax≧
Eminであるので、リセツト回路にはバイポーラ
トランジスタ７０が使用でき、回路が極めて簡単
になる。更にまた、独立した２個のリセツト手段
を設ける場合の如く大きな放電々流が流れ、増幅
器６３，６７の著しい動作不平衡を生ずることも
ない。

第４図を参照してエンベロープモードの動作を
説明する。時刻t₀にリセツトパルスＡでピーク検
出器のコンデンサ６５，６９をリセツトする。そ
こで、期間t₀−t₁中にコンデンサ６５は入力信号
Ｄのこの期間中の最大値Emax１にコンデンサ６
９は最小値Emin１を保持する。時刻t₁に制御回
路７３がMAX取込みパルスＢを発生してEmax１
を取込みサンプリング回路７５を介してADC８
０へ送り、ここでEmax１をデジタル変換する
（第４図Ｅ）。Emax１の取込みが終了すると、時
点t₂でEmin１を同様にデジタル変換する。時点t₃
で再びリセツトパルスが発生し、ピーク検出器６
２，６６をリセツトして次のサンプリング周期t₃
−t₇が開始する。この期間中のピーク値Emax
２、Emin２を検出し、以下同様に動作する。サ
ンプリング回路７５及びその後段回路の動作はノ
ーマルモード及びエンベロープモード共に略同様
であるが、後者の場合には各区間のEmax Emin
を対として互に隣接したメモリアドレスにストア
するのが好ましい。例えば奇数アドレスにEmax
１，Emax２，……，Emaxnを偶数アドレスに
Emin１，Emin２，……，Eminをストアする。
この場合、順次奇数アドレスを読出し、その出力
を例えばベクトル表示し、次に隅数アドレスを読
出し、その出力をベクトル表示すれば簡単に第２
図ｅに示す如きエンベロープモードの表示波形が
得られる。また、必要に応じ偶奇アドレスを連続
して読出し、その出力をベクトル表示することも
可能である。

第３図は単に本発明の一実施例を示すのみであ
つて、ピーク検出器、スイツチング回路、サンプ
リング回路等はいずれも周知の他の回路に置換し
ても本発明は実現できる。ピーク検出回路及びス
イツチング回路の他の例、特に集積回路に好適な
実施例を第５図に示す。

入力端６０に印加した入力信号はトランジスタ
Q₁，Q₃，Q₄、コンデンサC₄、抵抗R₁，R₂，R₃，
R₄より成る最大値検出回路６２′と、トランジス
タQ₁₀，Q₁₂，Q₁₃、コンデンサC₁₃、抵抗R₁₀，
R₁₁，R₁₂，R₁₃より成る最小値検出回路６６′とに
同時に印加される。更に、この入力信号及び両ピ
ーク検出器６２′，６６′の出力はトランジスタ
Q₂₀，Q₂₁，Q₂₄，Q₃₀，Q₃₁，Q₃₄，Q₄₀，Q₄₁，Q₄₄
及び抵抗R₂₁〜R₂₅，R₃₀〜R₃₃，R₄₀〜R₄₃より成る
スイツチング回路７２′を介して出力端子１００
に印加される。抵抗R₂，R₁₁の一端は夫々オフセ
ツト端子１０１，１０２に接続され、最大値検出
器６２′及び最小値検出器６６′の出力は夫々
MAX出力端１０３、MIN出力端１０４に接続さ
れると共にベースがバイアス抵抗R₅₀，R₅₁及びリ
セツト端７１に接続されたリセツト・トランジス
タQ₅₀が接続される。

最大値検出器６２′はQ₃のベース電圧がQ₁のベ
ース電圧、即ち入力信号の正ピーク電圧に追従
し、コンデンサC₄を入力電圧の最大値に充電す
るよう動作する。Q₁のベース電圧が上昇しよう
とすると、Q₁のコレクタ電圧が低下しQ₄のコレ
クタ電圧を上昇する。入力電圧が低下するとき
は、Q₁がオフとなるので、コンデンサC₄はその
正ピーク電圧Emaxを保持する。他方、最小値検
出器６６′も同様に動作して、コンデンサC₁₄が入
力信号の負ピーク電圧Eminを保持する。これら
入力信号とピーク検出器の出力信号はスイツチン
グ回路７２′に印加され、MAX端子１０５及び
MIN端子１０６に印加する制御信号により入力信
号自体、Emax、Eminを出力端１００から取出
す。スイツチング回路７２′のエミツタ結合トラ
ンジスタQ₂₄，Q₃₄，Q₄₄は択一的に動作する。即
ち、Q₂₄のベースには分圧器R₂₄−R₂₅により固定
バイアスが印加され、通常オン状態である。そこ
で入力信号がエミツタフオロワQ₂₀及びQ₂₁を介
して出力端１００に現われる。ここで、Q₂₀，
Q₂₁は夫々NPN及びPNPトランジスタであるの
で、Ｖ_BEが相殺され実質的にレベルシフトを全く
生じないことに留意すべきである。次にMAX制
御端１０５に正パルスを印加し、Q₃₄のベース電
圧をQ₂₄の固定ベースバイアス電圧以上にすると
Q₃₄がオンとなり、Q₂₄，Q₄₄はオフとなる。そこ
で、EmaxがエミツタフオロワQ₃₀，Q₃₁を介して
出力端１００にそのまま現われる。更に、MIN制
御端１０６に正パルスを印加すると、今度は
EminがエミツタフオロワQ₄₀，Q₄₁を介して出力
端１００に現われる。ここで、R₂₂₀及びR₂₂は各
信号用のエミツタフオロワに共通使用されるの
で、回路構成が著しく簡単になる。これら各トラ
ンジスタとして例えばｆ_Tが300MHz以上のもの
を使用すれば、充分高周波の入力信号のピーク検
出器として高速動作可能である。

Q₅₀を含むリセツト回路は、第３図の回路と実
質的に同様に動作する。即ち、リセツトパルスを
リセツト端子７１に印加するとQ₅₀がオンとな
り、C₄及びC₁₃を夫々電源端子１０７，１０８間
に直列接続、換言するとC₄，C₁₃を互に並列接続
する。このとき検出器６２′，６６′は出力端子が
互に短絡され一種のプツシユプル増幅器として動
作するので、各コンデンサを入力電圧に充電して
リセツトする。リセツトパルスを１サンプリング
周期毎に印加することにより、第４図で説明した
通り各周期のEmax、Eminを検出し、後段回路
でデジタル変換及び記憶することができる。

以上の説明から理解できる如く、本発明の波形
記憶装置によると、アナログピーク検出器とデジ
タル変換回路とを効果的に結合し、入力信号を所
望クロツク周期でサンプリングしてデジタル変換
すると共にそのクロツクパルス間のいかなるスパ
イク、ノイズ、グリツチ等のピーク値をも効果的
に検出することができる。換言すれば、前述した
従来装置によるといかに高周波のサンプリングパ
ルスを用いても、その周期間に生起するスパイク
状信号変化を捕えることができないが、本発明装
置にあつてはピーク検出器の動作限界内のいかな
る信号も捕えることができる。更に、デジタル比
較回路を使用しない為に、使用するIC等の個数
が大幅に減少できるので、小型携帯用機器用に極
めて好適である。また、アナログ最大値（ピー
ク）検出器及びアナログ最小値（ピーク）検出器
をリセツトするとき、スイツチング回路によりこ
れら最大値検出器及び最小値検出器の出力端子間
を接続するので、最大値検出器及び最小値検出器
の夫々の増幅器が共動して一種のプツシユプル増
幅器として動作し、各検出器のコンデンサの端子
電圧が入力電圧に追従する。また、リセツト間の
入力信号の変化は一般に小さい。よつて、リセツ
ト後、最大値検出器及び最小値検出器は、入力信
号の最大値及び最小値へ迅速に追従する。また、
アナログ最大値検出器及びアナログ最小値検出器
は夫々増幅器を有しているので、これら検出器の
入力及び出力端間を分離できる。

尚、上述の説明は、本発明の好適実施例につき
行つたが、本発明は何ら斯る実施例のみに限定す
るものではなく、用途に応じて種々の変更変形が
なし得ること当業者には明らかである。例えば、
必要に応じてEmax、Emin用の独立したデジタ
ル変換手段を使用してもよい。

【図面の簡単な説明】

第１図及び第２図は従来の波形記憶装置の構成
及び動作説明図、第３図及び第４図は本発明によ
る波形記憶装置の構成及び動作説明図、第５図は
第３図の主要部の好適実施例の回路図を示す。 図に於いて、６２及び６２′はアナログ最大値
検出器、６６及び６６′はアナログ最小値検出
器、７０及びＱ５０はスイツチング回路、７３は
制御回路、８０はアナログ・デジタル変換器であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 増幅器及びコンデンサを有しアナログ入力信
   号の最大値を検出するアナログ最大値検出器と、 増幅器及びコンデンサを有し上記アナログ入力
   信号の最小値を検出するアナログ最小値検出器
   と、 上記アナログ最大値検出器の出力端及び上記ア
   ナログ最小値検出器の出力端間を選択的に接続す
   るスイツチング回路と、 該スイツチング回路のオン及びオフを順次制御
   する制御回路と、 上記スイツチング回路がオフのとき上記アナロ
   グ最大値検出器及びアナログ最小値検出器のアナ
   ログ出力信号をデジタル信号に変換するアナロ
   グ・デジタル変換器と、 該アナログ・デジタル変換器のデジタル出力信
   号を順次記憶する記憶手段とを具えた波形記憶装
   置。