JP3006082B2 - 三値駆動回路 - Google Patents

三値駆動回路

Info

Publication number
JP3006082B2
JP3006082B2 JP2319251A JP31925190A JP3006082B2 JP 3006082 B2 JP3006082 B2 JP 3006082B2 JP 2319251 A JP2319251 A JP 2319251A JP 31925190 A JP31925190 A JP 31925190A JP 3006082 B2 JP3006082 B2 JP 3006082B2
Authority
JP
Japan
Prior art keywords
switch
voltage
point
diode
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2319251A
Other languages
English (en)
Other versions
JPH04188087A (ja
Inventor
俊幸 岡安
宜昭 島崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP2319251A priority Critical patent/JP3006082B2/ja
Publication of JPH04188087A publication Critical patent/JPH04188087A/ja
Application granted granted Critical
Publication of JP3006082B2 publication Critical patent/JP3006082B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばIC試験装置において、被試験ICにテ
ストパターン信号を与える駆動回路として利用すること
ができる三値駆動回路に関する。
「従来の技術」 ICを試験する場合、被試験ICの各端子にはH論理とL
論理の各論理レベルを持つ駆動信号を与える他に、被試
験ICから応答信号を受け取る状態ではH論理レベルとL
論理レベルとは異なる第3の電位VTを与える必要があ
る。このため従来からIC試験装置の信号出力回路には三
値駆動回路が用いられている。
第2図に従来の三値駆動回路を示す。図中1,2,3はそ
れぞれ電圧VH,VL,VTを出力する電圧源、4,5,6はこれら
電圧源1〜3の各電圧出力端子と出力端子7との間に接
続したスイッチ回路を示す。この例ではスイッチ回路4
〜6をそれぞれダイオードブリッジによって構成した場
合を示す。
(Q1,Q2),(Q3,Q4),(Q5,Q6)はそれぞれスイッ
チ制御回路を構成するスイッチ素子を示す。つまりこの
例ではこれら各スイッチ素子(Q1,Q2),(Q3,Q4),
(Q5,Q6)としてトランジスタを用いた場合を示す。ス
イッチ素子Q1,Q3,Q5はそれぞれPNP型トランジスタを用
い、スイッチ素子Q2,Q4,Q6はそれぞれNPN型トランジス
タを用いた場合を示す。
スイッチ素子Q1,Q3,Q5のエミッタは共通接続して電流
源8に接続する。またスイッチ素子Q2,Q4,Q6のエミッタ
を共通接続して電流源7に接続する。
各スイッチ素子Q1,Q3,Q5の各コレクタはスイッチ回路
4,5,6を構成する各ダイオードブルッジのA点、C点、
E点のそれぞれに接続し、スイッチ素子Q2,Q4,Q6のエミ
ッタはスイッチ回路4,5,6を構成する各ダイオードブリ
ッジのB点、D点、F点に接続する。
尚、(C1,C2),(C3,C4),(C5,C6)はそれぞれ各
A点〜F点と共通電位点11との間に寄生される浮遊容量
を示す。
三値の電圧を出力する動作は次の如くして行なわれ
る。スイッチ素子(Q3,Q4)及び(Q5,Q6)をオフに制御
し、スイッチ素子(Q1,Q2)をオンの状態に制御すると
スイッチ回路4がオンに制御される。この結果電圧源1
の電圧VHが出力端子7に出力され、被試験IC13の一つの
ピンに電圧VHが与えられる。
スイッチ素子(Q5,Q6)をオフのままスイッチ素子(Q
1,Q2)をオフにし、代わってスイッチ素子(Q3,Q4)を
オンに制御すると、この場合にはスイッチ回路5がオン
となり電圧源2の電圧VLが出力端子7に出力され、この
電圧VLが被試験IC13の一つのピンに与えられる。
スイッチ素子(Q1,Q2)及び(Q3,Q4)がオフ、(Q5,Q
6)がオンの状態に制御された場合にはスイッチ回路6
がオンとなり、この場合には電圧源3の電圧VTが出力端
子7を通じて被試験IC13の一つのピンに与えられる。
電圧源3の電圧VTはVL>VTの関係に選択される場合
と、VH<VTの関係に選択される場合と、VL<VT<VHの関
係に選択される場合がある。つまり被試験IC13の規格に
従ってVLとVH以外の任意の値に設定される。
「発明が解決しようとする課題」 ここで例えば第3の電圧VTをVT<VLの関係に選択した
場合において、第3図Jに示すように出力端子7にVL
VT−VL−VH−VLの順に論理レベルを出力させた場合、電
圧VTを出力した後にVLを出力し、その次にVHを出力する
とA点の電位は第3図Dに示すように初期電位がVTとな
り、VTからVHに遷移する動作が行なわれる。
つまり電圧VTを出力した後にVLを出力すると本来はA
点の電位は第3図Dに点線で示すようにVLに戻っていな
ければならない。
然し乍ら出力端子7に第3の電圧VTを出力すると、VT
<VLの関係の場合、浮遊容量C1とC3に第2図に示すよう
に充電電流i1とi2が流れ浮遊容量C1とC3にVTを充電す
る。この結果A点とC点の電位はVTとなる。
A点とC点の電位がVTに保持されている状態でスイッ
チ制御回路を構成するスイッチ素子Q3とQ4をオンに制御
し、出力端子7にVLを出力すると、C点の電位はVLに戻
されるが、A点の電位は第3図Dに実線で示すように依
然としてVTに維持され続ける。
この状態でスイッチ素子Q3,Q4をオフにQ1,Q2をオンに
制御し、出力端子7にVHを出力させようとすると、A点
の電位はVTからVHに変化する。よってA点の電位は本来
は点線で示すようにVLを初期値としてVHまで変化すべき
であるところが、VTからVHに変化するため、A点の電圧
がVHに到達するまでの時間が本来τであるべきがτ
に変化し、τ−τ=Δτだけ正規の時間から遅れ
る。この遅れ時間Δτは第3図に示すようにD点とF点
と出力端子7の電位変化に表われ、三値波形のジッタと
なる。
三値波形にジッタが発生すると、被試験IC13に与える
試験パターン信号にジッタが与えられることになり、試
験のタイミングにゆらぎが発生し、試験精度が低下する
欠点が生じる。
ジッタの発生はVT>VHに設定した場合にも発生する。
つまりVT>VHに設定した状態でVTを出力すると、第2図
に示す電流i22によって浮遊容量C4にVTが充電される。
この状態でVHを出力してもD点の電位は依然としてVT
維持される。つまりVT>VHであるため電流i2とは逆向の
電流は流れない。このためにD点の電位はVHを出力して
いる状態でもVTに維持され続ける。よって次のタイミン
グでVLを出力しようとするとD点の電位はVTを初期値と
してVTからVLに立下ることになる。よってVTがVLに立下
る時間は正規のVHからVLに立下る時間より長くなり、ジ
ッタが発生する。
一方VTをVL<VT<VHに設定した場合には出力端子7に
出力する電圧をVLからVHに立上げるとき、及びVHからVL
に立下げるときに第3の電圧VTをよぎることになる。出
力端子7の電圧がVTをよぎるとき、スイッチ回路6を構
成するダイオードがオンとなり、このダイオードのオン
動作によって浮遊容量C5又はC6が回路に接続される状態
と、切離される状態が発生し、回路の時定数が変化す
る。このために第4図に示すようにVLからVHに立上る際
に電圧VTをよぎる付近から立上りの傾斜が変化し、これ
により正規の立上りに要する時間τがそれより長い時
間τに変化し、この場合もジッタが発生する。
この発明の目的は浮遊容量に充電される電圧によって
発生するジッタを除去することができる三値駆動回路を
提供としようとするものである。
「課題を解決するための手段」 この発明による三値駆動制御回路は、それぞれダイオ
ードブリッチで構成された第1、2、3スイッチ回路
と、それぞれの上記スイッチ回路の一方のカソードとア
ノードとの接続点に接続された第1、2、3電源と、そ
れぞれの上記スイッチ回路のアノード同士の接続点に接
続された第1、2、3スイッチ制御回路と、それぞれの
上記スイッチ回路のカソード同士の接続点に接続された
第4、5、6スイッチ制御回路と、それぞれの上記スイ
ッチ回路の他方のカソードとアノードとの接続点が共通
に接続された出力端子と、上記第1スイッチ回路と上記
第2スイッチ回路のそれぞれのアノード同士の接続点間
に挿入された第1ダイオードスイッチと、上記第1スイ
ッチ回路と上記第2スイッチ回路のそれぞれのカソード
同士の接続点間に挿入された第2ダイオードスイッチ
と、上記第3スイッチ回路のアノード同士の接続点と上
記第2電源との間に挿入された第3ダイオードスイッチ
と、上記第3スイッチ回路のアノード同士の接続点と上
記第3電源との間に挿入された第4ダイオードスイッチ
と、上記第3スイッチ回路のカソード同士の接続点と上
記第3電源との間に挿入された第5ダイオードスイッチ
と、上記第3スイッチ回路のカソード同士の接続点と上
記第1電源との間に挿入された第6ダイオードスイッチ
と、によって構成される。
この発明の構成によれば三個のスイッチ回路とこれに
接続されるスイッチ制御回路との接続点に寄生する浮遊
容量に、活性化されるスイッチ制御回路から充電電流を
与えるから、VTとVLの関係がVT<VLの関係にあっても出
力端子に電圧VTを出力した後に出力端子に電圧VLを出力
すると、この電圧VLを他のスイッチ回路に寄生する浮遊
容量に充電することができる。
よって電圧VLからVHに立上る動作は電圧VLを初期電圧
として充電が実行されるから、正規の時間で出力電圧VH
が立上ることができる。よってジッタの発生を除去する
ことができる。
またVTがVT>VHの場合でも出力端子にVTを出力した後
で、電圧VHを出力すると浮遊容量に充電されていた電圧
VTはVHに充電される。よってVHからVLに立下る動作は初
期電圧がVTからVHに修正されるからVHからVLに立下る時
間は正規の時間となり、ジッタの発生は除去される。
また電圧VTを出力するスイッチ回路には、このスイッ
チ回路に寄生する浮遊容量に三つの電圧源の中の最も低
い電圧を充電する回路と、最も高い電圧を充電する回路
とを設けたから出力電圧がVLからVHに立上る遷移時及び
VHからVLに立下る遷移時にスイッチ回路を構成するダイ
オードがオンになることを阻止することができる。この
結果、電圧VTがVL<VT<VHの関係にあっても、出力電圧
がVLからVHに立上る場合、及びVHからVLに立下る場合に
出力電圧がVTをよぎる際に波形に段が付くことを阻止す
ることができる。
よってこの発明によれば浮遊容量の充電電圧によって
発生するジッタを除去することができる。
〔実施例〕
第1図にこの発明の一実施例を示す。図中第2図と対
応する部分には同一符号を付して示す。
この発明では活性化されるスイッチ制御回路から他の
スイッチ制御回路及びスイッチ回路に寄生する浮遊容量
に充電電流を与えるダイオードスイッチを設ける。
第1図の実施例ではA点とC点との間に接続したダイ
オードスイッチD1と、B点とD点の間に接続したダイオ
ードスイッチD2がこれに該当する。
つまりVT<VLの関係に設定された場合、VTを出力する
と、浮遊容量C1はVTに充電される。この状態でVLを出力
するためにスイッチ制御回路を構成するスイッチ素子Q3
とQ4をオンに制御すると、浮遊容量C1にはC点からVL
充電され、A点の電位はVLに修正される。よってその後
VHを出力するとA点はVLからVHに立上り正規の立上り時
間で出力端子7の電位を立上げることができる。
一方、VT>VHの関係に設定した場合、VTを一旦出力す
ると浮遊容量C4にはVTが充電され、D点はVTに遷移す
る。然し乍らその後VHを出力するためにスイッチ素子Q1
とQ2をオンに操作すると浮遊容量C4にはダイオードスイ
ッチD2を通じてB点からVHが与えられる。この場合VH
VH<VTであるからダイオードスイッチD2はオンとなりD
点の電位はVHに修正される。
このようにこの発明によれば一旦、VTを出力すること
により浮遊容量C1及びC4にVTが充電されても、その後他
の電位VL又はVHを出力することによりA点の電位はV
Lに、またD点の電位をVHに修正することができる。
よってVTがVT<VLの場合も、またVTがVT>VHの場合も
VLからVHに立上る時間及びVHからVLに立下る時間は規定
の時間となりジッタの発生を除去することができる。
更にこの発明では第3の電圧VTを出力するために設け
たスイッチ回路6に対してダイオードスイッチD3,D4,
D5,D6を設け、これらダイオードスイッチD3〜D6によっ
てVTをVL<VT<VHに設定した場合の不都合を解消する。
つまりダイオードスイッチD3は電圧源2の電圧VLをE
点に与えるために設けられる。ダイオードスイッチD4
電圧源3の電圧VTをE点に与えるため設けられる。ダイ
オードスイッチD5は電圧源3の電圧VTをF点に与えるた
めに設けられる。ダイオードスイッチD6は電圧源1の電
圧VHをF点に与えるために設けられる。
このようにダイオードスイッチD3〜D6を設けることに
より、VL<VT<VHに設定した場合でもE点はVLにクラン
プされ、F点はVHにクランプされる。従って出力端子7
の電位をVLからVHに遷移させる場合及びVHからVLに遷移
させる場合もVTをよぎる付近でスイッチ回路6を構成す
るダイオードが瞬時でもオンになることはない。よって
VTをよぎる付近で時定数が変化することはなく、ジッタ
の発生を除去することができる。
「発明の効果」 以上説明したように、この発明によればVLとVHの他に
第3の電圧VTを出力する三値駆動回路において、第3の
電圧VTをVL>VTに設定しても、またVH<VTに設定して
も、更にVL<VT<VHに設定しても出力波形にジッタを含
まない三値波形を出力することができる。
この結果例えばIC試験装置に適用した場合、被試験IC
ジッタを含まない三値信号を与えることができ、精度の
高い試験を行なうことができる。
【図面の簡単な説明】
第1図はこの発明の一実施例を示す接続図、第2図は従
来の技術を説明するための接続図、第3図及び第4図は
従来の技術の動作を説明するための波形図である。 1,2,3:電圧源、4,5,6:スイッチ回路、7:出力端子、Q1,Q
2…Q6:スイッチ制御回路を構成するスイッチ素子、D1
D6:ダイオードスイッチ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】それぞれダイオードブリッチで構成された
    第1、2、3スイッチ回路と、 それぞれの上記スイッチ回路の一方のカソードとアノー
    ドとの接続点に接続された第1、2、3電源と、 それぞれの上記スイッチ回路のアノード同士の接続点に
    接続された第1、2、3スイッチ制御回路と、 それぞれの上記スイッチ回路のカソード同士の接続点に
    接続された第4、5、6スイッチ制御回路と、 それぞれの上記スイッチ回路の他方のカソードとアノー
    ドとの接続点が共通に接続された出力端子と、 上記第1スイッチ回路と上記第2スイッチ回路のそれぞ
    れのアノード同士の接続点間に挿入された第1ダイオー
    ドスイッチと、 上記第1スイッチ回路と上記第2スイッチ回路のそれぞ
    れのカソード同士の接続点間に挿入された第2ダイオー
    ドスイッチと、 上記第3スイッチ回路のアノード同士の接続点と上記第
    2電源との間に挿入された第3ダイオードスイッチと、 上記第3スイッチ回路のアノード同士の接続点と上記第
    3電源との間に挿入された第4ダイオードスイッチと、 上記第3スイッチ回路のカソード同士の接続点と上記第
    3電源との間に挿入された第5ダイオードスイッチと、 上記第3スイッチ回路のカソード同士の接続点と上記第
    1電源との間に挿入された第6ダイオードスイッチと、 によって構成した三値駆動制御回路。
JP2319251A 1990-11-22 1990-11-22 三値駆動回路 Expired - Fee Related JP3006082B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2319251A JP3006082B2 (ja) 1990-11-22 1990-11-22 三値駆動回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2319251A JP3006082B2 (ja) 1990-11-22 1990-11-22 三値駆動回路

Publications (2)

Publication Number Publication Date
JPH04188087A JPH04188087A (ja) 1992-07-06
JP3006082B2 true JP3006082B2 (ja) 2000-02-07

Family

ID=18108108

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2319251A Expired - Fee Related JP3006082B2 (ja) 1990-11-22 1990-11-22 三値駆動回路

Country Status (1)

Country Link
JP (1) JP3006082B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1129798C (zh) * 1998-02-05 2003-12-03 株式会社爱德万测试 光驱动型驱动器、光输出型电压传感器、及使用这两者的ic试验装置
KR100988487B1 (ko) 2002-03-08 2010-10-20 주식회사 아도반테스토 반도체 시험 장치

Also Published As

Publication number Publication date
JPH04188087A (ja) 1992-07-06

Similar Documents

Publication Publication Date Title
US4710704A (en) IC test equipment
US20070211043A1 (en) Current drive circuit
JP3119335B2 (ja) Ic試験装置
US4523180A (en) Analog to digital converter
US7046706B2 (en) Laser diode driving device
JP3006082B2 (ja) 三値駆動回路
US5528186A (en) Timing generator using digital signals to obtain accurate delay time and high resolution
US5473278A (en) Filter circuit including a switch circuit inserted between input terminal and RC filter
EP0130384A1 (en) A two phase voltage signal generating circuit
US4458283A (en) Static protective relay
US10644695B1 (en) Source driver
US6956787B2 (en) Method and device for timing random reading of a memory device
JP2691182B2 (ja) 集積回路のラッチアップ測定方法
JP3851871B2 (ja) ドライバ回路
JP2813202B2 (ja) 入力装置
CN116781015B (zh) 包络检波电路及芯片
JP2897540B2 (ja) 半導体集積回路
JP3033131B2 (ja) 波形サンプリング回路
JP3290571B2 (ja) ドライバ回路
KR100278678B1 (ko) 광결합소자의 스위칭 시간 보상 회로
JP2684178B2 (ja) スキュー補正装置
JP2557860B2 (ja) サンプルホ−ルド回路
JP3179978B2 (ja) 出力信号電圧制御回路
JPH036032Y2 (ja)
JPH0650788Y2 (ja) デジタル信号発生回路

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071126

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081126

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees